半導体装置とその製造方法、及び半導体装置の設計プログラム
【課題】オン電流の特性を向上させること
【解決手段】本発明に係る半導体装置１は、基板８上に形成された複数のＰＭＯＳトランジスタと、基板８上に形成された複数のＮＭＯＳトランジスタとを備える。複数のＰＭＯＳトランジスタは、基板８中に形成される素子分離構造２０によって、互いに電気的に分離される。一方、複数のＮＭＯＳトランジスタは、互いに隣接して連続的に形成される。また、複数のＮＭＯＳトランジスタのうち少なくとも一組の隣接するＮＭＯＳトランジスタの間の領域において、基板８上にゲート構造３０が形成される。このゲート構造３０が接地されることによって、ＮＭＯＳトランジスタに関する素子分離は実現される。
【解決手段】本発明に係る半導体装置１は、基板８上に形成された複数のＰＭＯＳトランジスタと、基板８上に形成された複数のＮＭＯＳトランジスタとを備える。複数のＰＭＯＳトランジスタは、基板８中に形成される素子分離構造２０によって、互いに電気的に分離される。一方、複数のＮＭＯＳトランジスタは、互いに隣接して連続的に形成される。また、複数のＮＭＯＳトランジスタのうち少なくとも一組の隣接するＮＭＯＳトランジスタの間の領域において、基板８上にゲート構造３０が形成される。このゲート構造３０が接地されることによって、ＮＭＯＳトランジスタに関する素子分離は実現される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、本発明は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有する半導体装置、その半導体装置の製造方法、及びその半導体装置の設計プログラムに関する。
【背景技術】
【０００２】
ＬＳＩ（半導体装置）の設計を行う際に、設計や確認の時間を短縮し、人為的ミスを除去するには、コンピュータの利用は不可欠である。このようなコンピュータを利用した半導体装置の設計システムは、ＣＡＤ（Computer Aided Design）システムと呼ばれている。セルベースのＬＳＩ設計方法によれば、複数種類のセルがライブラリとして構築される。設計者は、ＣＡＤを利用し、コンピュータ上に定義されたレイアウト空間に所望のセルを配置することによって、ＬＳＩの設計を行う。
【０００３】
図１は、従来の半導体装置を構成するための基本セル（プリミティブセル）を示している。各基本セルにおいて、電源電位ＶＤＤを供給するための電源線１０２と、グランド電位ＧＮＤを供給するためのグランド線１０３が、Ｘ方向に沿って配置されている。電源線１０２及びグランド線１０３のそれぞれは、基板電位を印加するためのＮ型拡散層１０４及びＰ型拡散層１０５に、コンタクトを介して接続されている。また、電源線１０２とグランド線１０３に挟まれた領域には、ＰＭＯＳトランジスタ（Ｐ１〜Ｐ４）とＮＭＯＳトランジスタ（Ｎ１〜Ｎ４）が形成されている。具体的には、Ｙ方向に沿ってゲート電極１１０が形成されている。そして、ＰＭＯＳトランジスタが形成される領域には、そのゲート電極１１０を挟むようにＰ型拡散層１１２が、また、ＮＭＯＳトランジスタが形成される領域には、そのゲート電極１１０を挟むようにＮ型拡散層１１３が形成されている。
【０００４】
また、素子間の分離を行うために、素子分離構造としてＳＴＩ（Shallow Trench Isolation）１２０が形成されている。ここで、半導体装置の分野においては、複数のトランジスタがまとめて用いられることが多い。そのため、各基本セルは、複数のトランジスタからなる「トランジスタ群」がＳＴＩ１２０に囲まれるように形成される。例えば図１においては、ＰＭＯＳトランジスタ群Ｐ１、Ｐ２が、ＳＴＩ１２０によって囲まれており、また、ＰＭＯＳトランジスタ群Ｐ３、Ｐ４が、ＳＴＩ１２０によって囲まれている。すなわち、ＰＭＯＳトランジスタ群Ｐ１、Ｐ２とＰＭＯＳトランジスタ群Ｐ３、Ｐ４とが、ＳＴＩ１２０によって分離されている。また、ＮＭＯＳトランジスタ群Ｎ１、Ｎ２が、ＳＴＩ１２０によって囲まれており、また、ＮＭＯＳトランジスタ群Ｎ３、Ｎ４が、ＳＴＩ１２０によって囲まれている。すなわち、ＮＭＯＳトランジスタ群Ｎ１、Ｎ２とＮＭＯＳトランジスタ群Ｎ３、Ｎ４とが、ＳＴＩ１２０によって分離されている。尚、１つのトランジスタ群のＸ方向の幅は、「拡散層長ＤＬ」と参照される。言い換えれば、拡散層長ＤＬは、ＳＴＩ１２０間のＸ方向に沿った距離と定義され得る。
【０００５】
関連する技術として、以下のものが知られている。
【０００６】
特許文献１には、格子状に連なっているＰチャネル型電界効果トランジスタを有する半導体装置が開示されている。この半導体装置によれば、Ｐチャネル型電界効果トランジスタのチャネル部分に圧縮応力が発生するように、複数のトランジスタにまたがる長いアクティブが、ゲート電極ごとに分断される。そして、ゲート電極とゲート電極の間には、十分に細いＳＴＩが配置される。
【０００７】
特許文献２には、半導体基板の主表面に素子構成用ＭＩＳＦＥＴ及び素子分離用ＭＩＳＦＥＴが形成された半導体集積回路装置が開示されている。これら素子構成用ＭＩＳＦＥＴ及び素子分離用ＭＩＳＦＥＴは、半導体基板中に形成されたソース及びドレインと、ソース及びドレイン間上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され不純物を有するゲート電極とを有する。また、素子分離用ＭＩＳＦＥＴのゲート電極と半導体基板の主表面との仕事関数の差は、素子構成用ＭＩＳＦＥＴのゲート電極と半導体基板の主表面との仕事関数の差より大きい。
【０００８】
【特許文献１】特開２００３−２０３９８９号公報
【特許文献２】特開２００１−３４５４３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＳＴＩで素子分離を行うことにより発生するストレス（以下、ＳＴＩストレスと参照される）は、結晶構造に変化をもたらす。この結晶構造の変化は、トランジスタの特性、例えばトランジスタの駆動能力に影響を与える。近年、素子の微細化が進み、このＳＴＩストレスが問題になってきている。つまり、トランジスタの駆動能力に影響を与えるＳＴＩストレスが、素子の微細化されるにつれ、無視できないファクターの一つとなってきている。例えば、ＳＴＩストレスの変化に応じて、トランジスタのオン電流Ｉｏｎ（ドレイン電流）の大きさが変動することが知られている。このＳＴＩストレスは、ＳＴＩ間の距離である上述の拡散層長ＤＬに依存するため、拡散層長ＤＬがオン電流Ｉｏｎの大きさに影響を与えるとも言える。
【００１０】
図２は、オン電流Ｉｏｎの拡散層長ＤＬに対する依存性を示している。縦軸には、ＮＭＯＳトランジスタのオン電流ＩｏｎＮ、及びＰＭＯＳトランジスタのオン電流ＩｏｎＰが示されている。横軸には、拡散層長ＤＬが示されている。図２に示されるように、ＰＭＯＳトランジスタに関しては、拡散層長ＤＬが小さいほどオン電流ＩｏｎＰが大きくなる。一方、ＮＭＯＳトランジスタに関しては、拡散層長ＤＬが大きいほどオン電流ＩｏｎＮが大きくなる。つまり、ＰＭＯＳトランジスタに関しては、拡散層長ＤＬが小さいほど特性が良くなり、ＮＭＯＳトランジスタに関しては、拡散層長ＤＬが大きいほど特性が良くなる。
【００１１】
素子の微細化を鑑み、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方に関して、オン電流（ドレイン電流）の特性を可能な限り向上させることができる技術が望まれている。ここで、ＮＭＯＳトランジスタに関して、拡散層長ＤＬがただ単に延長された場合、ＳＴＩに挟まれた領域に多数のＮＭＯＳトランジスタが並ぶことになる。その場合、その多数のＮＭＯＳトランジスタの中の所望の数のＮＭＯＳトランジスタだけを使うことができない。言い換えれば、拡散層長ＤＬがただ単に延長された場合、所望の数の素子だけを分離することができないので、所望の数の素子をハンドリングすることができない。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明に係る半導体装置（１）は、基板（８）上に形成された複数のＰＭＯＳトランジスタ（Ｐ１〜Ｐ６）と、基板（８）上に形成された複数のＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）とを備える。複数のＰＭＯＳトランジスタ（Ｐ１〜Ｐ６）は、基板（８）中に形成される素子分離構造（２０）によって、互いに電気的に分離される。一方、複数のＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）は、互いに隣接して連続的に形成される。また、複数のＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）のうち少なくとも一組の隣接するＮＭＯＳトランジスタの間の領域において、基板（８）上にゲート構造（３０）が形成される。
【００１４】
このように、本発明によれば、ＰＭＯＳトランジスタ（Ｐ１〜Ｐ６）は、１つずつ素子分離構造（２０）によって囲まれるように形成される。そのため、拡散層長ＤＬが最小になり、図２に示されるように、オン電流の特性が良くなる。一方、ＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）は連続して配置され、「ＮＭＯＳトランジスタ群」が構成される。そのＮＭＯＳトランジスタ群（Ｎ１〜Ｎ６）は、全体としてＳＴＩ（２０）に囲まれてもよいが、１つずつのＮＭＯＳトランジスタは、ＳＴＩ（２０）によっては分離されない。そのため、拡散層長ＤＬが大きくなり、図２に示されるように、オン電流の特性が良くなる。このように、ＰＭＯＳトランジスタ（Ｐ１〜Ｐ６）とＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）の両方に関して、オン電流の特性が向上する。ＰＭＯＳトランジスタ（Ｐ１〜Ｐ６）とＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）の両方の駆動能力が向上するので、遅延時間が低減される。
【００１５】
好適には、上記ゲート構造（３０）の電位が、グランド電位（ＧＮＤ）に固定される。これにより、ＮＭＯＳトランジスタ群に含まれる複数のＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）に関しては、上記ゲート構造（３０）の位置において、素子分離を実現することが可能となる。すなわち、本発明によれば、ＰＭＯＳトランジスタ（Ｐ１〜Ｐ６）に関しては、素子分離構造（２０）によって素子分離が行われ、ＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）に関しては、素子分離構造（２０）の代わりに、接地されたゲート構造（３０）によって素子分離が実現される。これにより、ＮＭＯＳトランジスタ群（Ｎ１〜Ｎ６）の中の所望の数のＮＭＯＳトランジスタだけをハンドリングすることが可能となる。従って、設計の自由度が向上する。
【００１６】
また、本発明によればレイアウト性の低下が防止される。その理由が以下に示される。ＰＭＯＳトランジスタに関する拡散層長ＤＬが短縮され、ＮＭＯＳトランジスタに関する拡散層長ＤＬが延長されるので、拡散層長ＤＬが、ＰＭＯＳ領域とＮＭＯＳ領域とで異なってくる。ここで、ＮＭＯＳトランジスタに対して素子分離がなされないと、１つのＰＭＯＳトランジスタの寸法と、１つのＮＭＯＳトランジスタの寸法が異なってくる。よって、１つのＰＭＯＳトランジスタに１つのＮＭＯＳトランジスタが割り当てられる場合、その寸法差によって無駄な領域が生じてしまう。しかしながら、本発明によれば、ゲート構造（３０）によって素子分離が実現されるので、１つのＰＭＯＳトランジスタの寸法と１つのＮＭＯＳトランジスタの寸法をそろえることができる。無駄な領域が生じないので、レイアウト性の低下が防止される。
【発明の効果】
【００１７】
本発明に係る半導体装置とその製造方法、及びその半導体装置の設計プログラムによれば、オン電流の特性が向上する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方の駆動能力が向上するので、遅延時間が低減される。
【００１８】
本発明に係る半導体装置とその製造方法、及びその半導体装置の設計プログラムによれば、オン電流の特性が向上し、且つ、所望の数のトランジスタをハンドリングすることが可能となる。よって、設計の自由度が向上する。
【００１９】
本発明に係る半導体装置とその製造方法、及びその半導体装置の設計プログラムによれば、オン電流の特性が向上し、且つ、レイアウト性の低下が防止される。
【発明を実施するための最良の形態】
【００２０】
添付図面を参照して、本発明による半導体装置、半導体装置の製造方法、及び半導体装置の設計プログラムを説明する。本発明に係る半導体装置は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを有している。
【００２１】
（第１の実施の形態）
図３は、本発明の第１の実施の形態に係る半導体装置１の構造を示す上面図である。図３において、電源電位ＶＤＤを供給するための電源線２と、グランド電位ＧＮＤを供給するためのグランド線３が、Ｘ方向に沿って配置されている。電源線２は、基板電位を印加するためのＮ型拡散層４に、コンタクト６を介して接続されている。また、グランド線３は、基板電位を印加するためのＰ型拡散層５に、コンタクト７を介して接続されている。
【００２２】
電源線２とグランド線３に挟まれた領域に、複数のＰＭＯＳトランジスタＰ１〜Ｐ６及び複数のＮＭＯＳトランジスタＮ１〜Ｎ６が形成されている。具体的には、ＰＭＯＳ領域において、複数のＰＭＯＳトランジスタＰ１〜Ｐ６が、Ｘ方向に沿って整列するように形成されている。また、ＮＭＯＳ領域において、複数のＮＭＯＳトランジスタＮ１〜Ｎ６が、Ｘ方向に沿って整列するように形成されている。
【００２３】
また、複数のＰＭＯＳトランジスタＰ１〜Ｐ６、及び複数のＮＭＯＳトランジスタＮ１〜Ｎ６のそれぞれに対応して、複数のゲート電極１０が形成されている。このゲート電極１０は、Ｘ方向に直交するＹ方向に沿って形成されている。また、１つのゲート電極１０は、１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタによって共有されている。ＰＭＯＳ領域においては、ゲート電極１０を挟むようにＰ型拡散層１２が形成されている。また、ＮＭＯＳ領域においては、ゲート電極１０を挟むようにＮ型拡散層１３が形成されている。
【００２４】
また、素子間を分離するための素子分離構造として、ＳＴＩ２０が形成されている。本発明によれば、ＰＭＯＳ領域において、複数のＰＭＯＳトランジスタＰ１〜Ｐ６の各々が、ＳＴＩ２０によって囲まれる。例えば、ＰＭＯＳトランジスタＰ１及びＰ２の間には、ＳＴＩ２０が形成されている。一方、ＮＭＯＳ領域においては、複数のＮＭＯＳトランジスタＮ１〜Ｎ６が、全体としてＳＴＩ２０によって囲まれる。例えば、ＮＭＯＳトランジスタＮ２とＮ３の間には、ＳＴＩ２０が形成されていない。つまり、複数のＮＭＯＳトランジスタＮ１〜Ｎ６は、互いに隣接して連続的に形成され、「ＮＭＯＳトランジスタ群」を構成している。言い換えれば、１つのＮＭＯＳトランジスタ群は、多数のＮＭＯＳトランジスタを含んでいる。一方、１つのＰＭＯＳトランジスタ群は、１つのＰＭＯＳトランジスタだけからなる。１つのトランジスタ群のＸ方向の幅が、「拡散層長ＤＬ」と定義される。また、拡散層長ＤＬは、ＳＴＩ２０間のＸ方向に沿った距離と定義され得る。本発明によれば、ＮＭＯＳトランジスタに関する拡散層長ＤＬは、ＰＭＯＳトランジスタに関する拡散層長ＤＬよりも長くなる。
【００２５】
以上に示されたように、ＰＭＯＳトランジスタに関しては、ＳＴＩ２０を用いることによって、１つずつ素子分離がなされている。ＮＭＯＳトランジスタ群を構成する複数のＮＭＯＳトランジスタに関しても、素子分離がなされることが必要である。ここで、拡散層長ＤＬを可能な限り長くするため、ＳＴＩ２０以外の手法が採用されるべきである。
【００２６】
そのため、本発明によれば、図３に示されるように、ＮＭＯＳ領域中の所定の位置にゲート構造３０が形成されている。このゲート構造３０は、隣接するＮＭＯＳトランジスタの間の領域に位置している。また、このゲート構造３０は、ゲート電極１０と同様に、Ｎ型拡散層１３に挟まれるようにＹ方向に沿って形成されている。そして、このゲート構造３０は、コンタクト３１を介して、グランド線３あるいはグランド線３につながるＰ型拡散層５に接続されている。つまり、ゲート構造３０は接地されており、その電位は、グランド電位ＧＮＤに固定されている。ゲート構造３０の電位はグランド電位であるため、そのゲート構造３０はＯＦＦトランジスタに相当する。従って、ＮＭＯＳ領域の中の所定の位置において、ＳＴＩ２０を用いることなく、ＮＭＯＳトランジスタ同士を分離することが可能となる。例えば、ゲート構造３０ａは、ＮＭＯＳトランジスタＮ１，Ｎ２と、ＮＭＯＳトランジスタＮ３，Ｎ４を分離している。また、ゲート構造３０ｂは、ＮＭＯＳトランジスタＮ３，Ｎ４と、ＮＭＯＳトランジスタＮ５，Ｎ６を分離している。このように、本発明によれば、ＳＴＩ２０の代わりにゲート構造３０を用いることによって、ＮＭＯＳトランジスタに対する素子分離が実現される。
【００２７】
図４Ａは、図３における線Ａ−Ａ’に沿った構造を示す断面図である。図４Ａに示されるように、ＰＭＯＳトランジスタＰ３、Ｐ４が、基板８上に隣接して形成されている。各ＰＭＯＳトランジスタにおいて、ゲート電極１０が、基板８上にゲート絶縁膜９を介して形成されている。また、ゲート電極１０下の領域に隣接するように、Ｐ型拡散層１２が基板８中に形成されている。各々のＰＭＯＳトランジスタは、ＳＴＩ２０によって囲まれており、ＰＭＯＳトランジスタＰ３とＰ４の間の基板８中には、ＳＴＩ２０が形成されている。ＳＴＩ２０で囲まれる領域の幅が、拡散層長ＤＬである。
【００２８】
また、図４Ｂは、図３における線Ｂ−Ｂ’に沿った構造を示す断面図である。図４Ｂに示されるように、ＮＭＯＳトランジスタＮ３、Ｎ４が、基板８上に隣接して形成されている。各ＮＭＯＳトランジスタにおいて、ゲート電極１０が、基板８上にゲート絶縁膜９を介して形成されている。このゲート電極１０下の領域に隣接するように、Ｎ型拡散層１３が基板８中に形成されている。更に、ゲート構造３０ａ、３０ｂが、基板８上にゲート絶縁膜９を介して形成されている。このゲート構造３０下の領域に隣接するように、Ｎ型拡散層１３が基板８中に形成されている。また、ゲート構造３０ａ、３０ｂには、グランド電位ＧＮＤが印加されている。
【００２９】
以上に示された半導体装置１を用い、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの間を適宜接続することによって、様々な論理回路が実現される。図１に示された半導体装置１は、ゲートアレイ的に用いられてもよい。また、図１に示された半導体装置１は、ＡＳＩＣ（Application Specific Integrated Circuit）の下地層として提供されてもよい。ＡＳＩＣの場合、その下地層は共通に用いられ、下地層の上層であるカスタマイズ層に、ユーザの要求に応じた配線が形成される。これにより、短期間で所望のＬＳＩが得られる。
【００３０】
以上に説明されたように、本実施の形態に係る半導体装置１によれば、ＰＭＯＳトランジスタは、１つずつ素子分離構造２０によって囲まれるように形成される。そのため、拡散層長ＤＬが最小になり、図２に示されるように、オン電流の特性が良くなる。一方、ＮＭＯＳトランジスタは連続して配置され、ＮＭＯＳトランジスタ群が構成される。そのＮＭＯＳトランジスタ群において、１つずつのＮＭＯＳトランジスタは、ＳＴＩ２０によっては分離されない。そのため、拡散層長ＤＬが大きくなり、図２に示されるように、オン電流の特性が良くなる。このように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方に関して、オン電流の特性が向上する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方の駆動能力が向上するので、遅延時間が低減される。
【００３１】
また、本実施の形態によれば、ＮＭＯＳ領域に形成されるゲート構造３０の電位が、グランド電位ＧＮＤに固定される。これにより、そのゲート構造３０の位置において、隣接するＮＭＯＳトランジスタを電気的に分離することが可能となる。つまり、オン電流の特性の悪化に関係するＳＴＩ２０を用いることなく、ゲート構造３０を用いることによって、素子分離を行うことが可能となる。本実施の形態に係るゲート構造３０により、ＮＭＯＳ領域における拡散層長ＤＬを延長することと、ＮＭＯＳ領域において素子分離を実現することの両方が達成される。そして、ＮＭＯＳ領域において素子分離が実現されるので、上記ＮＭＯＳトランジスタ群の中の所望の数のＮＭＯＳトランジスタだけをハンドリングすることが可能となる。従って、設計の自由度が向上する。例えば２個単位でトランジスタを用いたい場合は、図３に示される位置に、ゲート構造３０ａ及び３０ｂが形成されればよい。このように、本実施の形態によれば、拡散層長ＤＬの影響を気にすることなく素子分離を行うことが可能である。従って、オン電流の特性が向上し、且つ、設計の自由度が向上する。
【００３２】
更に、本実施の形態によればレイアウト性の低下が防止される。その理由が以下に示される。ＰＭＯＳトランジスタに関する拡散層長ＤＬが短縮され、ＮＭＯＳトランジスタに関する拡散層長ＤＬが延長されるので、拡散層長ＤＬが、ＰＭＯＳ領域とＮＭＯＳ領域とで異なってくる。ここで、ＮＭＯＳトランジスタに対して素子分離がなされないと、１つのＰＭＯＳトランジスタの寸法と、１つのＮＭＯＳトランジスタの寸法が異なってくる。よって、１つのＰＭＯＳトランジスタに１つのＮＭＯＳトランジスタが割り当てられる場合、その寸法差によって無駄な領域が生じてしまう。しかしながら、本実施の形態によれば、ゲート構造３０によって素子分離が実現されるので、図３に示されるように、１つのＰＭＯＳトランジスタの寸法と１つのＮＭＯＳトランジスタの寸法をそろえることができる。無駄な領域が生じないので、レイアウト性の低下が防止される。
【００３３】
（第２の実施の形態）
本発明に係る半導体装置１は、セルベース技術によって設計され、また製造され得る。例えば、図３に示された構成は、第１セル４１、第２セル４２、及び第３セル４３の組み合わせによって実現され得る。第１セル４１は、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２、及びゲート構造３０ａの半分を含んでいる。第２セル４２は、ＰＭＯＳトランジスタＰ３、Ｐ４、ＮＭＯＳトランジスタＮ３、Ｎ４、ゲート構造３０ａの半分、及びゲート構造３０ｂの半分を含んでいる。第３セル４３は、ＰＭＯＳトランジスタＰ５、Ｐ６、ＮＭＯＳトランジスタＮ５、Ｎ６、及びゲート構造３０ｂの半分を含んでいる。第１セル４１と第２セル４２は、互いに隣接した時にゲート構造３０ａ同士が整列するように構成される。また、第２セル４２と第３セル４３は、互いに隣接した時にゲート構造３０ｂ同士が整列するように構成される。
【００３４】
また、本発明に係る半導体装置１は、別の種類のセル群の組み合わせによっても実現され得る。図５は、本発明の第２の実施の形態に係るセルの配置を示す上面図である。図５に示されるように、複数の第４セル４４と複数の第５セル４５が、Ｘ方向に沿って配置されている。第４セル４４は、基本セルである。一方、第５セル４５は、素子分離に用いられる素子分離セルである。素子分離セル４５は、複数の基本セル４４のいずれかに隣接して配置される。
【００３５】
基本セル（第４セル）４４には、図３に示されたＰＭＯＳトランジスタとＮＭＯＳトランジスタが形成されている。具体的には、ゲート電極１０が、Ｘ方向に直交するＹ方向に沿って直線的に形成されている。１つのゲート電極１０は、１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタによって共有されている。また、ＰＭＯＳ領域においては、ゲート電極１０を挟むようにＰ型拡散層１２が形成され、ＮＭＯＳ領域においては、ゲート電極１０を挟むようにＮ型拡散層１３が形成されている。Ｎ型拡散層（群）１３は、Ｘ方向に沿って形成されており、基本セル４４のＸ方向における端部まで延在している。つまり、Ｎ型拡散層１３は、基本セル４４の対向する２辺のいずれかに接している。尚、ＰＭＯＳトランジスタは、ＳＴＩ２０によって囲まれている。
【００３６】
素子分離セル（第５セル）４５には、図３に示されたゲート構造３０が形成されている。具体的には、ゲート構造３０は、２つのＮ型拡散層１３（Ｎ型拡散層群）に挟まれる領域に位置している。その２つのＮ型拡散層１３は、素子分離セル４５のＸ方向における端部まで延在している。つまり、２つのＮ型拡散層１３のそれぞれは、素子分離セル４５の対向する２辺に接している。ゲート構造３０は、グランド線３に接続されており、その電位はグランド電位ＧＮＤに固定されている。
【００３７】
図５に示されるように、ある基本セル４４のＮ型拡散層１３は、他の基本セル４４のＮ型拡散層１３とＸ方向に沿って整列している。また、基本セル４４のＮ型拡散層１３は、素子分離セル４５のＮ型拡散層１３とＸ方向に沿って整列している。逆に言えば、基本セル４４及び素子分離セル４５は、Ｘ方向に沿って連続的に配置された時に、Ｎ型拡散層１３同士が整列するように構成されている。従って、基本セル４４及び素子分離セル４５を繰り返し配置することによって、ＮＭＯＳ領域において、拡散層長ＤＬを所望の長さまで長くすることが可能となる。素子分離セル４５は、電気的な分離が必要な位置に適宜挿入されればよい。
【００３８】
図６は、図５における線Ａ−Ａ’及び線Ｂ−Ｂ’に沿った構造を示す断面図であり、各セルの断面構造を示している。基本セル４４において、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが基板８上に形成されている。各トランジスタにおいて、ゲート電極１０が、基板８上にゲート絶縁膜９を介して形成されている。ゲート電極１０下の領域に隣接するように、Ｐ型拡散層１２及びＮ型拡散層１３が基板８中に形成されている。また、ＰＭＯＳトランジスタは、ＳＴＩ２０によって囲まれており、隣接するＰＭＯＳトランジスタ間の基板８中には、ＳＴＩ２０が形成されている。この基本セル４４のＸ方向に沿った幅は、Ｗａであるとする。
【００３９】
また、素子分離セル４５において、ゲート構造３０が、基板８上にゲート絶縁膜９を介して形成されている。このゲート構造３０下の領域に隣接するように、ＮＭＯＳトランジスタの拡散層であるＮ型拡散層１３が形成されている。この素子分離セル４５のＸ方向に沿った幅は、Ｗｂであるとする。
【００４０】
図５に示された例によれば、１個の基本セル４４には、２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタが含まれている。しかしながら、各トランジスタの数は２個に限られない。例えば、１個の基本セル４４に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが１個ずつ含まれてもよい。また、１個の基本セル４４に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが４個ずつ含まれてもよい。以上に示された基本セル４４及び素子分離セル４５を適宜配置することによって、半導体装置１の設計が行われる。
【００４１】
図７は、半導体装置１を設計するためのシステム（ＣＡＤ）を示すブロック図である。この半導体装置設計システム５０は、セルライブラリ４０、演算処理装置５１、メモリ５２、設計プログラム５３、入力装置５４、及び表示装置５５を備えている。セルライブラリ４０には、複数のセルを示すデータがライブラリとして格納されている。その複数のセルには、上述の第４セル４４及び素子分離用の第５セル４５が含まれている。また、その複数のセルとして、上述の第１セル４１〜第３セル４３が用いられてもよい。このセルライブラリ４０は、例えばハードディスク装置により実現される。
【００４２】
メモリ５２は、レイアウトが行われる作業領域として用いられ、それにはレイアウト空間が構築される。演算処理装置５１は、セルライブラリ４０やメモリ５２にアクセス可能である。設計プログラム（自動レイアウトツール）５３は、演算処理装置５１によって実行されるコンピュータプログラム（ソフトウェアプロダクト）である。入力装置５４としては、キーボードやマウスが例示される。ユーザ（設計者）は、表示装置５５に表示された情報を参照しながら、入力装置５４を用いて様々なコマンドを入力することが可能である。このような、半導体装置設計システム５０によって、ユーザは、半導体装置１のレイアウトを示すレイアウトデータを作成することができる。
【００４３】
演算処理装置５１は、設計プログラム５３の命令に従って、次のような動作を実行する。まず、演算処理装置５１は、メモリ５２上にレイアウト空間を構築する。次に、演算処理装置５１は、使用するセルを示すデータをセルライブラリ４０から読み出す。そのセルは、レイアウト空間上の所定の位置に配置される。例えば、図５に示されるように、基本セル４４が、Ｘ方向に繰り返し配置される。そして、所定の位置において、素子分離セル４５が、配置された基本セル４４と隣接するように配置される。このように、基本セル４４及び素子分離セル４５を繰り返し配置することによって、ＮＭＯＳ領域において、拡散層長ＤＬを所望の長さまで長くすることが可能となる。素子分離セル４５は、電気的な分離が必要な位置に適宜挿入されればよい。その後、設計・製造したい論理回路に応じて、トランジスタ間を接続する配線が施される。
【００４４】
図８Ａは、例えばインバータを構成する場合の配線例を示している。ＰＭＯＳトランジスタＰ１のソースは、配線６１によって電源線に接続されている。ＰＭＯＳトランジスタＰ２のソースは、配線６２によって電源線に接続されている。ＮＭＯＳトランジスタＮ１のソースは、配線６３によってグランド線に接続されている。ＮＭＯＳトランジスタＮ２のソースは、配線６４によってグランド線に接続されている。ＰＭＯＳトランジスタＰ１のドレインは、配線６５によってＮＭＯＳトランジスタＮ１のドレインに接続されている。ＰＭＯＳトランジスタＰ２のドレインは、配線６６によってＮＭＯＳトランジスタＮ２のドレインに接続されている。また、配線６５と配線６６は、互いに接続されている。更に、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲート電極１０−１と、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲート電極１０−２は、配線６７を介して接続されている。これにより、「×２インバータ」が構成されている。
【００４５】
また、ＰＭＯＳトランジスタＰ３のソースは、配線７１によって電源線に接続されている。ＰＭＯＳトランジスタＰ４のソースは、配線７２によって電源線に接続されている。ＮＭＯＳトランジスタＮ３のソースは、配線７３によってグランド線に接続されている。ＮＭＯＳトランジスタＮ４のソースは、配線７４によってグランド線に接続されている。ＰＭＯＳトランジスタＰ３のドレインは、配線７５によってＮＭＯＳトランジスタＮ３のドレインに接続されている。ＰＭＯＳトランジスタＰ４のドレインは、配線７６によってＮＭＯＳトランジスタＮ４のドレインに接続されている。また、配線７５と配線７６は、互いに接続されている。更に、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３のゲート電極１０−３と、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ４のゲート電極１０−４は、配線７７を介して接続されている。これにより、「×２インバータ」が構成されている。
【００４６】
図８Ｂは、インバータを構成する場合の他の配線例を示している。図８Ｂにおいて、図８Ａと同様の構成には同じ符号が付され、その説明は適宜省略される。図８Ｂにおいては、ゲート電極１０−１〜１０−４は、配線８０を介して互いに接続されている。これにより、「×４インバータ」が構成されている。つまり、図８Ａに示されたインバータよりも大きな駆動能力を有するインバータが実現されている。
【００４７】
ＬＳＩにおいては、インバータに対して様々な駆動能力が要求される。本実施の形態によれば、トランジスタ間の配線を変更することによって、様々な駆動能力を有するインバータを実現することが可能である。また、更に「×８インバータ」が必要とされる場合は、基本セル４４の繰り返し数が変更されればよい。インバータに限らず、基本セル４４の繰り返し数や素子分離セル４５の位置を変更することによって、様々な論理回路を設計・製造することが可能である。また、ゲート構造３０を有する素子分離セル４５を、所望の位置に挿入することによって、拡散層長ＤＬの影響を気にすることなく素子分離を行うことが可能である。このように、本発明によれば、設計の自由度が向上する。従って、ユーザの要望にきめ細やかに対応することが可能となる。
【００４８】
尚、図５に示されたように、ゲート電極１０は、Ｙ方向に沿って直線的に形成されていると好適である。近年、ＤＦＭ（Design for Manufacturing）という考え方が注目されている。ＤＦＭにおいては、製造プロセスを考慮してデザインルールが作成される。例えば、回路面積を低減するために複雑な経路を通るゲート電極が設計された場合、実際の製造段階において、ゲートポリシリコンの幅にばらつきが発生する可能性がある。つまり、複雑な形状のゲート電極は、トランジスタのゲート長Ｌの製造時ばらつきの原因となる。ゲート長Ｌのばらつきは、トランジスタの特性のばらつきの一因である。そのため、ＤＦＭという考え方によれば、設計段階でゲート電極１０が直線的に設計されることが好ましい。これにより、実際の製造段階において、ゲート長Ｌのばらつきが抑制される。従って、製造されるトランジスタの性能が向上する。本発明によれば、拡散層長ＤＬ（ＳＴＩストレス）の影響や、ゲート長Ｌのばらつきを考慮する手間が省かれる。
【００４９】
（第３の実施の形態）
図９は、本発明の第３の実施の形態に係る半導体装置の構造を示す上面図である。図９において、図３に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。本実施の形態に係る半導体装置１’においては、グランド線３に接続されるゲート構造３０の代わりに、ゲート構造９０が用いられる。例えば図９においては、ゲート構造９０ａが、ＮＭＯＳトランジスタＮ２及びＮ３の間に配置されている。また、ゲート構造９０ｂが、ＮＭＯＳトランジスタＮ３及びＮ４の間に配置されている。これらゲート構造９０は、電源線２に接続されており、その電位は電源電位ＶＤＤに固定されている。
【００５０】
図１０Ａは、図９における線Ａ−Ａ’に沿った構造を示す断面図である。図１０Ａに示されるように、ＰＭＯＳトランジスタＰ３、Ｐ４が、基板８上に隣接して形成されている。各ＰＭＯＳトランジスタにおいて、ゲート電極１０が、基板８上にゲート絶縁膜９を介して形成されている。また、ゲート電極１０下の領域に隣接するように、Ｐ型拡散層１２が基板８中に形成されている。各々のＰＭＯＳトランジスタは、ＳＴＩ２０によって囲まれており、ＰＭＯＳトランジスタＰ３とＰ４の間の基板８中には、ＳＴＩ２０が形成されている。更に、ゲート構造９０ａ、９０ｂが、ＳＴＩ２０上にゲート絶縁膜９を介して形成されている。
【００５１】
また、図１０Ｂは、図９における線Ｂ−Ｂ’に沿った構造を示す断面図である。図１０Ｂに示されるように、ＮＭＯＳトランジスタＮ３、Ｎ４が、基板８上に隣接して形成されている。各ＮＭＯＳトランジスタにおいて、ゲート電極１０が、基板８上にゲート絶縁膜９を介して形成されている。このゲート電極１０下の領域に隣接するように、Ｎ型拡散層１３が基板８中に形成されている。更に、ゲート構造９０ａ、９０ｂが、基板８上にゲート絶縁膜９を介して形成されている。このゲート構造９０下の領域に隣接するように、Ｎ型拡散層１３が基板８中に形成されている。また、ゲート構造９０ａ、９０ｂには、電源電位ＶＤＤが印加されている。
【００５２】
このようなゲート構造９０を用いることによって、ＰＭＯＳトランジスタの数とＮＭＯＳトランジスタの数が非対称な回路を実現することが可能である。例えば、２個のＰＭＯＳトランジスタと４個のＮＭＯＳトランジスタからなる回路を実現することが可能である。当然、電気的な分離が必要な位置には、第１の実施の形態と同様に、接地されたゲート構造３０が形成されればよい。これにより素子分離も実現される。このような構造は、ＮＭＯＳ領域にＳＴＩ２０が形成されていないからこそ可能となる。隣接するＮＭＯＳトランジスタ間には、ＳＴＩ２０の代わりにゲート構造が形成されており、所望の回路に応じて、そのゲート構造に印加される電位が決定されればよい。
【００５３】
本実施の形態によれば、第１の実施の形態と同様に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方に関して、オン電流の特性が向上する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方の駆動能力が向上するので、遅延時間が低減される。また、第２の実施の形態と同様に、半導体装置１’は、セルベース技術によって設計・製造されてもよい。その場合、第４セル（基本セル）４４と第５セル（素子分離セル）４５に加えて、図９に示される第６セル４６が用いられればよい。第４セル４４を繰り返し配置し、所望の位置に第５セル４５あるいは第６セル４６を挿入することによって、様々な論理回路を実現することが可能となる。
【図面の簡単な説明】
【００５４】
【図１】図１は、従来の半導体装置を構成するための基本セルを示す上面図である。
【図２】図２は、ドレイン電流の拡散長依存を示すグラフである。
【図３】図３は、本発明の第１の実施の形態に係る半導体装置の構造を示す上面図である。
【図４Ａ】図４Ａは、図３における線Ａ−Ａ’に沿った構造を示す断面図である。
【図４Ｂ】図４Ｂは、図３における線Ｂ−Ｂ’に沿った構造を示す断面図である。
【図５】図５は、本発明の第２の実施の形態に係るセルの配置を示す上面図である。
【図６】図６は、図５における線Ａ−Ａ’及び線Ｂ−Ｂ’に沿った構造を示す断面図である。
【図７】図７は、本発明の第２の実施の形態に係る半導体装置設計システムの構成を示すブロック図である。
【図８Ａ】図８Ａは、本発明に係るインバータの構造を示す上面図である。
【図８Ｂ】図８Ｂは、本発明に係るインバータの構造を示す上面図である。
【図９】図９は、本発明の第３の実施の形態に係る半導体装置の構造を示す上面図である。
【図１０Ａ】図１０Ａは、図９における線Ａ−Ａ’に沿った構造を示す断面図である。
【図１０Ｂ】図１０Ｂは、図９における線Ｂ−Ｂ’に沿った構造を示す断面図である。
【符号の説明】
【００５５】
１ 半導体装置
２ 電源線
３ グランド線
４ Ｎ型拡散層
５ Ｐ型拡散層
６ コンタクト
７ コンタクト
８ 基板
９ ゲート絶縁膜
１０ ゲート電極
１２ Ｐ型拡散層（ソース・ドレイン）
１３ Ｎ型拡散層（ソース・ドレイン）
２０ ＳＴＩ
３０ ゲート構造
３１ コンタクト
４０ セルライブラリ
４１ 第１セル
４２ 第２セル
４３ 第３セル
４４ 第４セル
４５ 第５セル
４６ 第６セル
５０ 半導体装置設計システム
５１ 演算処理装置
５２ メモリ
５３ 設計プログラム
５４ 入力装置
５５ 表示装置
６１〜６７ 配線
７１〜７７ 配線
８０ 配線
９０ ゲート構造
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、本発明は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有する半導体装置、その半導体装置の製造方法、及びその半導体装置の設計プログラムに関する。
【背景技術】
【０００２】
ＬＳＩ（半導体装置）の設計を行う際に、設計や確認の時間を短縮し、人為的ミスを除去するには、コンピュータの利用は不可欠である。このようなコンピュータを利用した半導体装置の設計システムは、ＣＡＤ（Computer Aided Design）システムと呼ばれている。セルベースのＬＳＩ設計方法によれば、複数種類のセルがライブラリとして構築される。設計者は、ＣＡＤを利用し、コンピュータ上に定義されたレイアウト空間に所望のセルを配置することによって、ＬＳＩの設計を行う。
【０００３】
図１は、従来の半導体装置を構成するための基本セル（プリミティブセル）を示している。各基本セルにおいて、電源電位ＶＤＤを供給するための電源線１０２と、グランド電位ＧＮＤを供給するためのグランド線１０３が、Ｘ方向に沿って配置されている。電源線１０２及びグランド線１０３のそれぞれは、基板電位を印加するためのＮ型拡散層１０４及びＰ型拡散層１０５に、コンタクトを介して接続されている。また、電源線１０２とグランド線１０３に挟まれた領域には、ＰＭＯＳトランジスタ（Ｐ１〜Ｐ４）とＮＭＯＳトランジスタ（Ｎ１〜Ｎ４）が形成されている。具体的には、Ｙ方向に沿ってゲート電極１１０が形成されている。そして、ＰＭＯＳトランジスタが形成される領域には、そのゲート電極１１０を挟むようにＰ型拡散層１１２が、また、ＮＭＯＳトランジスタが形成される領域には、そのゲート電極１１０を挟むようにＮ型拡散層１１３が形成されている。
【０００４】
また、素子間の分離を行うために、素子分離構造としてＳＴＩ（Shallow Trench Isolation）１２０が形成されている。ここで、半導体装置の分野においては、複数のトランジスタがまとめて用いられることが多い。そのため、各基本セルは、複数のトランジスタからなる「トランジスタ群」がＳＴＩ１２０に囲まれるように形成される。例えば図１においては、ＰＭＯＳトランジスタ群Ｐ１、Ｐ２が、ＳＴＩ１２０によって囲まれており、また、ＰＭＯＳトランジスタ群Ｐ３、Ｐ４が、ＳＴＩ１２０によって囲まれている。すなわち、ＰＭＯＳトランジスタ群Ｐ１、Ｐ２とＰＭＯＳトランジスタ群Ｐ３、Ｐ４とが、ＳＴＩ１２０によって分離されている。また、ＮＭＯＳトランジスタ群Ｎ１、Ｎ２が、ＳＴＩ１２０によって囲まれており、また、ＮＭＯＳトランジスタ群Ｎ３、Ｎ４が、ＳＴＩ１２０によって囲まれている。すなわち、ＮＭＯＳトランジスタ群Ｎ１、Ｎ２とＮＭＯＳトランジスタ群Ｎ３、Ｎ４とが、ＳＴＩ１２０によって分離されている。尚、１つのトランジスタ群のＸ方向の幅は、「拡散層長ＤＬ」と参照される。言い換えれば、拡散層長ＤＬは、ＳＴＩ１２０間のＸ方向に沿った距離と定義され得る。
【０００５】
関連する技術として、以下のものが知られている。
【０００６】
特許文献１には、格子状に連なっているＰチャネル型電界効果トランジスタを有する半導体装置が開示されている。この半導体装置によれば、Ｐチャネル型電界効果トランジスタのチャネル部分に圧縮応力が発生するように、複数のトランジスタにまたがる長いアクティブが、ゲート電極ごとに分断される。そして、ゲート電極とゲート電極の間には、十分に細いＳＴＩが配置される。
【０００７】
特許文献２には、半導体基板の主表面に素子構成用ＭＩＳＦＥＴ及び素子分離用ＭＩＳＦＥＴが形成された半導体集積回路装置が開示されている。これら素子構成用ＭＩＳＦＥＴ及び素子分離用ＭＩＳＦＥＴは、半導体基板中に形成されたソース及びドレインと、ソース及びドレイン間上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され不純物を有するゲート電極とを有する。また、素子分離用ＭＩＳＦＥＴのゲート電極と半導体基板の主表面との仕事関数の差は、素子構成用ＭＩＳＦＥＴのゲート電極と半導体基板の主表面との仕事関数の差より大きい。
【０００８】
【特許文献１】特開２００３−２０３９８９号公報
【特許文献２】特開２００１−３４５４３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＳＴＩで素子分離を行うことにより発生するストレス（以下、ＳＴＩストレスと参照される）は、結晶構造に変化をもたらす。この結晶構造の変化は、トランジスタの特性、例えばトランジスタの駆動能力に影響を与える。近年、素子の微細化が進み、このＳＴＩストレスが問題になってきている。つまり、トランジスタの駆動能力に影響を与えるＳＴＩストレスが、素子の微細化されるにつれ、無視できないファクターの一つとなってきている。例えば、ＳＴＩストレスの変化に応じて、トランジスタのオン電流Ｉｏｎ（ドレイン電流）の大きさが変動することが知られている。このＳＴＩストレスは、ＳＴＩ間の距離である上述の拡散層長ＤＬに依存するため、拡散層長ＤＬがオン電流Ｉｏｎの大きさに影響を与えるとも言える。
【００１０】
図２は、オン電流Ｉｏｎの拡散層長ＤＬに対する依存性を示している。縦軸には、ＮＭＯＳトランジスタのオン電流ＩｏｎＮ、及びＰＭＯＳトランジスタのオン電流ＩｏｎＰが示されている。横軸には、拡散層長ＤＬが示されている。図２に示されるように、ＰＭＯＳトランジスタに関しては、拡散層長ＤＬが小さいほどオン電流ＩｏｎＰが大きくなる。一方、ＮＭＯＳトランジスタに関しては、拡散層長ＤＬが大きいほどオン電流ＩｏｎＮが大きくなる。つまり、ＰＭＯＳトランジスタに関しては、拡散層長ＤＬが小さいほど特性が良くなり、ＮＭＯＳトランジスタに関しては、拡散層長ＤＬが大きいほど特性が良くなる。
【００１１】
素子の微細化を鑑み、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方に関して、オン電流（ドレイン電流）の特性を可能な限り向上させることができる技術が望まれている。ここで、ＮＭＯＳトランジスタに関して、拡散層長ＤＬがただ単に延長された場合、ＳＴＩに挟まれた領域に多数のＮＭＯＳトランジスタが並ぶことになる。その場合、その多数のＮＭＯＳトランジスタの中の所望の数のＮＭＯＳトランジスタだけを使うことができない。言い換えれば、拡散層長ＤＬがただ単に延長された場合、所望の数の素子だけを分離することができないので、所望の数の素子をハンドリングすることができない。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明に係る半導体装置（１）は、基板（８）上に形成された複数のＰＭＯＳトランジスタ（Ｐ１〜Ｐ６）と、基板（８）上に形成された複数のＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）とを備える。複数のＰＭＯＳトランジスタ（Ｐ１〜Ｐ６）は、基板（８）中に形成される素子分離構造（２０）によって、互いに電気的に分離される。一方、複数のＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）は、互いに隣接して連続的に形成される。また、複数のＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）のうち少なくとも一組の隣接するＮＭＯＳトランジスタの間の領域において、基板（８）上にゲート構造（３０）が形成される。
【００１４】
このように、本発明によれば、ＰＭＯＳトランジスタ（Ｐ１〜Ｐ６）は、１つずつ素子分離構造（２０）によって囲まれるように形成される。そのため、拡散層長ＤＬが最小になり、図２に示されるように、オン電流の特性が良くなる。一方、ＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）は連続して配置され、「ＮＭＯＳトランジスタ群」が構成される。そのＮＭＯＳトランジスタ群（Ｎ１〜Ｎ６）は、全体としてＳＴＩ（２０）に囲まれてもよいが、１つずつのＮＭＯＳトランジスタは、ＳＴＩ（２０）によっては分離されない。そのため、拡散層長ＤＬが大きくなり、図２に示されるように、オン電流の特性が良くなる。このように、ＰＭＯＳトランジスタ（Ｐ１〜Ｐ６）とＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）の両方に関して、オン電流の特性が向上する。ＰＭＯＳトランジスタ（Ｐ１〜Ｐ６）とＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）の両方の駆動能力が向上するので、遅延時間が低減される。
【００１５】
好適には、上記ゲート構造（３０）の電位が、グランド電位（ＧＮＤ）に固定される。これにより、ＮＭＯＳトランジスタ群に含まれる複数のＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）に関しては、上記ゲート構造（３０）の位置において、素子分離を実現することが可能となる。すなわち、本発明によれば、ＰＭＯＳトランジスタ（Ｐ１〜Ｐ６）に関しては、素子分離構造（２０）によって素子分離が行われ、ＮＭＯＳトランジスタ（Ｎ１〜Ｎ６）に関しては、素子分離構造（２０）の代わりに、接地されたゲート構造（３０）によって素子分離が実現される。これにより、ＮＭＯＳトランジスタ群（Ｎ１〜Ｎ６）の中の所望の数のＮＭＯＳトランジスタだけをハンドリングすることが可能となる。従って、設計の自由度が向上する。
【００１６】
また、本発明によればレイアウト性の低下が防止される。その理由が以下に示される。ＰＭＯＳトランジスタに関する拡散層長ＤＬが短縮され、ＮＭＯＳトランジスタに関する拡散層長ＤＬが延長されるので、拡散層長ＤＬが、ＰＭＯＳ領域とＮＭＯＳ領域とで異なってくる。ここで、ＮＭＯＳトランジスタに対して素子分離がなされないと、１つのＰＭＯＳトランジスタの寸法と、１つのＮＭＯＳトランジスタの寸法が異なってくる。よって、１つのＰＭＯＳトランジスタに１つのＮＭＯＳトランジスタが割り当てられる場合、その寸法差によって無駄な領域が生じてしまう。しかしながら、本発明によれば、ゲート構造（３０）によって素子分離が実現されるので、１つのＰＭＯＳトランジスタの寸法と１つのＮＭＯＳトランジスタの寸法をそろえることができる。無駄な領域が生じないので、レイアウト性の低下が防止される。
【発明の効果】
【００１７】
本発明に係る半導体装置とその製造方法、及びその半導体装置の設計プログラムによれば、オン電流の特性が向上する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方の駆動能力が向上するので、遅延時間が低減される。
【００１８】
本発明に係る半導体装置とその製造方法、及びその半導体装置の設計プログラムによれば、オン電流の特性が向上し、且つ、所望の数のトランジスタをハンドリングすることが可能となる。よって、設計の自由度が向上する。
【００１９】
本発明に係る半導体装置とその製造方法、及びその半導体装置の設計プログラムによれば、オン電流の特性が向上し、且つ、レイアウト性の低下が防止される。
【発明を実施するための最良の形態】
【００２０】
添付図面を参照して、本発明による半導体装置、半導体装置の製造方法、及び半導体装置の設計プログラムを説明する。本発明に係る半導体装置は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを有している。
【００２１】
（第１の実施の形態）
図３は、本発明の第１の実施の形態に係る半導体装置１の構造を示す上面図である。図３において、電源電位ＶＤＤを供給するための電源線２と、グランド電位ＧＮＤを供給するためのグランド線３が、Ｘ方向に沿って配置されている。電源線２は、基板電位を印加するためのＮ型拡散層４に、コンタクト６を介して接続されている。また、グランド線３は、基板電位を印加するためのＰ型拡散層５に、コンタクト７を介して接続されている。
【００２２】
電源線２とグランド線３に挟まれた領域に、複数のＰＭＯＳトランジスタＰ１〜Ｐ６及び複数のＮＭＯＳトランジスタＮ１〜Ｎ６が形成されている。具体的には、ＰＭＯＳ領域において、複数のＰＭＯＳトランジスタＰ１〜Ｐ６が、Ｘ方向に沿って整列するように形成されている。また、ＮＭＯＳ領域において、複数のＮＭＯＳトランジスタＮ１〜Ｎ６が、Ｘ方向に沿って整列するように形成されている。
【００２３】
また、複数のＰＭＯＳトランジスタＰ１〜Ｐ６、及び複数のＮＭＯＳトランジスタＮ１〜Ｎ６のそれぞれに対応して、複数のゲート電極１０が形成されている。このゲート電極１０は、Ｘ方向に直交するＹ方向に沿って形成されている。また、１つのゲート電極１０は、１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタによって共有されている。ＰＭＯＳ領域においては、ゲート電極１０を挟むようにＰ型拡散層１２が形成されている。また、ＮＭＯＳ領域においては、ゲート電極１０を挟むようにＮ型拡散層１３が形成されている。
【００２４】
また、素子間を分離するための素子分離構造として、ＳＴＩ２０が形成されている。本発明によれば、ＰＭＯＳ領域において、複数のＰＭＯＳトランジスタＰ１〜Ｐ６の各々が、ＳＴＩ２０によって囲まれる。例えば、ＰＭＯＳトランジスタＰ１及びＰ２の間には、ＳＴＩ２０が形成されている。一方、ＮＭＯＳ領域においては、複数のＮＭＯＳトランジスタＮ１〜Ｎ６が、全体としてＳＴＩ２０によって囲まれる。例えば、ＮＭＯＳトランジスタＮ２とＮ３の間には、ＳＴＩ２０が形成されていない。つまり、複数のＮＭＯＳトランジスタＮ１〜Ｎ６は、互いに隣接して連続的に形成され、「ＮＭＯＳトランジスタ群」を構成している。言い換えれば、１つのＮＭＯＳトランジスタ群は、多数のＮＭＯＳトランジスタを含んでいる。一方、１つのＰＭＯＳトランジスタ群は、１つのＰＭＯＳトランジスタだけからなる。１つのトランジスタ群のＸ方向の幅が、「拡散層長ＤＬ」と定義される。また、拡散層長ＤＬは、ＳＴＩ２０間のＸ方向に沿った距離と定義され得る。本発明によれば、ＮＭＯＳトランジスタに関する拡散層長ＤＬは、ＰＭＯＳトランジスタに関する拡散層長ＤＬよりも長くなる。
【００２５】
以上に示されたように、ＰＭＯＳトランジスタに関しては、ＳＴＩ２０を用いることによって、１つずつ素子分離がなされている。ＮＭＯＳトランジスタ群を構成する複数のＮＭＯＳトランジスタに関しても、素子分離がなされることが必要である。ここで、拡散層長ＤＬを可能な限り長くするため、ＳＴＩ２０以外の手法が採用されるべきである。
【００２６】
そのため、本発明によれば、図３に示されるように、ＮＭＯＳ領域中の所定の位置にゲート構造３０が形成されている。このゲート構造３０は、隣接するＮＭＯＳトランジスタの間の領域に位置している。また、このゲート構造３０は、ゲート電極１０と同様に、Ｎ型拡散層１３に挟まれるようにＹ方向に沿って形成されている。そして、このゲート構造３０は、コンタクト３１を介して、グランド線３あるいはグランド線３につながるＰ型拡散層５に接続されている。つまり、ゲート構造３０は接地されており、その電位は、グランド電位ＧＮＤに固定されている。ゲート構造３０の電位はグランド電位であるため、そのゲート構造３０はＯＦＦトランジスタに相当する。従って、ＮＭＯＳ領域の中の所定の位置において、ＳＴＩ２０を用いることなく、ＮＭＯＳトランジスタ同士を分離することが可能となる。例えば、ゲート構造３０ａは、ＮＭＯＳトランジスタＮ１，Ｎ２と、ＮＭＯＳトランジスタＮ３，Ｎ４を分離している。また、ゲート構造３０ｂは、ＮＭＯＳトランジスタＮ３，Ｎ４と、ＮＭＯＳトランジスタＮ５，Ｎ６を分離している。このように、本発明によれば、ＳＴＩ２０の代わりにゲート構造３０を用いることによって、ＮＭＯＳトランジスタに対する素子分離が実現される。
【００２７】
図４Ａは、図３における線Ａ−Ａ’に沿った構造を示す断面図である。図４Ａに示されるように、ＰＭＯＳトランジスタＰ３、Ｐ４が、基板８上に隣接して形成されている。各ＰＭＯＳトランジスタにおいて、ゲート電極１０が、基板８上にゲート絶縁膜９を介して形成されている。また、ゲート電極１０下の領域に隣接するように、Ｐ型拡散層１２が基板８中に形成されている。各々のＰＭＯＳトランジスタは、ＳＴＩ２０によって囲まれており、ＰＭＯＳトランジスタＰ３とＰ４の間の基板８中には、ＳＴＩ２０が形成されている。ＳＴＩ２０で囲まれる領域の幅が、拡散層長ＤＬである。
【００２８】
また、図４Ｂは、図３における線Ｂ−Ｂ’に沿った構造を示す断面図である。図４Ｂに示されるように、ＮＭＯＳトランジスタＮ３、Ｎ４が、基板８上に隣接して形成されている。各ＮＭＯＳトランジスタにおいて、ゲート電極１０が、基板８上にゲート絶縁膜９を介して形成されている。このゲート電極１０下の領域に隣接するように、Ｎ型拡散層１３が基板８中に形成されている。更に、ゲート構造３０ａ、３０ｂが、基板８上にゲート絶縁膜９を介して形成されている。このゲート構造３０下の領域に隣接するように、Ｎ型拡散層１３が基板８中に形成されている。また、ゲート構造３０ａ、３０ｂには、グランド電位ＧＮＤが印加されている。
【００２９】
以上に示された半導体装置１を用い、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの間を適宜接続することによって、様々な論理回路が実現される。図１に示された半導体装置１は、ゲートアレイ的に用いられてもよい。また、図１に示された半導体装置１は、ＡＳＩＣ（Application Specific Integrated Circuit）の下地層として提供されてもよい。ＡＳＩＣの場合、その下地層は共通に用いられ、下地層の上層であるカスタマイズ層に、ユーザの要求に応じた配線が形成される。これにより、短期間で所望のＬＳＩが得られる。
【００３０】
以上に説明されたように、本実施の形態に係る半導体装置１によれば、ＰＭＯＳトランジスタは、１つずつ素子分離構造２０によって囲まれるように形成される。そのため、拡散層長ＤＬが最小になり、図２に示されるように、オン電流の特性が良くなる。一方、ＮＭＯＳトランジスタは連続して配置され、ＮＭＯＳトランジスタ群が構成される。そのＮＭＯＳトランジスタ群において、１つずつのＮＭＯＳトランジスタは、ＳＴＩ２０によっては分離されない。そのため、拡散層長ＤＬが大きくなり、図２に示されるように、オン電流の特性が良くなる。このように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方に関して、オン電流の特性が向上する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方の駆動能力が向上するので、遅延時間が低減される。
【００３１】
また、本実施の形態によれば、ＮＭＯＳ領域に形成されるゲート構造３０の電位が、グランド電位ＧＮＤに固定される。これにより、そのゲート構造３０の位置において、隣接するＮＭＯＳトランジスタを電気的に分離することが可能となる。つまり、オン電流の特性の悪化に関係するＳＴＩ２０を用いることなく、ゲート構造３０を用いることによって、素子分離を行うことが可能となる。本実施の形態に係るゲート構造３０により、ＮＭＯＳ領域における拡散層長ＤＬを延長することと、ＮＭＯＳ領域において素子分離を実現することの両方が達成される。そして、ＮＭＯＳ領域において素子分離が実現されるので、上記ＮＭＯＳトランジスタ群の中の所望の数のＮＭＯＳトランジスタだけをハンドリングすることが可能となる。従って、設計の自由度が向上する。例えば２個単位でトランジスタを用いたい場合は、図３に示される位置に、ゲート構造３０ａ及び３０ｂが形成されればよい。このように、本実施の形態によれば、拡散層長ＤＬの影響を気にすることなく素子分離を行うことが可能である。従って、オン電流の特性が向上し、且つ、設計の自由度が向上する。
【００３２】
更に、本実施の形態によればレイアウト性の低下が防止される。その理由が以下に示される。ＰＭＯＳトランジスタに関する拡散層長ＤＬが短縮され、ＮＭＯＳトランジスタに関する拡散層長ＤＬが延長されるので、拡散層長ＤＬが、ＰＭＯＳ領域とＮＭＯＳ領域とで異なってくる。ここで、ＮＭＯＳトランジスタに対して素子分離がなされないと、１つのＰＭＯＳトランジスタの寸法と、１つのＮＭＯＳトランジスタの寸法が異なってくる。よって、１つのＰＭＯＳトランジスタに１つのＮＭＯＳトランジスタが割り当てられる場合、その寸法差によって無駄な領域が生じてしまう。しかしながら、本実施の形態によれば、ゲート構造３０によって素子分離が実現されるので、図３に示されるように、１つのＰＭＯＳトランジスタの寸法と１つのＮＭＯＳトランジスタの寸法をそろえることができる。無駄な領域が生じないので、レイアウト性の低下が防止される。
【００３３】
（第２の実施の形態）
本発明に係る半導体装置１は、セルベース技術によって設計され、また製造され得る。例えば、図３に示された構成は、第１セル４１、第２セル４２、及び第３セル４３の組み合わせによって実現され得る。第１セル４１は、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２、及びゲート構造３０ａの半分を含んでいる。第２セル４２は、ＰＭＯＳトランジスタＰ３、Ｐ４、ＮＭＯＳトランジスタＮ３、Ｎ４、ゲート構造３０ａの半分、及びゲート構造３０ｂの半分を含んでいる。第３セル４３は、ＰＭＯＳトランジスタＰ５、Ｐ６、ＮＭＯＳトランジスタＮ５、Ｎ６、及びゲート構造３０ｂの半分を含んでいる。第１セル４１と第２セル４２は、互いに隣接した時にゲート構造３０ａ同士が整列するように構成される。また、第２セル４２と第３セル４３は、互いに隣接した時にゲート構造３０ｂ同士が整列するように構成される。
【００３４】
また、本発明に係る半導体装置１は、別の種類のセル群の組み合わせによっても実現され得る。図５は、本発明の第２の実施の形態に係るセルの配置を示す上面図である。図５に示されるように、複数の第４セル４４と複数の第５セル４５が、Ｘ方向に沿って配置されている。第４セル４４は、基本セルである。一方、第５セル４５は、素子分離に用いられる素子分離セルである。素子分離セル４５は、複数の基本セル４４のいずれかに隣接して配置される。
【００３５】
基本セル（第４セル）４４には、図３に示されたＰＭＯＳトランジスタとＮＭＯＳトランジスタが形成されている。具体的には、ゲート電極１０が、Ｘ方向に直交するＹ方向に沿って直線的に形成されている。１つのゲート電極１０は、１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタによって共有されている。また、ＰＭＯＳ領域においては、ゲート電極１０を挟むようにＰ型拡散層１２が形成され、ＮＭＯＳ領域においては、ゲート電極１０を挟むようにＮ型拡散層１３が形成されている。Ｎ型拡散層（群）１３は、Ｘ方向に沿って形成されており、基本セル４４のＸ方向における端部まで延在している。つまり、Ｎ型拡散層１３は、基本セル４４の対向する２辺のいずれかに接している。尚、ＰＭＯＳトランジスタは、ＳＴＩ２０によって囲まれている。
【００３６】
素子分離セル（第５セル）４５には、図３に示されたゲート構造３０が形成されている。具体的には、ゲート構造３０は、２つのＮ型拡散層１３（Ｎ型拡散層群）に挟まれる領域に位置している。その２つのＮ型拡散層１３は、素子分離セル４５のＸ方向における端部まで延在している。つまり、２つのＮ型拡散層１３のそれぞれは、素子分離セル４５の対向する２辺に接している。ゲート構造３０は、グランド線３に接続されており、その電位はグランド電位ＧＮＤに固定されている。
【００３７】
図５に示されるように、ある基本セル４４のＮ型拡散層１３は、他の基本セル４４のＮ型拡散層１３とＸ方向に沿って整列している。また、基本セル４４のＮ型拡散層１３は、素子分離セル４５のＮ型拡散層１３とＸ方向に沿って整列している。逆に言えば、基本セル４４及び素子分離セル４５は、Ｘ方向に沿って連続的に配置された時に、Ｎ型拡散層１３同士が整列するように構成されている。従って、基本セル４４及び素子分離セル４５を繰り返し配置することによって、ＮＭＯＳ領域において、拡散層長ＤＬを所望の長さまで長くすることが可能となる。素子分離セル４５は、電気的な分離が必要な位置に適宜挿入されればよい。
【００３８】
図６は、図５における線Ａ−Ａ’及び線Ｂ−Ｂ’に沿った構造を示す断面図であり、各セルの断面構造を示している。基本セル４４において、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが基板８上に形成されている。各トランジスタにおいて、ゲート電極１０が、基板８上にゲート絶縁膜９を介して形成されている。ゲート電極１０下の領域に隣接するように、Ｐ型拡散層１２及びＮ型拡散層１３が基板８中に形成されている。また、ＰＭＯＳトランジスタは、ＳＴＩ２０によって囲まれており、隣接するＰＭＯＳトランジスタ間の基板８中には、ＳＴＩ２０が形成されている。この基本セル４４のＸ方向に沿った幅は、Ｗａであるとする。
【００３９】
また、素子分離セル４５において、ゲート構造３０が、基板８上にゲート絶縁膜９を介して形成されている。このゲート構造３０下の領域に隣接するように、ＮＭＯＳトランジスタの拡散層であるＮ型拡散層１３が形成されている。この素子分離セル４５のＸ方向に沿った幅は、Ｗｂであるとする。
【００４０】
図５に示された例によれば、１個の基本セル４４には、２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタが含まれている。しかしながら、各トランジスタの数は２個に限られない。例えば、１個の基本セル４４に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが１個ずつ含まれてもよい。また、１個の基本セル４４に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが４個ずつ含まれてもよい。以上に示された基本セル４４及び素子分離セル４５を適宜配置することによって、半導体装置１の設計が行われる。
【００４１】
図７は、半導体装置１を設計するためのシステム（ＣＡＤ）を示すブロック図である。この半導体装置設計システム５０は、セルライブラリ４０、演算処理装置５１、メモリ５２、設計プログラム５３、入力装置５４、及び表示装置５５を備えている。セルライブラリ４０には、複数のセルを示すデータがライブラリとして格納されている。その複数のセルには、上述の第４セル４４及び素子分離用の第５セル４５が含まれている。また、その複数のセルとして、上述の第１セル４１〜第３セル４３が用いられてもよい。このセルライブラリ４０は、例えばハードディスク装置により実現される。
【００４２】
メモリ５２は、レイアウトが行われる作業領域として用いられ、それにはレイアウト空間が構築される。演算処理装置５１は、セルライブラリ４０やメモリ５２にアクセス可能である。設計プログラム（自動レイアウトツール）５３は、演算処理装置５１によって実行されるコンピュータプログラム（ソフトウェアプロダクト）である。入力装置５４としては、キーボードやマウスが例示される。ユーザ（設計者）は、表示装置５５に表示された情報を参照しながら、入力装置５４を用いて様々なコマンドを入力することが可能である。このような、半導体装置設計システム５０によって、ユーザは、半導体装置１のレイアウトを示すレイアウトデータを作成することができる。
【００４３】
演算処理装置５１は、設計プログラム５３の命令に従って、次のような動作を実行する。まず、演算処理装置５１は、メモリ５２上にレイアウト空間を構築する。次に、演算処理装置５１は、使用するセルを示すデータをセルライブラリ４０から読み出す。そのセルは、レイアウト空間上の所定の位置に配置される。例えば、図５に示されるように、基本セル４４が、Ｘ方向に繰り返し配置される。そして、所定の位置において、素子分離セル４５が、配置された基本セル４４と隣接するように配置される。このように、基本セル４４及び素子分離セル４５を繰り返し配置することによって、ＮＭＯＳ領域において、拡散層長ＤＬを所望の長さまで長くすることが可能となる。素子分離セル４５は、電気的な分離が必要な位置に適宜挿入されればよい。その後、設計・製造したい論理回路に応じて、トランジスタ間を接続する配線が施される。
【００４４】
図８Ａは、例えばインバータを構成する場合の配線例を示している。ＰＭＯＳトランジスタＰ１のソースは、配線６１によって電源線に接続されている。ＰＭＯＳトランジスタＰ２のソースは、配線６２によって電源線に接続されている。ＮＭＯＳトランジスタＮ１のソースは、配線６３によってグランド線に接続されている。ＮＭＯＳトランジスタＮ２のソースは、配線６４によってグランド線に接続されている。ＰＭＯＳトランジスタＰ１のドレインは、配線６５によってＮＭＯＳトランジスタＮ１のドレインに接続されている。ＰＭＯＳトランジスタＰ２のドレインは、配線６６によってＮＭＯＳトランジスタＮ２のドレインに接続されている。また、配線６５と配線６６は、互いに接続されている。更に、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲート電極１０−１と、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲート電極１０−２は、配線６７を介して接続されている。これにより、「×２インバータ」が構成されている。
【００４５】
また、ＰＭＯＳトランジスタＰ３のソースは、配線７１によって電源線に接続されている。ＰＭＯＳトランジスタＰ４のソースは、配線７２によって電源線に接続されている。ＮＭＯＳトランジスタＮ３のソースは、配線７３によってグランド線に接続されている。ＮＭＯＳトランジスタＮ４のソースは、配線７４によってグランド線に接続されている。ＰＭＯＳトランジスタＰ３のドレインは、配線７５によってＮＭＯＳトランジスタＮ３のドレインに接続されている。ＰＭＯＳトランジスタＰ４のドレインは、配線７６によってＮＭＯＳトランジスタＮ４のドレインに接続されている。また、配線７５と配線７６は、互いに接続されている。更に、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３のゲート電極１０−３と、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ４のゲート電極１０−４は、配線７７を介して接続されている。これにより、「×２インバータ」が構成されている。
【００４６】
図８Ｂは、インバータを構成する場合の他の配線例を示している。図８Ｂにおいて、図８Ａと同様の構成には同じ符号が付され、その説明は適宜省略される。図８Ｂにおいては、ゲート電極１０−１〜１０−４は、配線８０を介して互いに接続されている。これにより、「×４インバータ」が構成されている。つまり、図８Ａに示されたインバータよりも大きな駆動能力を有するインバータが実現されている。
【００４７】
ＬＳＩにおいては、インバータに対して様々な駆動能力が要求される。本実施の形態によれば、トランジスタ間の配線を変更することによって、様々な駆動能力を有するインバータを実現することが可能である。また、更に「×８インバータ」が必要とされる場合は、基本セル４４の繰り返し数が変更されればよい。インバータに限らず、基本セル４４の繰り返し数や素子分離セル４５の位置を変更することによって、様々な論理回路を設計・製造することが可能である。また、ゲート構造３０を有する素子分離セル４５を、所望の位置に挿入することによって、拡散層長ＤＬの影響を気にすることなく素子分離を行うことが可能である。このように、本発明によれば、設計の自由度が向上する。従って、ユーザの要望にきめ細やかに対応することが可能となる。
【００４８】
尚、図５に示されたように、ゲート電極１０は、Ｙ方向に沿って直線的に形成されていると好適である。近年、ＤＦＭ（Design for Manufacturing）という考え方が注目されている。ＤＦＭにおいては、製造プロセスを考慮してデザインルールが作成される。例えば、回路面積を低減するために複雑な経路を通るゲート電極が設計された場合、実際の製造段階において、ゲートポリシリコンの幅にばらつきが発生する可能性がある。つまり、複雑な形状のゲート電極は、トランジスタのゲート長Ｌの製造時ばらつきの原因となる。ゲート長Ｌのばらつきは、トランジスタの特性のばらつきの一因である。そのため、ＤＦＭという考え方によれば、設計段階でゲート電極１０が直線的に設計されることが好ましい。これにより、実際の製造段階において、ゲート長Ｌのばらつきが抑制される。従って、製造されるトランジスタの性能が向上する。本発明によれば、拡散層長ＤＬ（ＳＴＩストレス）の影響や、ゲート長Ｌのばらつきを考慮する手間が省かれる。
【００４９】
（第３の実施の形態）
図９は、本発明の第３の実施の形態に係る半導体装置の構造を示す上面図である。図９において、図３に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。本実施の形態に係る半導体装置１’においては、グランド線３に接続されるゲート構造３０の代わりに、ゲート構造９０が用いられる。例えば図９においては、ゲート構造９０ａが、ＮＭＯＳトランジスタＮ２及びＮ３の間に配置されている。また、ゲート構造９０ｂが、ＮＭＯＳトランジスタＮ３及びＮ４の間に配置されている。これらゲート構造９０は、電源線２に接続されており、その電位は電源電位ＶＤＤに固定されている。
【００５０】
図１０Ａは、図９における線Ａ−Ａ’に沿った構造を示す断面図である。図１０Ａに示されるように、ＰＭＯＳトランジスタＰ３、Ｐ４が、基板８上に隣接して形成されている。各ＰＭＯＳトランジスタにおいて、ゲート電極１０が、基板８上にゲート絶縁膜９を介して形成されている。また、ゲート電極１０下の領域に隣接するように、Ｐ型拡散層１２が基板８中に形成されている。各々のＰＭＯＳトランジスタは、ＳＴＩ２０によって囲まれており、ＰＭＯＳトランジスタＰ３とＰ４の間の基板８中には、ＳＴＩ２０が形成されている。更に、ゲート構造９０ａ、９０ｂが、ＳＴＩ２０上にゲート絶縁膜９を介して形成されている。
【００５１】
また、図１０Ｂは、図９における線Ｂ−Ｂ’に沿った構造を示す断面図である。図１０Ｂに示されるように、ＮＭＯＳトランジスタＮ３、Ｎ４が、基板８上に隣接して形成されている。各ＮＭＯＳトランジスタにおいて、ゲート電極１０が、基板８上にゲート絶縁膜９を介して形成されている。このゲート電極１０下の領域に隣接するように、Ｎ型拡散層１３が基板８中に形成されている。更に、ゲート構造９０ａ、９０ｂが、基板８上にゲート絶縁膜９を介して形成されている。このゲート構造９０下の領域に隣接するように、Ｎ型拡散層１３が基板８中に形成されている。また、ゲート構造９０ａ、９０ｂには、電源電位ＶＤＤが印加されている。
【００５２】
このようなゲート構造９０を用いることによって、ＰＭＯＳトランジスタの数とＮＭＯＳトランジスタの数が非対称な回路を実現することが可能である。例えば、２個のＰＭＯＳトランジスタと４個のＮＭＯＳトランジスタからなる回路を実現することが可能である。当然、電気的な分離が必要な位置には、第１の実施の形態と同様に、接地されたゲート構造３０が形成されればよい。これにより素子分離も実現される。このような構造は、ＮＭＯＳ領域にＳＴＩ２０が形成されていないからこそ可能となる。隣接するＮＭＯＳトランジスタ間には、ＳＴＩ２０の代わりにゲート構造が形成されており、所望の回路に応じて、そのゲート構造に印加される電位が決定されればよい。
【００５３】
本実施の形態によれば、第１の実施の形態と同様に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方に関して、オン電流の特性が向上する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方の駆動能力が向上するので、遅延時間が低減される。また、第２の実施の形態と同様に、半導体装置１’は、セルベース技術によって設計・製造されてもよい。その場合、第４セル（基本セル）４４と第５セル（素子分離セル）４５に加えて、図９に示される第６セル４６が用いられればよい。第４セル４４を繰り返し配置し、所望の位置に第５セル４５あるいは第６セル４６を挿入することによって、様々な論理回路を実現することが可能となる。
【図面の簡単な説明】
【００５４】
【図１】図１は、従来の半導体装置を構成するための基本セルを示す上面図である。
【図２】図２は、ドレイン電流の拡散長依存を示すグラフである。
【図３】図３は、本発明の第１の実施の形態に係る半導体装置の構造を示す上面図である。
【図４Ａ】図４Ａは、図３における線Ａ−Ａ’に沿った構造を示す断面図である。
【図４Ｂ】図４Ｂは、図３における線Ｂ−Ｂ’に沿った構造を示す断面図である。
【図５】図５は、本発明の第２の実施の形態に係るセルの配置を示す上面図である。
【図６】図６は、図５における線Ａ−Ａ’及び線Ｂ−Ｂ’に沿った構造を示す断面図である。
【図７】図７は、本発明の第２の実施の形態に係る半導体装置設計システムの構成を示すブロック図である。
【図８Ａ】図８Ａは、本発明に係るインバータの構造を示す上面図である。
【図８Ｂ】図８Ｂは、本発明に係るインバータの構造を示す上面図である。
【図９】図９は、本発明の第３の実施の形態に係る半導体装置の構造を示す上面図である。
【図１０Ａ】図１０Ａは、図９における線Ａ−Ａ’に沿った構造を示す断面図である。
【図１０Ｂ】図１０Ｂは、図９における線Ｂ−Ｂ’に沿った構造を示す断面図である。
【符号の説明】
【００５５】
１ 半導体装置
２ 電源線
３ グランド線
４ Ｎ型拡散層
５ Ｐ型拡散層
６ コンタクト
７ コンタクト
８ 基板
９ ゲート絶縁膜
１０ ゲート電極
１２ Ｐ型拡散層（ソース・ドレイン）
１３ Ｎ型拡散層（ソース・ドレイン）
２０ ＳＴＩ
３０ ゲート構造
３１ コンタクト
４０ セルライブラリ
４１ 第１セル
４２ 第２セル
４３ 第３セル
４４ 第４セル
４５ 第５セル
４６ 第６セル
５０ 半導体装置設計システム
５１ 演算処理装置
５２ メモリ
５３ 設計プログラム
５４ 入力装置
５５ 表示装置
６１〜６７ 配線
７１〜７７ 配線
８０ 配線
９０ ゲート構造
【特許請求の範囲】
【請求項１】
基板上に形成された複数のＰＭＯＳトランジスタと、
前記基板上に形成された複数のＮＭＯＳトランジスタと
を具備し、
前記複数のＰＭＯＳトランジスタは、前記基板中に形成される素子分離構造によって、互いに電気的に分離され、
前記複数のＮＭＯＳトランジスタは、互いに隣接して連続的に形成され、
前記複数のＮＭＯＳトランジスタのうち少なくとも一組の隣接するＮＭＯＳトランジスタの間の領域において、前記基板上にゲート構造が形成された
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ゲート構造の電位は、グランド電位に固定された
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記ゲート構造の電位は、電源電位に固定された
半導体装置。
【請求項４】
基板上に形成された第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタに隣接して、前記基板上に形成された第２ＰＭＯＳトランジスタと、
前記基板上に形成された第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタに隣接して、前記基板上に形成された第２ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタの間の前記基板中に形成された素子分離構造と、
前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの間の前記基板上に形成され、電位が電源電位及びグランド電位のいずれかに固定されたゲート構造と
を具備する
半導体装置。
【請求項５】
基板上に形成された第１ゲート電極と、
前記第１ゲート電極下の領域に隣接して前記基板中に形成された第１Ｐ型拡散層と、
前記第１ゲート電極下の領域に隣接して前記基板中に形成された第１Ｎ型拡散層と、
前記基板上に形成された第２ゲート電極と、
前記第２ゲート電極下の領域に隣接して前記基板中に形成された第２Ｐ型拡散層と、
前記第２ゲート電極下の領域に隣接して前記基板中に形成された第２Ｎ型拡散層と、
前記第１Ｐ型拡散層と前記第２Ｐ型拡散層に挟まれる領域の前記基板中に形成された素子分離構造と、
前記第１Ｎ型拡散層と前記第２Ｎ型拡散層に挟まれる領域の前記基板上に形成された第３ゲート電極と
を具備する
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記第３ゲート電極の電位は、グランド電位に固定された
半導体装置。
【請求項７】
請求項５に記載の半導体装置であって、
前記第３ゲート電極の電位は、電源電位に固定された
半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置であって、
前記素子分離構造は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造である
半導体装置。
【請求項９】
複数の基本セルと、
前記複数の基本セルのいずれかに隣接して配置された素子分離セルと
を具備し、
前記複数の基本セルの各々は、
素子分離構造に囲まれたＰＭＯＳトランジスタと、
ＮＭＯＳトランジスタの拡散層であって、前記基本セルの対向する２辺のいずれかに接する第１Ｎ型拡散層と
を含み、
前記素子分離セルは、
前記素子分離セルの対向する２辺に接する第２Ｎ型拡散層群と、
前記第２Ｎ型拡散層群に挟まれる領域の基板上に位置するゲート構造と
を含み、
前記各々の基本セルの前記第１Ｎ型拡散層は、他の基本セルの前記第１Ｎ型拡散層及び前記素子分離セルの前記第２Ｎ型拡散層群と整列する
半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記素子分離セルの前記ゲート構造は接地されている
半導体装置。
【請求項１１】
（Ａ）基本セル及び素子分離セルを提供するステップと、
前記基本セルは、
素子分離構造に囲まれたＰＭＯＳトランジスタと、
ＮＭＯＳトランジスタの拡散層であって、前記基本セルの対向する２辺のいずれかに接する第１Ｎ型拡散層と
を含み、
前記素子分離セルは、
前記素子分離セルの対向する２辺に接する第２Ｎ型拡散層群と、
前記第２Ｎ型拡散層群に挟まれる領域の基板上に位置するゲート構造と
を有し、
前記基本セルの前記第１Ｎ型拡散層は、他の基本セルの前記第１Ｎ型拡散層及び前記素子分離セルの前記第２Ｎ型拡散層群と第１方向に整列するように形成され、
（Ｂ）前記基本セルを前記第１方向に繰り返し配置するステップと、
（Ｃ）前記配置された基本セルと前記第１方向に隣接するように前記素子分離セルを配置するステップと
を具備する
半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記素子分離セルの前記ゲート構造は接地されている
半導体装置の製造方法。
【請求項１３】
請求項１１又は１２に記載の半導体装置の製造方法であって、
前記基本セルは、更に、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのゲート電極を有し、
前記ゲート電極は、前記第１方向に直角な第２方向に沿って直線的に形成された
半導体装置の製造方法。
【請求項１４】
コンピュータにより実行される半導体装置の設計プログラムであって、
（ａ）前記コンピュータの記憶装置から、基本セル及び素子分離セルを示すデータを読み出すステップと、
前記基本セルは、
素子分離構造に囲まれたＰＭＯＳトランジスタと、
ＮＭＯＳトランジスタの拡散層であって、前記基本セルの対向する２辺に接する第１Ｎ型拡散層と
を含み、
前記素子分離セルは、
前記素子分離セルの対向する２辺に接する第２Ｎ型拡散層群と、
前記第２Ｎ型拡散層群に挟まれる領域の基板上に位置するゲート構造と
を有し、
前記基本セルの前記第１Ｎ型拡散層は、他の基本セルの前記第１Ｎ型拡散層及び前記素子分離セルの前記第２Ｎ型拡散層群と第１方向に整列するように形成され、
（ｂ）レイアウト空間において、前記基本セルを前記第１方向に繰り返し配置するステップと、
（ｃ）前記配置された基本セルと前記第１方向に隣接するように前記素子分離セルを配置するステップと
を前記コンピュータに実行させる
半導体装置の設計プログラム。
【請求項１５】
請求項１４に記載の半導体装置の設計プログラムであって、
前期素子分離セルの前記ゲート構造は接地されている
半導体装置の設計プログラム。
【請求項１】
基板上に形成された複数のＰＭＯＳトランジスタと、
前記基板上に形成された複数のＮＭＯＳトランジスタと
を具備し、
前記複数のＰＭＯＳトランジスタは、前記基板中に形成される素子分離構造によって、互いに電気的に分離され、
前記複数のＮＭＯＳトランジスタは、互いに隣接して連続的に形成され、
前記複数のＮＭＯＳトランジスタのうち少なくとも一組の隣接するＮＭＯＳトランジスタの間の領域において、前記基板上にゲート構造が形成された
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ゲート構造の電位は、グランド電位に固定された
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記ゲート構造の電位は、電源電位に固定された
半導体装置。
【請求項４】
基板上に形成された第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタに隣接して、前記基板上に形成された第２ＰＭＯＳトランジスタと、
前記基板上に形成された第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタに隣接して、前記基板上に形成された第２ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタの間の前記基板中に形成された素子分離構造と、
前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの間の前記基板上に形成され、電位が電源電位及びグランド電位のいずれかに固定されたゲート構造と
を具備する
半導体装置。
【請求項５】
基板上に形成された第１ゲート電極と、
前記第１ゲート電極下の領域に隣接して前記基板中に形成された第１Ｐ型拡散層と、
前記第１ゲート電極下の領域に隣接して前記基板中に形成された第１Ｎ型拡散層と、
前記基板上に形成された第２ゲート電極と、
前記第２ゲート電極下の領域に隣接して前記基板中に形成された第２Ｐ型拡散層と、
前記第２ゲート電極下の領域に隣接して前記基板中に形成された第２Ｎ型拡散層と、
前記第１Ｐ型拡散層と前記第２Ｐ型拡散層に挟まれる領域の前記基板中に形成された素子分離構造と、
前記第１Ｎ型拡散層と前記第２Ｎ型拡散層に挟まれる領域の前記基板上に形成された第３ゲート電極と
を具備する
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記第３ゲート電極の電位は、グランド電位に固定された
半導体装置。
【請求項７】
請求項５に記載の半導体装置であって、
前記第３ゲート電極の電位は、電源電位に固定された
半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置であって、
前記素子分離構造は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造である
半導体装置。
【請求項９】
複数の基本セルと、
前記複数の基本セルのいずれかに隣接して配置された素子分離セルと
を具備し、
前記複数の基本セルの各々は、
素子分離構造に囲まれたＰＭＯＳトランジスタと、
ＮＭＯＳトランジスタの拡散層であって、前記基本セルの対向する２辺のいずれかに接する第１Ｎ型拡散層と
を含み、
前記素子分離セルは、
前記素子分離セルの対向する２辺に接する第２Ｎ型拡散層群と、
前記第２Ｎ型拡散層群に挟まれる領域の基板上に位置するゲート構造と
を含み、
前記各々の基本セルの前記第１Ｎ型拡散層は、他の基本セルの前記第１Ｎ型拡散層及び前記素子分離セルの前記第２Ｎ型拡散層群と整列する
半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記素子分離セルの前記ゲート構造は接地されている
半導体装置。
【請求項１１】
（Ａ）基本セル及び素子分離セルを提供するステップと、
前記基本セルは、
素子分離構造に囲まれたＰＭＯＳトランジスタと、
ＮＭＯＳトランジスタの拡散層であって、前記基本セルの対向する２辺のいずれかに接する第１Ｎ型拡散層と
を含み、
前記素子分離セルは、
前記素子分離セルの対向する２辺に接する第２Ｎ型拡散層群と、
前記第２Ｎ型拡散層群に挟まれる領域の基板上に位置するゲート構造と
を有し、
前記基本セルの前記第１Ｎ型拡散層は、他の基本セルの前記第１Ｎ型拡散層及び前記素子分離セルの前記第２Ｎ型拡散層群と第１方向に整列するように形成され、
（Ｂ）前記基本セルを前記第１方向に繰り返し配置するステップと、
（Ｃ）前記配置された基本セルと前記第１方向に隣接するように前記素子分離セルを配置するステップと
を具備する
半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記素子分離セルの前記ゲート構造は接地されている
半導体装置の製造方法。
【請求項１３】
請求項１１又は１２に記載の半導体装置の製造方法であって、
前記基本セルは、更に、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのゲート電極を有し、
前記ゲート電極は、前記第１方向に直角な第２方向に沿って直線的に形成された
半導体装置の製造方法。
【請求項１４】
コンピュータにより実行される半導体装置の設計プログラムであって、
（ａ）前記コンピュータの記憶装置から、基本セル及び素子分離セルを示すデータを読み出すステップと、
前記基本セルは、
素子分離構造に囲まれたＰＭＯＳトランジスタと、
ＮＭＯＳトランジスタの拡散層であって、前記基本セルの対向する２辺に接する第１Ｎ型拡散層と
を含み、
前記素子分離セルは、
前記素子分離セルの対向する２辺に接する第２Ｎ型拡散層群と、
前記第２Ｎ型拡散層群に挟まれる領域の基板上に位置するゲート構造と
を有し、
前記基本セルの前記第１Ｎ型拡散層は、他の基本セルの前記第１Ｎ型拡散層及び前記素子分離セルの前記第２Ｎ型拡散層群と第１方向に整列するように形成され、
（ｂ）レイアウト空間において、前記基本セルを前記第１方向に繰り返し配置するステップと、
（ｃ）前記配置された基本セルと前記第１方向に隣接するように前記素子分離セルを配置するステップと
を前記コンピュータに実行させる
半導体装置の設計プログラム。
【請求項１５】
請求項１４に記載の半導体装置の設計プログラムであって、
前期素子分離セルの前記ゲート構造は接地されている
半導体装置の設計プログラム。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０Ａ】
【図１０Ｂ】
【公開番号】特開２００６−３２４３６０（Ｐ２００６−３２４３６０Ａ）
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願番号】特願２００５−１４４７２３（Ｐ２００５−１４４７２３）
【出願日】平成１７年５月１７日（２００５．５．１７）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願日】平成１７年５月１７日（２００５．５．１７）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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