【課題】ＣＭＩＳ構造の半導体装置において、ｎ型およびｐ型ＭＩＳＥＦＥＴの界面抵抗を低減する半導体装置の製造方法および半導体装置を提供する。
【解決手段】第１の半導体領域上にｎ型ＭＩＳＦＥＴのゲート絶縁膜およびゲート電極を形成し、第２の半導体領域上にｐ型ＭＩＳＦＥＴのゲート絶縁膜およびゲート電極を形成し、第１の半導体領域にＡｓをイオン注入して、ｎ型拡散層を形成し、第１の半導体領域上にＮｉを含む第１の金属を堆積した後、第１の熱処理によって第１のシリサイド層を形成し、第１のシリサイド層上および第２の半導体領域上に、Ｎｉを含む第２の金属を堆積した後、第２の熱処理によって、第１のシリサイド層を厚膜化するとともに、第２のシリサイド層を形成し、第２のシリサイド層にＢまたはＭｇをイオン注入した後、第３の熱処理を加えることを特徴とする半導体装置の製造方法および半導体装置。 （もっと読む）

【課題】チャネルドープまたはチャネル領域を微細加工することなく、容易にしきい値電圧の制御が可能なＭＯＳトランジスタを具備する半導体装置を提供することを課題とする。
【解決手段】ＭＯＳトランジスタにおいて、ソース領域及びドレイン領域と、ソース領域及びドレイン領域とは逆極性の不純物元素を添加してチャネル領域に隣接して形成した不純物領域と、でＰＮ接合ダイオードを形成する。そして、不純物領域の不純物濃度の範囲は、ソース領域及びドレイン領域と、不純物領域と、がＰＮ接合ダイオードを形成できる濃度範囲で添加されているものとする。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現する。
【解決手段】半導体装置は、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａ、第１のゲート絶縁膜１３ａ上に形成された第１のフルシリサイド化ゲート電極２４ａ、及び第１のサイドウォール１７ａとを有するｎ型ＭＩＳトランジスタと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂ、第２のゲート絶縁膜１３ｂ上に形成された第２のフルシリサイド化ゲート電極２４ｂ、及び第２のサイドウォール１７ｂとを有するｐ型ＭＩＳトランジスタとを備える。第１のフルシリサイド化ゲート電極２４ａの上面高さは、第２のフルシリサイド化ゲート電極２４ｂの上面高さよりも低い。 （もっと読む）

半導体構造（１０）の形成方法は、第１および第２ウェル領域（１６、１８）を含む半導体層上にチャネル領域層（４０）を形成すること、チャネル領域層上に保護層（８０）を形成すること、第１ウェル領域上に第１ゲート誘電体層（２６）を形成すること、第１ゲート誘電体上に第１メタルゲート電極層（２８）を形成すること、保護層を除去すること、チャネル領域層上に第２ゲート誘電体層（４２）を形成すること、第２ゲート誘電体層上に第２メタルゲート電極層を形成すること、第１ウェル領域上に、第１ゲート誘電体層と第１メタルゲート電極層の各々の一部を含む第１ゲートスタック（５８）を形成し、チャネル領域層上に、第２ゲート誘電体層と第２メタルゲート電極層の各々の一部を含む第２ゲートスタック（６６）を形成することを含む。
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【課題】短チャネル特性を劣化させること無しに、トランジスタの閾値電圧を低下させることができる半導体装置の製造方法を提供する。
【解決手段】ＮＭＯＳ領域（またはＰＭＯＳ領域）の半導体基板１０１に対して、窒素（またはハロゲン元素）を導入する。その後、熱処理を施すことにより、ＮＭＯＳ領域（またはＰＭＯＳ領域）の半導体基板１０１上にゲート絶縁膜１０７Ｎ，１０７Ｐを形成する。 （もっと読む）

【課題】トランジスタの微細化が進んでも、簡単な手法でトランジスタの動作速度を向上できる半導体集積回路を提案する。
【解決手段】この半導体集積回路１は、複数のトランジスタ３と、複数のトランジスタ３の各々を区分けする素子間分離絶縁膜５と、素子間分離絶縁膜５上に配置されたダミーゲート７とを備え、少なくとも一部のＰＭＯＳトランジスタ３ｐのソースドレイン領域３ｃにおける通電方向端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｐ上には、ダミーゲート７が配置され、少なくとも一部のＮＭＯＳトランジスタ３ｎのソースドレイン領域３ｃにおける通電方向端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｎ上には、ダミーゲート７が配置されない様にしたものである。 （もっと読む）

【課題】プラズマプロセス中における半導体素子の損傷のないＳＯＩ基板を用いる半導体装置を提供する。
【解決手段】半導体装置は、埋め込み酸化膜によって支持基板から絶縁分離されるとともに、埋め込み酸化膜にまで達する厚さを有するフィールド酸化膜によって、第１および第２の領域を含む複数の領域に分離された活性層を有するＳＯＩ基板の、第１の領域に形成された不純物拡散領域をドレイン領域とするＭＯＳトランジスタと、第１の配線層とを有する。ここで、第１の配線層が、不純物拡散領域に、直接か、または、第１の配線層より下層の配線層の配線を介して接続された、少なくとも１つの配線を有し、活性層の第２の領域に形成されたダミー不純物拡散領域が、不純物拡散領域に、第１の配線層の配線もしくは第１の配線層より下層の配線層の配線を介して接続されている。 （もっと読む）

【課題】容量密度の電圧依存性が排除され、かつ、さらなる高容量化が図られた容量素子を備える、半導体装置およびその製造方法を提供する。
【解決手段】素子領域分離溝３により半導体素子形成領域１６から分離される容量素子形成領域６には、Ｎ型ウェル７が形成され、このＮ型ウェル７内には、容量素子用溝９がシリコン基板２の表面から掘り下げて形成されている。容量素子用溝９の底面および側面に沿って、Ｎ型ウェル７の不純物濃度よりも高い不純物濃度を有する高濃度不純物拡散層１０が形成されている。また、容量素子用溝９の底面上および側面上には、酸化シリコン膜からなる容量膜１１が形成され、この容量膜１１上には、ポリシリコン膜からなる上部電極１２が形成されている。 （もっと読む）

【課題】 製造後の半導体装置の電気的特性に与える影響を抑制しつつ、ハンプ現象の発生を防止可能な、トレンチ構造を有する半導体装置の製造方法を提供する。
【解決手段】 半導体基板１０上にパッド絶縁膜（１１、１２）を成膜後、所定形状にパターニングした後、ウェル形成領域以外の領域をレジスト膜１３でマスクする。その後、当該ウェル形成領域に対して、ウェル形成のための第１イオン注入処理を実行してウェル２１を形成し、さらに、このレジスト膜１３を残存させたままの状態で、ウェル２１の上面に形成されているパッド絶縁膜の側壁面に対して斜め方向から第２イオン注入処理を実行する。その後、パッド絶縁膜をマスクとして半導体基板１０をエッチングしてトレンチを形成した後、トレンチ内を絶縁膜で埋め込み、平坦化処理をする。そして、パッド絶縁膜を除去後、ゲート酸化膜成膜等の通常トランジスタ形成工程と同様の工程を実行する。 （もっと読む）

【課題】Ｐ型ＭＯＳトランジスタにおいて優れたＮＢＴＩ信頼性が得られ、また、簡易な工程で製造することができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】Ｎ型ＭＯＳトランジスタ４ａとＰ型ＭＯＳトランジスタ４ｂを有する半導体装置において、Ｐ型ＭＯＳトランジスタ４ｂのゲート電極６ｂを、Ｐ型ドーパントを含有するポリシリコンを主材料とし、少なくともゲート絶縁膜５との界面近傍にＮ型ドーパントを含有するように構成する。このような半導体装置は、ゲート絶縁膜５が形成されたＮＭＯＳトランジスタ形成領域２ａ及びＰ型ＭＯＳトランジスタ形成領域２ｂに、ゲート電極となるポリシリコン層を、Ｎ型ドーパントを含有する第１ポリシリコン層とドーパントを実質的に含まない第２ポリシリコン層のスタック構造で形成し、各領域に、それぞれ、Ｎ型ドーパント、Ｐ型ドーパントをイオン注入する工程を用いて製造できる。 （もっと読む）

【課題】ＥＳＤ耐性の向上を図ったＳＯＩ構造の半導体装置を得る。
【解決手段】ＳＯＩ構造の半導体装置の入出力保護回路において、外部端子に対し、各々が並列に逆方向バイアス接続される複数のＮＭＯＳトランジスタそれぞれのドレイン抵抗の単位チャネル幅抵抗値を、順方向バイアス接続時のＨＢＭサージ耐圧と同程度のＨＢＭサージ耐圧が得られるように設定する。 （もっと読む）

【課題】製造工程を簡略化して、製造コストを低減することができる半導体装置およびその製造方法を提供する。
【解決手段】低耐圧ＮＭＯＳトランジスタ１００Ａのウェル領域１１０の下部には、高耐圧ＮＭＯＳトランジスタ１００Ｂのウェル領域１０５の不純物濃度よりも不純物濃度が高くなるように不純物が注入されており、かつ、高耐圧ＮＭＯＳトランジスタ１００Ｂの素子分離領域１０２Ｂの下には、高耐圧ＮＭＯＳトランジスタ１００Ｂのウェル領域１０５の不純物濃度よりも不純物濃度が高い反転防止領域１１１が形成されている。これにより、低耐圧ＮＭＯＳトランジスタ１００Ａに対する不純物注入と、高耐圧ＮＭＯＳトランジスタ１００Ｂに対する不純物注入とを同時に行えるので、製造工程の数を減らすことができる。 （もっと読む）

【課題】 高ｋ含有ゲート誘電体を有するＣＭＯＳ構造体、及び、ゲート誘電体を酸素に曝露することによって閾値電圧を調整する方法を提供する。
【解決手段】 第１の型のＦＥＴが、酸化物部分と窒化物部分とを有するライナを含む、ＣＭＯＳ構造体が開示される。この窒化物部分は、ライナのエッジ・セグメントを形成している。これらの窒化物部分は、酸素が第１の型のＦＥＴの高ｋ誘電体に通るのを防止することができる。ＣＭＯＳ構造体の第２の型のＦＥＴデバイスは、窒化物部分を持たないライナを有する。その結果、酸素曝露により、第１の型のＦＥＴの閾値に影響を及ぼすことなく、第２の型のＦＥＴの閾値電圧をシフトさせることができる。この開示はまた、異なる型のＦＥＴデバイスが、互いに独立して設定された閾値を有する、ＣＭＯＳ構造体を製造する方法も教示する。 （もっと読む）

【課題】 高ｋ含有ゲート誘電体を有するＣＭＯＳ構造体、及び、互いに独立して２つの型のデバイスの閾値電圧を調整する方法を提供する。
【解決手段】 第１の型のＦＥＴが極めて薄い酸化物ライナを有する、ＣＭＯＳ構造体が開示される。この薄いライナは、酸素が第１の型のＦＥＴの高ｋ誘電体のゲート絶縁体に達するのを防ぐことができる。ＣＭＯＳ構造体の第２の型のＦＥＴデバイスは、より厚い酸化物ライナを有する。その結果、酸素曝露により、第１の型のＦＥＴの閾値に影響を及ぼすことなく、第２の型のＦＥＴの閾値電圧をシフトさせることができる。この開示はまた、異なる型のＦＥＴデバイスが異なる厚さのライナを有し、異なる型のＦＥＴデバイスの閾値が互いに独立して設定される、ＣＭＯＳ構造体を製造する方法も教示する。 （もっと読む）

【課題】ｐチャネル型半導体活性領域とｎチャネル型半導体活性領域のそれぞれに適切な応力を作用させて、これら両領域共にキャリア移動度の向上が図れる半導体装置を提供する。
【解決手段】ｐチャネル型半導体活性領域と、ｎチャネル型半導体活性領域と、素子分離絶縁層と、素子分離絶縁層とは異なる材料からなり、ｐチャネル型半導体活性領域のチャネル長方向の両端に接して設けられ、ｐチャネル型半導体活性領域のチャネルに対してチャネル長方向の圧縮応力を作用させる絶縁層とを備え、ｐチャネル型半導体活性領域は、チャネル長方向の両端に接する絶縁層と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層とによって周囲を囲まれ、ｎチャネル型半導体活性領域は、素子分離絶縁層によって周囲を囲まれている。 （もっと読む）

【課題】簡単な構成によって、別電源系インタフェース回路を含む集積回路装置の静電破壊耐性を向上させること。
【解決手段】別系統電源で動作する、低耐圧トランジスタ（ＬＶＴｒ）で構成される第１の回路ブロック（２００）と第２の回路ブロック（４００）との間に設けられるＩ／Ｏバッファ（インタフェース回路）３００を、中耐圧トランジスタ（ＭＶＴｒ：ゲート絶縁膜の膜厚がＬＶＴｒよりも厚いトランジスタ）で構成する。また、第１および第２の低電位電源間には双方向ダイオードからなる静電気保護回路（３５０）を設ける。また、第１および第２の回路ブロック（２００，３００）の各々の電源電圧間には、電源間保護素子（ＰＤ１，ＰＤ２）を介在させる。 （もっと読む）

【課題】マルチオキサイドプロセスを用いた場合においてトランジスタ特性の安定した半導体装置を得ることの可能な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板１２表面に第１絶縁膜１６が形成された第１領域２０と、半導体基板１２表面が露出した第２領域２２とを形成する工程と、第２領域２２において露出する半導体基板１２の表面を洗浄液により洗浄する工程と、第２領域２２の半導体基板１２表面に前記洗浄液により形成された化学酸化膜２４を、除去する工程と、第２領域２２の半導体基板１２表面に第１絶縁膜１６とは膜厚の異なる第２絶縁膜２６を形成する工程と、その上にゲート電極膜を形成してそのゲート電極膜（とその下の第１絶縁膜１６および第２絶縁膜２６）にパターンを形成する工程とを含み、前記酸化膜を除去する前記工程は、水素ガスの存在下、温度９４０℃以上９９０℃以下、圧力３０Ｔｏｒｒ以上１５０Ｔｏｒｒ以下で前記半導体基板を処理することにより前記酸化膜を除去するものである。 （もっと読む）

【課題】 デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としないＳＯＩ基板及び半導体集積回路装置を提供する。
【解決手段】 Ｐ⁻型シリコンからなる支持基板２を設け、この支持基板２上にＰ^＋型シリコン層３を設け、その上にＮ^＋型シリコン層４及びＰ^＋型シリコン層１２を相互に同層に設ける。Ｐ^＋型シリコン層３及びＮ^＋型シリコン層４の不純物濃度は支持基板２の不純物濃度よりも高くする。また、Ｎ^＋型シリコン層４及びＰ^＋型シリコン層１２上の全面に、埋込酸化膜５及びＳＯＩ層６を設ける。そして、Ｐ^＋型シリコン層３を接地電位配線ＧＮＤに接続し、Ｎ^＋型シリコン層４を電源電位配線ＶＤＤに接続する。これにより、Ｐ^＋型シリコン層とＮ^＋型シリコン層４との間に、電源に並列に接続されたデカップリング容量Ｃ１が形成される。 （もっと読む）

【課題】半導体基板の素子形成面に大きな段差が生じる場合でも、段差部底面の所望の部位に不純物を導入し得る半導体装置およびその製造方法を提供する。
【解決手段】同一極性の２つのMOS トランジスタがそれぞれのソース・ドレイン領域の各一方の不純物拡散層を共有するとともに２つのMOS トランジスタの各ポリシリコンゲート同士が隣り合う部分を有する半導体装置において、２つのMOS トランジスタの各ポリシリコンゲート１１の高さが150nm 以上、隣り合うポリシリコンゲート相互の間隔が87nm 以下であって、２つのMOS トランジスタで共有される不純物拡散層１５１は、拡散層表面部の不純物濃度が拡散層内部で最も高い。 （もっと読む）

【課題】砒素を含んだシリコン窒化膜に対して、燐酸を用いたウェットエッチングを行うと、ウェットエッチング液中に反応生成物（パーティクル）が発生し、汚染の原因になってしまう。
【解決手段】本発明の半導体装置の製造方法は、砒素が含まれている部分と砒素が含まれていない部分とを有するシリコン窒化膜を形成する工程と、ドライエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれている部分をエッチングする第１のエッチング工程と、ウェットエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれていない部分をエッチングする第２のエッチング工程と、を含む、ことを特徴とする （もっと読む）