【課題】金属シリサイド膜の膜厚が薄くなってきたり、拡散層幅が小さくなってくると、拡散層上の金属シリサイドが凝集反応を起こしやすくなる、という問題があった。
【解決手段】半導体装置１００は、半導体基板２と、半導体基板内に設けられた拡散層４と、半導体基板上に設けられたゲート絶縁膜１２と、ゲート絶縁膜上に設けられたゲート電極１４と、拡散層上に選択的に設けられたＮｉシリサイド層８と、を含み、Ｎｉシリサイド層８上にはＣｏを主成分とするメタルキャップ膜１８が選択的に設けられている。 （もっと読む）

【課題】駆動能力に優れたＰＭＯＳトランジスタを実現する。
【解決手段】半導体装置は、半導体基板１０１における素子分離領域１０２によって分離された活性領域１０４上に形成されたＰＭＯＳトランジスタであって、このＰＭＯＳトランジスタは、活性領域１０４上に形成されたゲート絶縁膜１０５ｂと、ゲート絶縁膜上に形成されたゲート電極１０６ｂと、サイドウォール１０８ｂと、ソース・ドレイン拡散層領域１０７ｂとを備える。ソース・ドレイン拡散層領域１０７ｂは、半導体基板１０１の主面に対して傾斜面１０１Ｂを有している。 （もっと読む）

【課題】デュアル・ストレス・ライナ・プロセスと共存できる逆テーパ・コンタクト構造を提供する。
【解決手段】半導体デバイスは、シリコン層と、該シリコン層中に電気的接続領域を有するトランジスタと、該電気的接続領域上に形成されかつ該領域と電気的に接触する導電性プラグとを有し、該プラグは該シリコン層から離れると内側に傾斜する側壁を有する。 （もっと読む）

【課題】 ゲート絶縁膜が大気やメタル電極のエッチング液等に曝されて劣化することなく、仕事関数の異なるｎＭＯＳ、ｐＭＯＳに適したメタルゲートＭＩＳＦＥＴを含む半導体装置の製造方法を提供する。
【解決手段】 メタル電極を有するｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、単結晶シリコン基板１００上に設けられたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に設けられた第一の金属膜１０３、第二の金属膜１０４、第三の金属膜１０５、導電層１０６を備えたゲート電極１０８とを備えた構造であって、熱工程によって第二の金属膜１０４の構成元素を第一の金属膜１０３を通してゲート絶縁膜１０２中へ拡散させることによって、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタそれぞれに適した仕事関数に変化させる。 （もっと読む）

【課題】 窒素導入量を低減させることなく、絶縁膜へのダメージの導入を抑制し、かつ絶縁膜と半導体基板との界面における窒素濃度の増大を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】 （ａ）半導体基板の表面上に、シリコンと酸素とを含む絶縁膜を形成する。（ｂ）前記絶縁膜を活性窒素雰囲気に晒し、該絶縁膜に、その表面側から窒素を導入する。（ｃ）前記工程（ｂ）の後、酸素原子含有ガス中で熱処理を行う。（ｄ）前記工程（ｃ）の後、前記工程（ｂ）と工程（ｃ）とを、この順番に少なくとも１回繰り返す。 （もっと読む）

【課題】例えば表面に様々なパターンが形成される被処理体に適宜対応した正確な光反射率を得ることができ、この光反射率に基づいて被処理体の温度を所望に保持する熱処理を可能とする。
【解決手段】半導体基板の表面における実効吸収率を正確に求めるべく、当該実効吸収率の算出に用いる第１の光源による照射光強度の角度分布（角度強度分布）を、アニール処理に用いる第２の光源による角度強度分布に適合させる。このように第１の光源を第２の光源と同等のものとして、第１の光源の照射光の光照射角度に対する光強度分布に依存した半導体基板の表面における光反射率、即ち実効反射率を求める。 （もっと読む）

【課題】熱処理により抵抗素子に生じる抵抗値のばらつきを抑制する方法を提供する。
【解決手段】容量素子領域に溝部を形成する工程と、前記溝部側壁面および底面に、キャパシタ絶縁膜を形成する工程と、前記溝部を充填するように、また半導体基板上の抵抗素子領域を覆うように、非ドープシリコン膜を堆積する工程と、前記容量素子領域の、前記シリコン膜中に第１の不純物元素を、選択的にイオン注入する工程と、前記シリコン膜をパターニングして、前記容量素子の上部電極パターン及び抵抗パターンを形成する工程と、更に熱処理し、前記シリコン上部電極パターンにおいて、前記第１の不純物元素を拡散させる工程と、前記抵抗素子領域において、前記シリコン抵抗パターン中に不純物元素を、選択的にイオン注入する工程と、前記半導体基板上の論理素子領域に、ゲート絶縁膜と前記ゲート絶縁膜上のゲート電極パターンを有する半導体素子を形成する工程を含む。 （もっと読む）

【課題】ｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供する。
【解決手段】第１および第２領域１３、１４にゲート絶縁膜１７を介して第１金属を含む第１金属膜１８を形成する工程と、第１領域１３における第１金属膜１８を保護膜で被覆し、第２領域１４における第１金属膜１８を除去してゲート絶縁膜１７を露出させる工程と、第１金属膜１８上およびゲート絶縁膜１７上に第１金属と異なる第２金属を含む第２金属膜１９を形成する工程と、ゲート電極パターンを有するマスク材を用いて第２金属膜１９を異方性エッチングし、第２領域１４に第２ゲート電極を形成する工程と、第１金属膜１８および第２金属膜１９の露出部に酸化処理を施す工程と、第１領域１３における第１金属膜１８を異方性エッチングし、第１領域１３に第１ゲート電極を形成する工程とを具備する。 （もっと読む）

【課題】金属シリサイド層の異常成長を防止する。
【解決手段】半導体基板１にゲート絶縁膜５、ゲート電極６ａ，６ｂ、ソース・ドレイン用のｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂを形成する。それから、サリサイド技術によりゲート電極６ａ，６ｂおよびソース・ドレイン領域上に金属シリサイド層１３を形成する。そして、金属シリサイド層１３の表面を還元性ガスのプラズマで処理してから、半導体基板１を大気中にさらすことなく、金属シリサイド層１３上を含む半導体基板１上に窒化シリコンからなる絶縁膜２１をプラズマＣＶＤ法で堆積させる。 （もっと読む）

【課題】静電サージ電流によりソース・ドレイン間にかかる負荷をより軽減することが可能な静電気破壊保護素子を提供する。
【解決手段】この静電気破壊保護素子５０は、シリコン基板１の表面にチャネル領域３を挟むように所定の間隔を隔てて形成されたｎ型のソース領域４およびドレイン領域５と、ソース領域４を覆うように形成されたｐ型ウェル領域７と、ｐ型ウェル領域７の下方に形成されたｎ型の埋込層８と、ドレイン領域５と埋込層８との間に電流経路を構成するように形成されたｎ型層９とを備えている。 （もっと読む）

【課題】サリサイド工程が用いられた場合であっても、製造工程に何等特別な工程やフォトマスクを迫加しないで形成できる静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路を提供する。
【解決手段】静電気保護装置は、サイリスタと、サイリスタを低電圧でオン状態にトリガーするトリガーダイオードＡとを備えており、ダイオードＡは、ｎ型カソード高濃度不純物領域９と、ｐ型アノード高濃度不純物領域８と、領域９と領域８との間に形成され、半導体集積回路のＭＯＳトランジスタのゲートを形成するゲート酸化膜１３と、酸化膜１３の上に積層されたポリシリコン１４と、酸化膜１３とポリシリコン１４との側壁に形成され、領域９の表面に形成されるシリサイド層と領域８の表面に形成されるシリサイド層とを電気的に絶縁するゲート側壁絶縁体１２とを備えている。 （もっと読む）

【課題】素子分離部の製造工程が増加するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この発明の半導体装置１００の製造方法は、半導体基板１１を準備する工程と、互いに隣接する素子領域間に素子分離絶縁膜１２を形成する工程と、半導体基板１１の電界効果型トランジスタ２が形成される領域Ｂと、互いに隣接する素子領域間に配置される素子分離領域Ｃとに不純物を導入することにより、電界効果型トランジスタ２が形成される領域Ｂを覆うｐウェル２２と、素子分離領域Ｃの素子分離絶縁膜１２の下面に接触するように配置されるｐウェル２８とを同時に形成する工程とを備えている。 （もっと読む）

【課題】チャネル領域に格子歪を導入したＭＩＳＦＥＴを有する半導体装置の製造方法に関し、効率よくチャネル領域に格子歪みを導入してＭＩＳＦＥＴ特性を向上しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、ポリシリコンよりなるゲート電極２６ｎを形成し、ゲート電極２６ｎの側壁部分にサイドウォールスペーサ２８，３８，４０を形成し、ゲート電極２６ｎの上端部がサイドウォールスペーサ２８，３８，４０の上端部よりも低くなるように、ゲート電極２６ｎをエッチングし、ゲート電極２６ｎの一部をアモルファス化しゲート電極２６ｎを覆うようにキャップ絶縁膜を形成し、アモルファス化したゲート電極２６ｎを再結晶化するための熱処理を行う。 （もっと読む）

【課題】Ｖｆｂシフトと移動度低下を低減し、界面特性にすぐれたゲート絶縁膜構成を有する半導体装置を提供する。
【解決手段】シリコン基板を直接窒化して、シリコン窒化膜を形成し、前記シリコン窒化膜を、Ｎ２ＯとＨ２を含む混合ガスでアニールして、シリコン酸窒化（ＳｉＯＮ）膜を形成する。このようなシリコン酸窒化膜は、半導体装置のゲート絶縁膜に適用することができる。 （もっと読む）

【課題】供給される電力を効率的に用いるためのチャージポンプ方式の昇圧回路を具備し、通信装置との通信距離が大きくなっても動作することのできる半導体装置を提供することを課題とする。
【解決手段】アンテナと、ダイオード及び容量素子より構成される複数のチャージポンプと、当該チャージポンプ間に設けられたスイッチとを具備する昇圧回路と、基準電圧を生成する参照電圧源回路と、コンパレータを有する電圧比較回路と、を有し、昇圧回路が具備するチャージポンプの各段の出力電圧を、コンパレータを用いて基準電圧と比較する。基準電圧と昇圧回路が具備するチャージポンプの各段の出力電圧の大小関係により、コンパレータの出力信号に基づいて昇圧回路のスイッチのオン又はオフを切り替えて出力を制御する。 （もっと読む）

【課題】工程増を招くことなく、各ゲートについて均一で十分なフル・シリサイド化を実現する、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分がシリサイド化されている状態において、半導体基板１にフラッシュランプアニールを施す。この処理により、ソース／ドレイン領域１６ａ，１６ｂには（ＮｉＰｔ）₂Ｓｉ層１９ｂが形成された状態が保持されて、ゲート電極のみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極２１が形成される。 （もっと読む）

【課題】半導体装置において、活性領域と素子分離絶縁膜の界面に形成されるディボット(窪み)を抑制して、シリサイド化による接合リークの発生を防止する。
【解決手段】第１の活性領域の素子分離絶縁膜近傍の領域と第２の活性領域とを除く領域の前記第２のゲート絶縁膜を除去する工程と、前記第２のゲート絶縁膜を除去した半導体基板上に前記第１のゲート絶縁膜を形成する工程と、前記第１および第２の活性領域上にそれぞれゲート電極を形成する工程とを有する。これにより、第１の活性領域の素子分離絶縁膜近傍、並びに第２の活性領域の全体では、この第２のゲート絶縁膜が残っているため、ディボットが生じることがないか、生じたとしてもサイズが小さくなるのである。 （もっと読む）

【課題】 複雑なプロセスを必要とせずに、同一のシリコン層に形成されたｐ型拡散領域およびｎ型拡散領域に、それぞれ異なる膜厚でシリコン酸化膜を形成する。
【解決手段】 酸素およびＡｒを含有する処理ガスのプラズマにより、ｐ型拡散領域１０３とｎ型拡散領域１０５とを、それぞれ異なる酸化レートで酸化処理する。ｐ型拡散領域１０３の表面には膜厚Ｔ１の厚膜部１０７ａが形成され、ｎ型拡散領域１０５の表面には、厚膜部１０７ａよりも薄い膜厚Ｔ２の薄膜部１０７ｂが形成される。 （もっと読む）

【課題】製造工程を簡略化する。
【解決手段】一枚の絶縁性基板３上にｎチャネル型ＭＯＳトランジスタ２１およびｐチャネル型ＭＯＳトランジスタ２２からなる相補型半導体装置を形成する製造方法において、ｎチャネル型ＭＯＳトランジスタ２１のチャネル領域７と接合するソース領域５Ｓおよびドレイン領域５Ｄのいずれか一方をショットキー接合とし、他方をｐ−ｎ接合とする際、前記ｐ−ｎ接合を前記ショットキー接合より先の工程で形成する。 （もっと読む）

【課題】
ＳＴＩによる新たな課題を抑制できる半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、（ａ）Ｓｉ基板上方に素子分離領域を包含する平面形状の開口を有するマスク層を形成する工程と、（ｂ）マスク層の開口側壁上に、マスク層に対して選択的に除去可能な材料のサイドウォールスペーサを形成する工程と、（ｃ）マスク層、サイドウォールスペーサをエッチングマスクとして、Ｓｉ基板をエッチングしてトレンチを形成する工程と、（ｄ）トレンチを埋める絶縁素子分離領域を形成する工程と、（ｅ）サイドウォールスペーサを選択的に除去する工程と、（ｆ）Ｓｉ基板上方から、窒素をイオン注入する工程と、（ｇ）マスク層を除去する工程と、（ｈ）絶縁素子分離領域によって画定された活性領域に半導体素子を形成する工程と、を含む。 （もっと読む）