【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート絶縁膜７、ゲート電極８ａ，８ｂ、ソース・ドレイン用のｎ^＋型半導体領域９ｂ及びｐ^＋型半導体領域１０ｂを形成してから、半導体基板１上に金属膜及びバリア膜を形成し、第１の熱処理を行って金属膜とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させることで、金属膜を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層４１を形成する。その後、バリア膜および未反応の金属膜を除去してから、第２の熱処理を行い金属シリサイド層４１を安定化させる。これ以降、半導体基板１の温度が第２の熱処理の熱処理温度よりも高温となるような処理は行わない。第２の熱処理の熱処理温度は、金属元素ＭのダイシリサイドＭＳｉ_２の格子サイズと半導体基板１の格子サイズが一致する温度よりも低くする。 （もっと読む）

【課題】微細で精度が高く、歩留まりが向上した半導体装置を提供する。
【解決手段】半導体装置は、第１トランジスタ２と第２トランジスタ５とを具備する。第１トランジスタ２は、半導体基板１００上に第１ゲート絶縁膜５１を介して形成された第１ゲート電極２１と第１ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第２トランジスタ５は、半導体基板１００上に第２ゲート絶縁膜５１を介して形成された第２ゲート電極２２と第２ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第１ゲート電極２１及び第２ゲート電極２２は、第１共通ソース・ドレイン領域３０のコンタクトである第１ノード電極４１の両側壁に設けられている。 （もっと読む）

【課題】 周辺回路領域の電荷蓄積層へのホットキャリア注入の影響を少なくする半導体装置等を提供する。
【解決手段】 半導体装置であって、少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと、前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第２のトランジスタと、を含む。第１のトランジスタは、第１のゲート絶縁層と、第１のゲート電荷蓄積層と、第２のゲート絶縁層とを有する。第２のトランジスタは、第３のゲート絶縁層と、第２のゲート電荷蓄積層と、第４のゲート絶縁層とを有する。フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施された前記第２のゲート電荷蓄積層（２２ｂ’）の全部または一部の第１の電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施される前の前記第２のゲート電荷蓄積層（２２ｂ’）の前記全部または前記一部の第２の電荷蓄積能力より低い。 （もっと読む）

【課題】インダクタ下方の半導体基板内における渦電流の発生をなくすことにより、インダクタのＱ値の向上を図り、このインダクタを用いて形成される半導体装置の性能を向上させる。
【解決手段】低濃度P型の半導体基板101の上面内には素子分離層102および導電型層103が形成されており、また、その上面上には配線層間絶縁膜104およびスパイラル形状のインダクタ105が積層されている。このような半導体装置では、インダクタ105下方の低濃度P型シリコン基板内101にシリコン基板101の表面から厚み方向に空乏層106が形成されているため、インダクタ105を流れる電流によって誘起される渦電流は空乏層106によって遮断される。 （もっと読む）

【課題】バイポーラトランジスタの特性が劣化するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の領域Ａ上にプレーナ型のバイポーラトランジスタ１を形成する工程と、プレーナ型バイポーラトランジスタ１が形成される領域を覆うようにシリコン窒化膜からなるカバー膜３２ａを形成する工程と、その後、プレーナ型のバイポーラトランジスタ１が形成される領域Ａがカバー膜３２ａに覆われた状態で、バイポーラトランジスタ１が形成される領域にイオン注入する工程とを備える。 （もっと読む）

【課題】半導体と金属との界面において、接合する金属の実効仕事関数を最適化した半導体装置を提供することを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａとを備え、酸化膜がＨｆ酸化膜或いはＺｒ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

【課題】側面方位とキャリア極性に応じて歪み方向が最適化されたＦｉｎＦＥＴおよびナノワイヤトランジスタと、これを実現するＳＭＴを導入した製造方法を提供する。
【解決手段】半導体基板１４と、半導体基板１４の上部に形成され、半導体基板１４主面に平行な上面と、半導体基板１４主面に垂直な（１００）面の側面を有する直方体状半導体層４０と、直方体状半導体層４０内に形成されるチャネル領域１８と、チャネル領域１８の少なくとも側面上に形成されるゲート絶縁膜２０と、ゲート絶縁膜２０上のゲート電極３０と、直方体状半導体層４０内に、チャネル領域１８を挟み込むよう形成されるソース／ドレイン領域とを備え、チャネル領域１８に、半導体基板１４主面に対して垂直方向の圧縮歪みが印加されているｐＭＩＳＦＥＴを有することを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】ＬＳＩ製造工程の最終段階においても、内部素子の基本性能を変えることなく、内部素子と同一プロセスで形成されたＥＳＤ保護素子のブレークダウン電圧を調整可能とすることを目的とする。
【解決手段】ＭＯＳ構造のドレイン領域とＭＯＳ構造を囲む素子分離領域との間にドレイン領域に接してこれとＰＮ接合を形成する接合形成領域を形成する。 （もっと読む）

【課題】バイポーラトランジスタの耐圧の確保と電流増幅率ｈＦＥの向上とが容易な半導体装置およびその製造方法を提供する。
【解決手段】ＳＯＩ基板のＳＯＩ層ＳＬにバイポーラトランジスタＢＴと、ｎＭＯＳトランジスタＮＴと、ｐＭＯＳトランジスタＰＴとが形成されている。バイポーラトランジスタＢＴのコレクタ領域ＣＬのｎ^-領域ＣＬＬは、ＳＯＩ層ＳＬの厚み方向に対してｐＭＯＳトランジスタＰＴのｎ^-チャネル形成領域ＮＣと同じ不純物濃度分布を有している。バイポーラトランジスタＢＴのベース領域ＢＡは、ｐＭＯＳトランジスタＰＴのｎ^-チャネル形成領域ＮＣのｎ型の不純物濃度よりも高いｐ型の不純物濃度を有している。 （もっと読む）

【課題】レベルシフタ回路等に使用する、例えば耐圧が３０Ｖ以上のトランジスタを提供する。
【解決手段】デプレッション型トランジスタが、第１導電型の半導体基板と、半導体基板の表面に形成された第２導電型のカウンタドープ層と、カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、ゲート電極の両側の半導体基板に形成された第２導電型層とを含み、ゲート電極の下方のカウンタドープ層がチャネル領域となり、第２導電型層がソース／ドレイン領域となり、ソース／ドレイン領域は、更に、第２導電型層と半導体基板の表面との間に形成された第１導電型層を含む。 （もっと読む）

【課題】トランジスタの性能の低下を抑制できる半導体装置を提供する。
【解決手段】第一のトランジスタ１１、第二のトランジスタ１２、ゲート構造１３を被覆する応力付与層１６を設ける工程の前段で、第二のトランジスタ１２上に他のシリコン酸化膜１４を形成し第二のトランジスタ１２上に所定の厚みのシリコン酸化膜１８を形成する。第二のトランジスタ１２及びゲート構造１３上の応力付与層１６を除去し第一のトランジスタ１１上に応力付与層１６を残す工程にて、第二のトランジスタ１２上のシリコン酸化膜が第一のトランジスタ１１上のシリコン酸化膜よりも過剰に薄くなってしまうことが防止される。第一のトランジスタ１１及び第二のトランジスタ１２上のシリコン酸化膜１５，１８等を除去する際に第二のトランジスタ１２上のシリコン酸化膜が薄いため第二のトランジスタ１２のソース領域、ドレイン領域が削れてしまうことを防止できる。 （もっと読む）

【課題】Ｐ、Ｎｃｈそれぞれのチャネル部の応力を最適化するために、片方ずつ異なる応力の応力制御膜を成膜する半導体装置の提供。
【解決手段】半導体装置は、Ｐ、Ｎｃｈ共通で、膜厚方向で膜の応力の方向性が異なる応力制御膜５を用いて、その膜厚によって、Ｐ、Ｎｃｈのチャネル部応力をそれぞれ最適化する。即ち、応力制御膜５の膜厚はＮｃｈ領域の方をＰｃｈ領域に比べて薄い膜厚とする。 （もっと読む）

【課題】本発明は、閾値電圧（Ｖｔｈ）が低く、且つ半導体特性に問題が生じないハイブリッド構造の半導体装置を提供することを目的とする。
【解決手段】本発明は、基板１に設けた第１ソース領域２と第１ドレイン領域３との間の基板１上にｈｉｇｈ−ｋ膜の第１ゲート絶縁膜４と、第１ゲート絶縁膜４上にポリシリコン膜の第１ゲート電極とを備えたｎ型の半導体素子と、基板１に設けた第２ソース領域２と第２ドレイン領域３との間の基板１上にｈｉｇｈ−ｋ膜の第２ゲート絶縁膜４と、第２絶縁膜上に第１金属膜７，８と、第１金属膜７，８上にポリシリコン膜の第２ゲート電極とを備えたｐ型の半導体素子とを備えるハイブリッド構造の半導体装置である。そして、本発明の１つの実施形態では、第１金属膜８が、窒化チタン単体よりも仕事関数が高くなる添加物質を添加した窒化チタン膜を有している。 （もっと読む）

【課題】ｐ型トランジスタのゲート電極へのダメージを抑えつつ形成することのできる半導体装置、およびその製造方法を提供する。
【解決手段】第１のチャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有する第１のソース・ドレイン領域、および前記第１のソース・ドレイン領域上に前記第１のスペーサに接して形成された第１のシリサイド領域を含むｎ型トランジスタ１０と、第２のチャネル領域側にエクステンション領域を有する第２のソース・ドレイン領域、および前記第２のソース・ドレイン領域上に前記第２のスペーサと離間して形成された第２のシリサイド領域を含むｐ型トランジスタ２０と、前記第１のチャネル領域にチャネル方向の伸張歪みを与える伸張応力膜１８と、第２のチャネル領域にチャネル方向の圧縮歪みを与える圧縮応力膜２８と、を有する。 （もっと読む）

【課題】リーク電流の発生なくｐ型領域やｎ型領域を半導体基板上に結晶成長させてなるサイリスタ構成の素子を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１の表面側にｐ型領域、ｎ型領域、ｐ型領域、およびｎ型領域がこの順に接して設けられた素子を備え、少なくとも１つの領域が半導体基板１の表面に結晶成長させた結晶成長層からなる半導体装置の製造方法において、第１ｎ領域２５および第２ｐ領域２７を結晶成長層として形成する際には、半導体基板１上に第１絶縁膜１７と第２絶縁膜１９との積層膜を成膜する第１工程と、第２絶縁膜１９のエッチングに続けて第１絶縁膜１７をウェットエッチングすることによって半導体基板１に達する開口を形成する第２工程と、開口底部に露出する半導体基板１の表面に、第１ｎ領域２５および第２ｐ領域２７を選択的に結晶成長させる第３工程とを行う。 （もっと読む）

【課題】ＥＳＤ保護機能を有した半導体装置を少ない工程で製造可能な半導体装置を提供する。
【解決手段】半導体基板上に異なる導電型の少なくとも２つのウェル（Ｎウェル１２ａ，Ｐウェル１２ｂ）を設け、ウェル内に、そのウェルと同一導電型であるウェルコンタクト用の拡散領域１３ａ，１３ｂと、ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂの一方に電源を接続したＭＯＳＦＥＴと、ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂと同じ導電型であり抵抗として機能するとともに、拡散領域１３ａ，１３ｂとの間でダイオードとして機能する拡散領域１４ａ，１４ｂとを設ける。ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂの他方と拡散領域１４ａ，１４ｂの一端を接続し、拡散領域１４ａ，１４ｂの他端を出力端子ＯＵＴに接続する。 （もっと読む）

【課題】
ロジックプロセスとの整合性の高い、メモリセルを含む半導体装置及びその製造方法を提供する。
【解決手段】
半導体装置は、半導体基板の主面側に画定され、各々が、長尺状の平面視形状を有し、トランジスタ部とキャパシタ部を含む、複数の活性領域と、活性領域を取り囲んで半導体基板に形成された溝部と、該溝部を埋め込んだ絶縁材とを含むＳＴＩと、各活性領域のキャパシタ部の幅方向両側のＳＴＩの絶縁材を底部を残して掘り下げ、活性領域側壁を露出するキャパシタ用凹部と、各活性領域のトランジスタ部上面上に形成され、第１絶縁膜とその上の第１導電層とを含む絶縁ゲート電極構造と、各活性領域のキャパシタ部の上面上と露出された側面上に形成され、第１絶縁膜と同一材料で形成された第２絶縁膜と、第２絶縁膜を覆い、複数の活性領域に亘って、第１導電層と同一材料で形成された第２導電層とを含むＭＩＳキャパシタ構造と、を有する。 （もっと読む）

【課題】膜厚の異なるＳＯＩ層に複数種のトランジスタを形成した半導体装置において、複数種のトランジスタ間の素子分離が精度良く行える半導体装置及びその製造方法を得る。
【解決手段】ＳＯＩ層３は厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２を有し、厚膜ＳＯＩ領域１０１の上層部はエピタキシャルＳＯＩ層で形成され、このエピタキシャルＳＯＩ層の膜厚分、厚膜ＳＯＩ領域１０１のＳＯＩ膜厚ｔ１は、薄膜ＳＯＩ領域１０２のＳＯＩ膜厚ｔ２より厚い。厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２間は完全分離酸化膜１０ｆにより素子分離される。厚膜ＳＯＩ領域１０１内及び薄膜ＳＯＩ領域１０２内はそれぞれ部分分離酸化膜１０ｐにより隣接するトランジスタ間が素子分離される。完全分離酸化膜１０ｆ及び部分分離酸化膜１０ｐの上面は厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２におけるＳＯＩ層３の上面よりも高く形成される。 （もっと読む）

【課題】ＮＭＯＳとＰＭＯＳとの境界を明確化して更なる微細化を可能とし、ＮＭＯＳとＰＭＯＳとの閾値電圧を共に実用レベルの低い値に設定できる半導体装置を提供する。
【解決手段】 この半導体装置１は、ゲート電極Ｇｎが金属シリサイド層１１１／Ｌａ含有層１０５／ゲート絶縁膜１０３の積層構造のＮＭＯＳトランジスタと、ゲート電極Ｇｐが前記金属シリサイド層１１１と同一組成の金属シリサイド層１１１／前記Ｌａ含有層１０５と同一組成のＬａ含有層１０５／メタル層１０４／ゲート絶縁膜１０３の積層構造のＰＭＯＳトランジスタとを備える。 （もっと読む）

【課題】カロー酸を用いたウエハ（基板）洗浄工程において、Ｈ_２Ｏ_２の使用量を低減しつつ、フォトレジスト膜（感光性マスキング層）の除去性を向上できる技術を提供する。
【解決手段】基板１の洗浄（フォトレジスト膜の除去）時以外のＳＰＭ液中のＨ_２Ｏ_２の濃度は、フォトレジスト膜の少なくとも一部を除去できる最低限の第１濃度以上で制御する。そして、基板１をＳＰＭ槽５１（内槽５１Ａ）へ浸漬する直前に、ＳＰＭ液中のＨ_２Ｏ_２の濃度がフォトレジスト膜を確実に除去できる第２濃度以上となり、また基板１をＳＰＭ槽５１（内槽５１Ａ）へ浸漬した時にＳＰＭ液中のＨ_２Ｏ_２の濃度がその第２濃度未満とならないように、過酸化水素水供給系５４からＳＰＭ槽５１（内槽５１Ａ）へ所定量のＨ_２Ｏ_２を供給する。 （もっと読む）