トランジスタおよびその製造方法
【課題】レベルシフタ回路等に使用する、例えば耐圧が30V以上のトランジスタを提供する。
【解決手段】デプレッション型トランジスタが、第1導電型の半導体基板と、半導体基板の表面に形成された第2導電型のカウンタドープ層と、カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、ゲート電極の両側の半導体基板に形成された第2導電型層とを含み、ゲート電極の下方のカウンタドープ層がチャネル領域となり、第2導電型層がソース/ドレイン領域となり、ソース/ドレイン領域は、更に、第2導電型層と半導体基板の表面との間に形成された第1導電型層を含む。
【解決手段】デプレッション型トランジスタが、第1導電型の半導体基板と、半導体基板の表面に形成された第2導電型のカウンタドープ層と、カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、ゲート電極の両側の半導体基板に形成された第2導電型層とを含み、ゲート電極の下方のカウンタドープ層がチャネル領域となり、第2導電型層がソース/ドレイン領域となり、ソース/ドレイン領域は、更に、第2導電型層と半導体基板の表面との間に形成された第1導電型層を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トランジスタおよびその製造方法に関し、特に、30V以上の耐圧を有するデプレッション型トランジスタおよびその製造方法に関する。
【背景技術】
【0002】
NAND型フラッシュメモリの書き込みに用いられるレベルシフタ回路には、書き込み電圧以上の耐圧を有するn型MOSトランジスタが必要であった。例えば、特許文献1に記載のレベルシフタ回路では、耐圧が20Vのn型MOSトランジスタがレベルシフタ回路として用いられている。
【0003】
図8は、全体が500で表される従来構造のn型MOSトランジスタの断面図である。トランジスタ500では、半導体基板(図示せず)にP型ウエル領域1が形成され、その表面側に、N型のカウンタドープ層2が形成されている。カウンタドープ層2の上にはゲート絶縁膜3を介してゲート電極4が設けられている。ゲート電極4の側壁にはサイドウォールスペーサ6が設けられている。ゲート電極4の下部のカウンタドープ層2は、チャネル領域10となる。
ウエル領域1には、チャネル領域10を挟んで、カウンタドープ層2に重なるようにN−注入層(エクステンション層)5が設けられ、ソース/ドレイン領域を形成している。ソース/ドレイン領域の上にはコンタクト7が設けられている。
【0004】
図9は、トランジスタ500の不純物濃度分布であり、(a)は図8のA−A’における不純物濃度分布、(b)は図8のB−B’における不純物濃度分布を示す。図9において、横軸はウエル領域1の表面からの深さ、縦軸はN型/P型の不純物濃度である。図9中、実線はP型不純物であるB(ボロン)の分布であり、破線はN型不純物であるP(リン)の分布である。ソース/ドレイン領域では、チャネル領域よりN型不純物濃度が高くなっている。
【特許文献1】特開2003−208793号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、フラッシュメモリの微細化や、書き込み/消去等の高速動作のためには、書き込み等により高い電圧を印加する必要があり、図8に示すトランジスタ500を用いたレベルシフタ回路では耐圧が不十分であり、例えば30Vの電圧をカットオフして0Vを出力することは不可能であった。
【0006】
そこで、本発明は、レベルシフタ回路等に使用する、例えば耐圧が30V以上のトランジスタの提供を目的とする。
【課題を解決するための手段】
【0007】
そこで発明者らは鋭意研究の結果、従来のトランジスタでは、表面近傍での電界集中に起因して耐圧が制限されることを見出し、これを防止すべく本発明を完成した。
【0008】
即ち、本発明の一の形態は、デプレッション型トランジスタであって、第1導電型の半導体基板と、半導体基板の表面に形成された第2導電型のカウンタドープ層と、カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、ゲート電極の両側の半導体基板に形成された第2導電型層とを含み、ゲート電極の下方のカウンタドープ層がチャネル領域となり、第2導電型層がソース/ドレイン領域となり、ソース/ドレイン領域は、更に、第2導電型層と半導体基板の表面との間に形成された第1導電型層を含むことを特徴とするトランジスタである。
【発明の効果】
【0009】
以上のように、本発明によれば、表面近傍での電界集中を緩和し、高耐圧のトランジスタを提供することができる。
【発明を実施するための最良の形態】
【0010】
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
【0011】
実施の形態1.
図1は、全体が100で表される、本実施の形態1にかかるMOS型トランジスタの断面図である。
トランジスタ100は、例えばシリコンからなる半導体基板(図示せず)に形成された、P型ウエル領域1を有する。P型ウエル領域1の不純物濃度は、例えば1×1012/cm3である。ウエル領域1の表面側には、N型のカウンタドープ層2が形成されている。カウンタドープ層2の不純物濃度は、例えば1×1013/cm3以上、1×1014/cm3以下であり、通常のエクステンション領域より1桁程度、不純物濃度が低くなっている。カウンタドープ層2の上には、例えば酸化シリコンからなるゲート絶縁膜3を介してゲート電極4が設けられている。ゲート電極4は、例えば多結晶シリコンからなる。更に、ゲート電極4の側壁を覆うように、例えば酸化シリコンからなるサイドウォールスペーサ6が設けられている。ゲート電極4の下部のカウンタドープ層2が、チャネル領域10となる。
【0012】
ウエル領域1には、チャネル領域10を挟んで、N−注入層(エクステンション層)5とP−注入層8が設けられている。N−注入層5とP−注入層8は、ソース/ドレイン領域を形成する。ソース/ドレイン領域において、N−注入層5の深さが最も深く、カウンタドープ層2、P−注入層8の順に浅くなる。また、N−注入層(エクステンション層)5の不純物濃度は例えば1×1013/cm3である。P−注入層8の不純物濃度は、N−注入層5の不純物濃度と同程度で、電子と正孔が打ち消し合う程度が好ましい。
【0013】
ソース/ドレイン領域の上には、例えば多結晶シリコンからなるコンタクト7が設けられている、コンタクト7は、ソース/ドレイン領域とオーミック接合される。
【0014】
図2は、トランジスタ100の不純物濃度分布であり、(a)は図1のA−A’における不純物濃度分布、(b)は図1のB−B’における不純物濃度分布を示す。図2において、横軸はウエル領域1の表面からの深さ、縦軸はN型/P型の不純物濃度である。図2中、実線はP型不純物であるB(ボロン)の分布であり、破線はN型不純物であるP(リン)の分布である。
【0015】
図2(a)(b)に示すように、ウエル領域1を形成するために、全面にBが2回注入されている。第1の注入条件(右側のピーク)は、例えば、注入エネルギ500〜800keV、ドーズ量1×1013/cm2以下であり、好適には注入エネルギ600keV、ドーズ量3×1012/cm2である。第2の注入条件(左側のピーク)は、例えば、注入エネルギ100〜300keV、ドーズ量1×1013/cm2以下であり、好適には注入エネルギ200keV、ドーズ量5×1012/cm2である。
ここでは、ウエル領域1の不純物濃度は2つのピークを持つように2回のイオン注入で形成したが、不純物濃度は深さ方向に一定としても構わない(実施の形態2においても同じ)。
【0016】
図2(a)に示すように、ソース/ドレイン領域には、N−注入層(エクステンション層)5の形成のために、Pが注入されている。注入条件は、例えば、注入エネルギ60〜100keV、ドーズ量3×1012〜1×1013/cm2であり、好適には注入エネルギ90keV、ドーズ量7×1012/cm2である。なお、カウンタドープ層2の不純物濃度は、N−注入層5の不純物濃度より十分に低いため、ここではN−注入層5の不純物分布に含まれている。
【0017】
更に、ソース/ドレイン領域には、P−注入層8の形成のために、B(BF2)が注入されている。注入条件は、例えば、注入エネルギ60〜100keV、ドーズ量3×1012〜1×1013/cm2であり、好適には注入エネルギ90keV、ドーズ量8×1012/cm2である。
【0018】
ソース/ドレイン領域では、N型のN−注入層5およびカウンタドープ層2の電子を打ち消すように、P−注入層8が注入される。この結果、図2(a)にP(リン)有効濃度として記載したような濃度分布を有するN型となる。
【0019】
図2(a)において、P(リン)有効濃度のN型不純物の分布曲線と、ウエル領域のP型不純物の分布曲線が、表面近傍で交差する。従って、この交差点より表面側において、P型の薄層領域が得られる。この薄膜領域のP型不純物濃度は、例えば1×1012/cm3以下となる。
【0020】
一方、図2(b)に示すように、カウンタドープ層2の形成のために、Pが注入されている。注入条件は、例えば、注入エネルギ50〜80keV、ドーズ量1×1012〜8×1012/cm2であり、好適には注入エネルギ70keV、ドーズ量5×1012/cm2である。なお、上述のように、カウンタドープ層2は全体に形成されているが、ソース/ドレイン領域では濃度分布として現れていない。
【0021】
このように、本実施の形態1にかかるトランジスタ100では、ソース/ドレイン領域において、N−拡散層5の表面近傍が、P−注入層8の形成により、P型に反転した構造となる。この結果、チャネル領域10を挟んで両側のソース/ドレイン領域間に30V程度の高電圧を印加しても、表面近傍での電界集中が起きず、耐圧を大きくすることができる。
【0022】
即ち、P−注入層8を形成することなく、N−注入層5のみ形成した場合、表面近傍で電界集中が発生しやすく、これに起因して耐圧が例えば20V程度に制限されるという問題があった。これに対して、トランジスタ100では、N型のソース/ドレイン領域がウエル中に埋め込まれた構造となるため、このような表面での電界集中に起因する耐圧の制限を防止することができる。
【0023】
図3は、トランジスタ100を利用したレベルシフタ回路(低い電圧振幅を高い電圧振幅に変換する回路)の一例であり、破線で囲んだ素子(デプレッション型NMOSトランジスタ)として、トランジスタ100を用いることができる。
トランジスタ100を利用したレベルシフタ回路では、素子数の低減、耐圧の向上が可能となる。また、動作的にはダイナミック動作をスタティック動作にする(電源30Vをそのまま伝えることができる)ことができる。
【0024】
次に、図4A〜図4Dを用いて、本実施の形態1にかかるトランジスタ100の製造方法について説明する。図4A〜図4Dは、トランジスタ100の製造工程の断面図を示す。かかる製造工程は、以下の工程1〜4を有する。なお、ウエル領域1、カウンタドープ層2、N−注入層5、P−注入層8のイオン注入条件は、上述の通りである。
【0025】
工程1:図4Aに示すように、半導体基板(図示せず)中に、ウエル領域1を例えば、イオン注入により形成する。続いて、例えばCVD法を用いて、酸化シリコンからなるゲート絶縁膜3を形成する。
【0026】
工程2:図4Bに示すように、例えば多結晶シリコン層を全面に形成した後、リソグラフィ工程およびエッチング工程を用いて、ゲート電極4を形成する。
【0027】
工程3:図4Cに示すように、例えばゲート電極4を注入マスクに用いて、ゲート電極4の両側に、例えばPを注入して(矢印20)、N−注入層5を形成する。
【0028】
工程4:図4Dに示すように、例えばゲート電極4を注入マスクに用いて、ゲート電極4の両側に、例えばB(BF2)を注入して(矢印21)、P−注入層8を形成する。これにより、上述のように、N−注入層5の表面近傍が低濃度のP型に反転する。
【0029】
必要に応じてコンタクト7等を形成し、図1に示すトランジスタ100が完成する。
【0030】
以上のように、本実施の形態1にかかるトランジスタ100の製造方法では、工程3のP注入と、工程4のB注入が、同じマスクを用いて行えるため、製造工程を大幅に増やすことなく、P−注入層8を形成して表面近傍をP型に反転させることができる。
【0031】
図5は、トランジスタ100の電流−電圧特性(I−Vカーブ)であり、横軸にゲート電圧Vg、縦軸にオン電流(ドレイン電流)Ionを示す。オン電流は、ゲート長Lg=2.0μmに対する電流であり、ゲート幅10μmあたりの電流(A/W=10μm)として表されている。
【0032】
図5に示すように、トランジスタ100はデプレッション型のため、ゲート電圧0Vで、約1.0E−06Aの電流が観察される(ノーマリオン)。ゲート電圧を負に印加していくと、ゲート電圧が約−3.0Vでドレイン電流は実質的に流れなくなり、オフ状態(カットオフ)となる。
【0033】
図5の回路では、基板とドレインの間に高電圧が印加される。即ち、Vb(基板電圧)が−30.9V、Vd(ドレイン電圧)が0.1Vであるため、基板−ドレイン間に31Vの高耐圧が印加できることがわかる。
【0034】
なお、本実施の形態1では、P−注入層8の形成によりN−注入層5の表面近傍をP型に反転させたが、反転させることなく、低濃度のN型としてもかまわない。この場合も、表面近傍での電界集中を防止し、耐圧を大きくすることができる。また、N−注入層5のN型不純物濃度は表面に向かって漸次低くなるようにしても構わない。
【0035】
実施の形態2.
図6は、全体が200で表される、本発明に実施の形態2にかかるトランジスタの断面図である。図6中、図1と同一符号は、同一または相当箇所を示す。
【0036】
トランジスタ200では、カウンタドープ層2を全面に形成し、これをチャネル領域10およびソース/ドレイン領域として使用する。カウンタドープ層2は、イオン注入により形成される。注入条件は、例えば、注入エネルギ50〜80keV、ドーズ量1×1012〜8×1012/cm2であり、好適には注入エネルギ70keV、ドーズ量5×1012/cm2である。カウンタドープ層2の不純物濃度は、1×1013/cm−3程度となる。
【0037】
N−注入層5、P−注入層8を形成しない点を除いて、上述のトランジスタ100と同じ構造を有する。
【0038】
このように、本実施の形態2にかかるトランジスタ200では、チャネル領域10とソース/ドレイン領域の不純物濃度が略等しく(約1×1013/cm−3)、ソース/ドレイン領域の不純物濃度を下げることができ、簡略な構造で30V以上の耐圧を得ることが可能となる。
【0039】
トランジスタ200の製造方法は、実施の形態1にかかるトランジスタ100の製造工程1、2を行った後、必要に応じてコンタクト等を形成すれば良い。
【0040】
実施の形態1、2では、チャネル領域がN型であるNチャネルトランジスタについて説明したが、本発明はPチャネルトランジスタにも適用できる。この場合、P型/N型の伝導型が、実施の形態1、2とは逆になる。
【図面の簡単な説明】
【0041】
【図1】本発明の実施の形態1にかかるトランジスタの断面図である。
【図2】図1の(a)A−A’、(b)B−B’における不純物濃度分布である。
【図3】本発明の実施の形態1にかかるトランジスタを利用したレベルシフタ回路の一例を示す。
【図4A】本実施の形態1にかかるトランジスタの製造工程の断面図である。
【図4B】本実施の形態1にかかるトランジスタの製造工程の断面図である。
【図4C】本実施の形態1にかかるトランジスタの製造工程の断面図である。
【図4D】本実施の形態1にかかるトランジスタの製造工程の断面図である。
【図5】本実施の形態1にかかるトランジスタの電流−電圧特性(I−Vカーブ)である。
【図6】本発明の実施の形態2にかかるトランジスタの断面図である。
【図7】図6の(a)A−A’、(b)B−B’における不純物濃度分布である。
【図8】従来のトランジスタの断面図である。
【図9】図8の(a)A−A’、(b)B−B’における不純物濃度分布である。
【符号の説明】
【0042】
1 ウエル領域、2 カウンタドープ層、3 ゲート絶縁膜、4 ゲート電極、5 N−注入層、6 サイドウォールスペーサ、7 コンタクト、8 P−注入層、10 チャネル領域、100 トランジスタ。
【技術分野】
【0001】
本発明は、トランジスタおよびその製造方法に関し、特に、30V以上の耐圧を有するデプレッション型トランジスタおよびその製造方法に関する。
【背景技術】
【0002】
NAND型フラッシュメモリの書き込みに用いられるレベルシフタ回路には、書き込み電圧以上の耐圧を有するn型MOSトランジスタが必要であった。例えば、特許文献1に記載のレベルシフタ回路では、耐圧が20Vのn型MOSトランジスタがレベルシフタ回路として用いられている。
【0003】
図8は、全体が500で表される従来構造のn型MOSトランジスタの断面図である。トランジスタ500では、半導体基板(図示せず)にP型ウエル領域1が形成され、その表面側に、N型のカウンタドープ層2が形成されている。カウンタドープ層2の上にはゲート絶縁膜3を介してゲート電極4が設けられている。ゲート電極4の側壁にはサイドウォールスペーサ6が設けられている。ゲート電極4の下部のカウンタドープ層2は、チャネル領域10となる。
ウエル領域1には、チャネル領域10を挟んで、カウンタドープ層2に重なるようにN−注入層(エクステンション層)5が設けられ、ソース/ドレイン領域を形成している。ソース/ドレイン領域の上にはコンタクト7が設けられている。
【0004】
図9は、トランジスタ500の不純物濃度分布であり、(a)は図8のA−A’における不純物濃度分布、(b)は図8のB−B’における不純物濃度分布を示す。図9において、横軸はウエル領域1の表面からの深さ、縦軸はN型/P型の不純物濃度である。図9中、実線はP型不純物であるB(ボロン)の分布であり、破線はN型不純物であるP(リン)の分布である。ソース/ドレイン領域では、チャネル領域よりN型不純物濃度が高くなっている。
【特許文献1】特開2003−208793号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、フラッシュメモリの微細化や、書き込み/消去等の高速動作のためには、書き込み等により高い電圧を印加する必要があり、図8に示すトランジスタ500を用いたレベルシフタ回路では耐圧が不十分であり、例えば30Vの電圧をカットオフして0Vを出力することは不可能であった。
【0006】
そこで、本発明は、レベルシフタ回路等に使用する、例えば耐圧が30V以上のトランジスタの提供を目的とする。
【課題を解決するための手段】
【0007】
そこで発明者らは鋭意研究の結果、従来のトランジスタでは、表面近傍での電界集中に起因して耐圧が制限されることを見出し、これを防止すべく本発明を完成した。
【0008】
即ち、本発明の一の形態は、デプレッション型トランジスタであって、第1導電型の半導体基板と、半導体基板の表面に形成された第2導電型のカウンタドープ層と、カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、ゲート電極の両側の半導体基板に形成された第2導電型層とを含み、ゲート電極の下方のカウンタドープ層がチャネル領域となり、第2導電型層がソース/ドレイン領域となり、ソース/ドレイン領域は、更に、第2導電型層と半導体基板の表面との間に形成された第1導電型層を含むことを特徴とするトランジスタである。
【発明の効果】
【0009】
以上のように、本発明によれば、表面近傍での電界集中を緩和し、高耐圧のトランジスタを提供することができる。
【発明を実施するための最良の形態】
【0010】
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
【0011】
実施の形態1.
図1は、全体が100で表される、本実施の形態1にかかるMOS型トランジスタの断面図である。
トランジスタ100は、例えばシリコンからなる半導体基板(図示せず)に形成された、P型ウエル領域1を有する。P型ウエル領域1の不純物濃度は、例えば1×1012/cm3である。ウエル領域1の表面側には、N型のカウンタドープ層2が形成されている。カウンタドープ層2の不純物濃度は、例えば1×1013/cm3以上、1×1014/cm3以下であり、通常のエクステンション領域より1桁程度、不純物濃度が低くなっている。カウンタドープ層2の上には、例えば酸化シリコンからなるゲート絶縁膜3を介してゲート電極4が設けられている。ゲート電極4は、例えば多結晶シリコンからなる。更に、ゲート電極4の側壁を覆うように、例えば酸化シリコンからなるサイドウォールスペーサ6が設けられている。ゲート電極4の下部のカウンタドープ層2が、チャネル領域10となる。
【0012】
ウエル領域1には、チャネル領域10を挟んで、N−注入層(エクステンション層)5とP−注入層8が設けられている。N−注入層5とP−注入層8は、ソース/ドレイン領域を形成する。ソース/ドレイン領域において、N−注入層5の深さが最も深く、カウンタドープ層2、P−注入層8の順に浅くなる。また、N−注入層(エクステンション層)5の不純物濃度は例えば1×1013/cm3である。P−注入層8の不純物濃度は、N−注入層5の不純物濃度と同程度で、電子と正孔が打ち消し合う程度が好ましい。
【0013】
ソース/ドレイン領域の上には、例えば多結晶シリコンからなるコンタクト7が設けられている、コンタクト7は、ソース/ドレイン領域とオーミック接合される。
【0014】
図2は、トランジスタ100の不純物濃度分布であり、(a)は図1のA−A’における不純物濃度分布、(b)は図1のB−B’における不純物濃度分布を示す。図2において、横軸はウエル領域1の表面からの深さ、縦軸はN型/P型の不純物濃度である。図2中、実線はP型不純物であるB(ボロン)の分布であり、破線はN型不純物であるP(リン)の分布である。
【0015】
図2(a)(b)に示すように、ウエル領域1を形成するために、全面にBが2回注入されている。第1の注入条件(右側のピーク)は、例えば、注入エネルギ500〜800keV、ドーズ量1×1013/cm2以下であり、好適には注入エネルギ600keV、ドーズ量3×1012/cm2である。第2の注入条件(左側のピーク)は、例えば、注入エネルギ100〜300keV、ドーズ量1×1013/cm2以下であり、好適には注入エネルギ200keV、ドーズ量5×1012/cm2である。
ここでは、ウエル領域1の不純物濃度は2つのピークを持つように2回のイオン注入で形成したが、不純物濃度は深さ方向に一定としても構わない(実施の形態2においても同じ)。
【0016】
図2(a)に示すように、ソース/ドレイン領域には、N−注入層(エクステンション層)5の形成のために、Pが注入されている。注入条件は、例えば、注入エネルギ60〜100keV、ドーズ量3×1012〜1×1013/cm2であり、好適には注入エネルギ90keV、ドーズ量7×1012/cm2である。なお、カウンタドープ層2の不純物濃度は、N−注入層5の不純物濃度より十分に低いため、ここではN−注入層5の不純物分布に含まれている。
【0017】
更に、ソース/ドレイン領域には、P−注入層8の形成のために、B(BF2)が注入されている。注入条件は、例えば、注入エネルギ60〜100keV、ドーズ量3×1012〜1×1013/cm2であり、好適には注入エネルギ90keV、ドーズ量8×1012/cm2である。
【0018】
ソース/ドレイン領域では、N型のN−注入層5およびカウンタドープ層2の電子を打ち消すように、P−注入層8が注入される。この結果、図2(a)にP(リン)有効濃度として記載したような濃度分布を有するN型となる。
【0019】
図2(a)において、P(リン)有効濃度のN型不純物の分布曲線と、ウエル領域のP型不純物の分布曲線が、表面近傍で交差する。従って、この交差点より表面側において、P型の薄層領域が得られる。この薄膜領域のP型不純物濃度は、例えば1×1012/cm3以下となる。
【0020】
一方、図2(b)に示すように、カウンタドープ層2の形成のために、Pが注入されている。注入条件は、例えば、注入エネルギ50〜80keV、ドーズ量1×1012〜8×1012/cm2であり、好適には注入エネルギ70keV、ドーズ量5×1012/cm2である。なお、上述のように、カウンタドープ層2は全体に形成されているが、ソース/ドレイン領域では濃度分布として現れていない。
【0021】
このように、本実施の形態1にかかるトランジスタ100では、ソース/ドレイン領域において、N−拡散層5の表面近傍が、P−注入層8の形成により、P型に反転した構造となる。この結果、チャネル領域10を挟んで両側のソース/ドレイン領域間に30V程度の高電圧を印加しても、表面近傍での電界集中が起きず、耐圧を大きくすることができる。
【0022】
即ち、P−注入層8を形成することなく、N−注入層5のみ形成した場合、表面近傍で電界集中が発生しやすく、これに起因して耐圧が例えば20V程度に制限されるという問題があった。これに対して、トランジスタ100では、N型のソース/ドレイン領域がウエル中に埋め込まれた構造となるため、このような表面での電界集中に起因する耐圧の制限を防止することができる。
【0023】
図3は、トランジスタ100を利用したレベルシフタ回路(低い電圧振幅を高い電圧振幅に変換する回路)の一例であり、破線で囲んだ素子(デプレッション型NMOSトランジスタ)として、トランジスタ100を用いることができる。
トランジスタ100を利用したレベルシフタ回路では、素子数の低減、耐圧の向上が可能となる。また、動作的にはダイナミック動作をスタティック動作にする(電源30Vをそのまま伝えることができる)ことができる。
【0024】
次に、図4A〜図4Dを用いて、本実施の形態1にかかるトランジスタ100の製造方法について説明する。図4A〜図4Dは、トランジスタ100の製造工程の断面図を示す。かかる製造工程は、以下の工程1〜4を有する。なお、ウエル領域1、カウンタドープ層2、N−注入層5、P−注入層8のイオン注入条件は、上述の通りである。
【0025】
工程1:図4Aに示すように、半導体基板(図示せず)中に、ウエル領域1を例えば、イオン注入により形成する。続いて、例えばCVD法を用いて、酸化シリコンからなるゲート絶縁膜3を形成する。
【0026】
工程2:図4Bに示すように、例えば多結晶シリコン層を全面に形成した後、リソグラフィ工程およびエッチング工程を用いて、ゲート電極4を形成する。
【0027】
工程3:図4Cに示すように、例えばゲート電極4を注入マスクに用いて、ゲート電極4の両側に、例えばPを注入して(矢印20)、N−注入層5を形成する。
【0028】
工程4:図4Dに示すように、例えばゲート電極4を注入マスクに用いて、ゲート電極4の両側に、例えばB(BF2)を注入して(矢印21)、P−注入層8を形成する。これにより、上述のように、N−注入層5の表面近傍が低濃度のP型に反転する。
【0029】
必要に応じてコンタクト7等を形成し、図1に示すトランジスタ100が完成する。
【0030】
以上のように、本実施の形態1にかかるトランジスタ100の製造方法では、工程3のP注入と、工程4のB注入が、同じマスクを用いて行えるため、製造工程を大幅に増やすことなく、P−注入層8を形成して表面近傍をP型に反転させることができる。
【0031】
図5は、トランジスタ100の電流−電圧特性(I−Vカーブ)であり、横軸にゲート電圧Vg、縦軸にオン電流(ドレイン電流)Ionを示す。オン電流は、ゲート長Lg=2.0μmに対する電流であり、ゲート幅10μmあたりの電流(A/W=10μm)として表されている。
【0032】
図5に示すように、トランジスタ100はデプレッション型のため、ゲート電圧0Vで、約1.0E−06Aの電流が観察される(ノーマリオン)。ゲート電圧を負に印加していくと、ゲート電圧が約−3.0Vでドレイン電流は実質的に流れなくなり、オフ状態(カットオフ)となる。
【0033】
図5の回路では、基板とドレインの間に高電圧が印加される。即ち、Vb(基板電圧)が−30.9V、Vd(ドレイン電圧)が0.1Vであるため、基板−ドレイン間に31Vの高耐圧が印加できることがわかる。
【0034】
なお、本実施の形態1では、P−注入層8の形成によりN−注入層5の表面近傍をP型に反転させたが、反転させることなく、低濃度のN型としてもかまわない。この場合も、表面近傍での電界集中を防止し、耐圧を大きくすることができる。また、N−注入層5のN型不純物濃度は表面に向かって漸次低くなるようにしても構わない。
【0035】
実施の形態2.
図6は、全体が200で表される、本発明に実施の形態2にかかるトランジスタの断面図である。図6中、図1と同一符号は、同一または相当箇所を示す。
【0036】
トランジスタ200では、カウンタドープ層2を全面に形成し、これをチャネル領域10およびソース/ドレイン領域として使用する。カウンタドープ層2は、イオン注入により形成される。注入条件は、例えば、注入エネルギ50〜80keV、ドーズ量1×1012〜8×1012/cm2であり、好適には注入エネルギ70keV、ドーズ量5×1012/cm2である。カウンタドープ層2の不純物濃度は、1×1013/cm−3程度となる。
【0037】
N−注入層5、P−注入層8を形成しない点を除いて、上述のトランジスタ100と同じ構造を有する。
【0038】
このように、本実施の形態2にかかるトランジスタ200では、チャネル領域10とソース/ドレイン領域の不純物濃度が略等しく(約1×1013/cm−3)、ソース/ドレイン領域の不純物濃度を下げることができ、簡略な構造で30V以上の耐圧を得ることが可能となる。
【0039】
トランジスタ200の製造方法は、実施の形態1にかかるトランジスタ100の製造工程1、2を行った後、必要に応じてコンタクト等を形成すれば良い。
【0040】
実施の形態1、2では、チャネル領域がN型であるNチャネルトランジスタについて説明したが、本発明はPチャネルトランジスタにも適用できる。この場合、P型/N型の伝導型が、実施の形態1、2とは逆になる。
【図面の簡単な説明】
【0041】
【図1】本発明の実施の形態1にかかるトランジスタの断面図である。
【図2】図1の(a)A−A’、(b)B−B’における不純物濃度分布である。
【図3】本発明の実施の形態1にかかるトランジスタを利用したレベルシフタ回路の一例を示す。
【図4A】本実施の形態1にかかるトランジスタの製造工程の断面図である。
【図4B】本実施の形態1にかかるトランジスタの製造工程の断面図である。
【図4C】本実施の形態1にかかるトランジスタの製造工程の断面図である。
【図4D】本実施の形態1にかかるトランジスタの製造工程の断面図である。
【図5】本実施の形態1にかかるトランジスタの電流−電圧特性(I−Vカーブ)である。
【図6】本発明の実施の形態2にかかるトランジスタの断面図である。
【図7】図6の(a)A−A’、(b)B−B’における不純物濃度分布である。
【図8】従来のトランジスタの断面図である。
【図9】図8の(a)A−A’、(b)B−B’における不純物濃度分布である。
【符号の説明】
【0042】
1 ウエル領域、2 カウンタドープ層、3 ゲート絶縁膜、4 ゲート電極、5 N−注入層、6 サイドウォールスペーサ、7 コンタクト、8 P−注入層、10 チャネル領域、100 トランジスタ。
【特許請求の範囲】
【請求項1】
デプレッション型トランジスタであって、
第1導電型の半導体基板と、
該半導体基板の表面に形成された第2導電型のカウンタドープ層と、
該カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、
該ゲート電極の両側の該半導体基板に形成された第2導電型層とを含み、
該ゲート電極の下方の該カウンタドープ層がチャネル領域となり、該第2導電型層がソース/ドレイン領域となり、
該ソース/ドレイン領域は、更に、該第2導電型層と該半導体基板の表面との間に形成された第1導電型層を含むことを特徴とするトランジスタ。
【請求項2】
デプレッション型トランジスタであって、
第1導電型の半導体基板と、
該半導体基板の表面に形成された第2導電型のカウンタドープ層と、
該カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、
該ゲート電極の両側の該半導体基板に形成された第2導電型層とを含み、
該ゲート電極の下方の該カウンタドープ層がチャネル領域となり、該第2導電型層がソース/ドレイン領域となり、
該第2導電型層の不純物濃度が、該半導体基板の表面に向かって漸次低くなることを特徴とするトランジスタ。
【請求項3】
デプレッション型トランジスタであって、
第1導電型の半導体基板と、
該半導体基板の表面に形成された第2導電型のカウンタドープ層と、
該カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極とを含み、
該ゲート電極の下方の該カウンタドープ層がチャネル領域となり、該チャネル領域を挟んでその両側に延びた該カウンタドープ層がソース/ドレイン領域となることを特徴とするトランジスタ。
【請求項4】
上記半導体基板は、第1導電型のウエル領域を含むことを特徴とする請求項1〜3のいずれかに記載のトランジスタ。
【請求項5】
上記カウンタドープ層の、第2導電型の不純物濃度が、1×1013/cm3以上で、1×1014/cm3以下であることを特徴とする請求項1〜3のいずれかに記載のトランジスタ。
【請求項6】
デプレッション型トランジスタの製造方法であって、
第1導電型の半導体基板を準備する工程と
該半導体基板の表面に、第2導電型のカウンタドープ層を形成する工程と、
該カウンタドープ層の上に誘電体膜と導電体層とを含むゲート電極を形成する工程と、
該ゲート電極の両側に、該カウンタドープ層より深い第2導電型の注入層と、該カウンタドープ層より浅い第1導電型の注入層とを形成し、該ゲート電極の下方をチャネル領域、該チャネル領域の両側をソース/ドレイン領域とする工程を含み、
第1導電型の注入層を形成することにより、該カウンタドープ層の表面近傍が、第2導電型から第1導電型に反転することを特徴とするトランジスタの製造方法。
【請求項7】
デプレッション型トランジスタの製造方法であって、
第1導電型の半導体基板を準備する工程と
該半導体基板の表面に、第2導電型のカウンタドープ層を形成する工程と、
該カウンタドープ層の上に誘電体膜と導電体層とを含むゲート電極を形成する工程と、
該ゲート電極の両側に、該カウンタドープ層より深い第2導電型の注入層と、該カウンタドープ層より浅い第1導電型の注入層とを形成し、該ゲート電極の下方をチャネル領域、該チャネル領域の両側をソース/ドレイン領域とする工程を含み、
第1導電型の注入層を形成することにより、該カウンタドープ層の表面近傍の第2導電型の不純物濃度を低くすることを特徴とするトランジスタの製造方法。
【請求項1】
デプレッション型トランジスタであって、
第1導電型の半導体基板と、
該半導体基板の表面に形成された第2導電型のカウンタドープ層と、
該カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、
該ゲート電極の両側の該半導体基板に形成された第2導電型層とを含み、
該ゲート電極の下方の該カウンタドープ層がチャネル領域となり、該第2導電型層がソース/ドレイン領域となり、
該ソース/ドレイン領域は、更に、該第2導電型層と該半導体基板の表面との間に形成された第1導電型層を含むことを特徴とするトランジスタ。
【請求項2】
デプレッション型トランジスタであって、
第1導電型の半導体基板と、
該半導体基板の表面に形成された第2導電型のカウンタドープ層と、
該カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、
該ゲート電極の両側の該半導体基板に形成された第2導電型層とを含み、
該ゲート電極の下方の該カウンタドープ層がチャネル領域となり、該第2導電型層がソース/ドレイン領域となり、
該第2導電型層の不純物濃度が、該半導体基板の表面に向かって漸次低くなることを特徴とするトランジスタ。
【請求項3】
デプレッション型トランジスタであって、
第1導電型の半導体基板と、
該半導体基板の表面に形成された第2導電型のカウンタドープ層と、
該カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極とを含み、
該ゲート電極の下方の該カウンタドープ層がチャネル領域となり、該チャネル領域を挟んでその両側に延びた該カウンタドープ層がソース/ドレイン領域となることを特徴とするトランジスタ。
【請求項4】
上記半導体基板は、第1導電型のウエル領域を含むことを特徴とする請求項1〜3のいずれかに記載のトランジスタ。
【請求項5】
上記カウンタドープ層の、第2導電型の不純物濃度が、1×1013/cm3以上で、1×1014/cm3以下であることを特徴とする請求項1〜3のいずれかに記載のトランジスタ。
【請求項6】
デプレッション型トランジスタの製造方法であって、
第1導電型の半導体基板を準備する工程と
該半導体基板の表面に、第2導電型のカウンタドープ層を形成する工程と、
該カウンタドープ層の上に誘電体膜と導電体層とを含むゲート電極を形成する工程と、
該ゲート電極の両側に、該カウンタドープ層より深い第2導電型の注入層と、該カウンタドープ層より浅い第1導電型の注入層とを形成し、該ゲート電極の下方をチャネル領域、該チャネル領域の両側をソース/ドレイン領域とする工程を含み、
第1導電型の注入層を形成することにより、該カウンタドープ層の表面近傍が、第2導電型から第1導電型に反転することを特徴とするトランジスタの製造方法。
【請求項7】
デプレッション型トランジスタの製造方法であって、
第1導電型の半導体基板を準備する工程と
該半導体基板の表面に、第2導電型のカウンタドープ層を形成する工程と、
該カウンタドープ層の上に誘電体膜と導電体層とを含むゲート電極を形成する工程と、
該ゲート電極の両側に、該カウンタドープ層より深い第2導電型の注入層と、該カウンタドープ層より浅い第1導電型の注入層とを形成し、該ゲート電極の下方をチャネル領域、該チャネル領域の両側をソース/ドレイン領域とする工程を含み、
第1導電型の注入層を形成することにより、該カウンタドープ層の表面近傍の第2導電型の不純物濃度を低くすることを特徴とするトランジスタの製造方法。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6】
【図7】
【図8】
【図9】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6】
【図7】
【図8】
【図9】
【公開番号】特開2009−212110(P2009−212110A)
【公開日】平成21年9月17日(2009.9.17)
【国際特許分類】
【出願番号】特願2008−50438(P2008−50438)
【出願日】平成20年2月29日(2008.2.29)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【出願人】(599092848)力晶半導体股▲ふん▼有限公司 (27)
【Fターム(参考)】
【公開日】平成21年9月17日(2009.9.17)
【国際特許分類】
【出願日】平成20年2月29日(2008.2.29)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【出願人】(599092848)力晶半導体股▲ふん▼有限公司 (27)
【Fターム(参考)】
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