半導体装置の製造方法

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート絶縁膜７、ゲート電極８ａ，８ｂ、ソース・ドレイン用のｎ^＋型半導体領域９ｂ及びｐ^＋型半導体領域１０ｂを形成してから、半導体基板１上に金属膜及びバリア膜を形成し、第１の熱処理を行って金属膜とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させることで、金属膜を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層４１を形成する。その後、バリア膜および未反応の金属膜を除去してから、第２の熱処理を行い金属シリサイド層４１を安定化させる。これ以降、半導体基板１の温度が第２の熱処理の熱処理温度よりも高温となるような処理は行わない。第２の熱処理の熱処理温度は、金属元素ＭのダイシリサイドＭＳｉ_２の格子サイズと半導体基板１の格子サイズが一致する温度よりも低くする。

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【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に半導体領域を形成する工程、
（ｃ）前記半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
（ｄ）第１の熱処理を行って前記金属膜と前記半導体領域とを反応させて、前記金属膜を構成する金属元素のモノシリサイドからなる金属シリサイド層を形成する工程、
（ｅ）前記（ｄ）工程後に、未反応の前記金属膜を除去し、前記半導体領域上に前記金属シリサイド層を残す工程、
（ｆ）前記（ｅ）工程後に、前記第１の熱処理よりも熱処理温度が高い第２の熱処理を行う工程、
（ｇ）前記（ｆ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に絶縁膜を形成する工程、
を有し、
前記（ｆ）工程の前記第２の熱処理の熱処理温度は、前記金属膜を構成する前記金属元素のダイシリサイドの格子サイズと、前記半導体基板の格子サイズとが一致する第１の温度よりも低いことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記金属膜は、Ｎｉ膜またはＮｉ合金膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記金属膜は、Ｎｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙ合金膜、Ｎｉ−Ｙｂ合金膜、Ｎｉ−Ｅｒ合金膜またはＮｉ−ランタノイド合金膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程の後には、前記半導体基板の温度が前記第２の熱処理の熱処理温度よりも高温となるような処理は行われないことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記金属膜はＮｉ膜であり、前記第１の温度は５９０℃であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記金属膜を構成する前記金属元素のダイシリサイド相よりも、前記金属膜を構成する前記金属元素のモノシリサイド相の方が低抵抗率であり、
前記（ｆ）工程の前記第２の熱処理後も、前記金属シリサイド層は、前記金属元素のモノシリサイド相のままであることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記第２の熱処理は、前記金属シリサイド層の安定化のために行われることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記半導体基板は、シリコン含有材料からなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記半導体基板の結晶構造がダイヤモンド構造であり、前記金属元素のダイシリサイドの結晶構造が蛍石構造であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記第２の熱処理の熱処理温度における前記金属元素のダイシリサイドの格子サイズと前記半導体基板の格子サイズとの差は、前記半導体基板の格子サイズの０．０１％以上であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記第２の熱処理の熱処理温度における前記金属元素のダイシリサイドの格子サイズと前記半導体基板の格子サイズとの差は、前記半導体基板の格子サイズの０．０２％以上であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、不活性ガスまたは窒素ガス雰囲気中で前記第２の熱処理が行われることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記半導体領域は、ソースまたはドレイン用の半導体領域であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ａ）工程後に、
（ａ１）前記半導体基板上にゲート絶縁膜を形成する工程、
（ａ２）前記ゲート絶縁膜上にゲート電極を形成する工程、
を更に有し、
前記（ｃ）工程では、前記半導体領域上を含む前記半導体基板上に、前記ゲート電極を覆うように、前記金属膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程後で前記（ｄ）工程前に、
（ｃ１）前記金属膜上に第１バリア膜を形成する工程、
を更に有し、
前記（ｅ）工程では、前記第１バリア膜および未反応の前記金属膜を除去することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第１バリア膜は、前記半導体基板に引張応力を生じさせる膜であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記第１バリア膜は、前記第１の熱処理を行っても前記金属膜と反応しない膜であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、
前記（ｃ）工程前に、
（ｃ２）前記半導体基板の主面の前記半導体領域の表面をドライクリーニングする工程、
を更に有し、
前記（ｃ２）工程後、前記半導体基板を大気中にさらすことなく前記（ｃ）工程および前記（ｃ１）工程が行われることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法において、
前記（ａ）工程の後に、
（ａ３）前記半導体基板に素子分離用の溝を形成する工程、
（ａ４）前記素子分離用の溝内に埋め込まれた絶縁体からなる素子分離領域を形成する工程、
を更に有し、
前記（ａ４）工程で形成された前記素子分離領域は、前記半導体基板に圧縮応力を生じさせるように作用し、
前記素子分離領域で規定された活性領域に、前記半導体領域が形成されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１５記載の半導体装置の製造方法において、
前記（ｅ）工程後で前記（ｆ）工程前に、
（ｅ１）前記金属シリサイド層上を含む前記半導体基板上に第２バリア膜を形成する工程、
を更に有し、
前記（ｆ）工程後で前記（ｇ）工程前に、
（ｆ１）前記第２バリア膜を除去する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記第１バリア膜および前記第２バリア膜は、前記半導体基板に引張応力を生じさせる膜であることを特徴とする半導体装置の製造方法。
【請求項２２】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に素子分離領域を形成し、ｎチャネル型電界効果トランジスタを形成する活性領域とｐチャネル型電界効果トランジスタを形成する活性領域とを規定する工程、
（ｃ）前記半導体基板上に前記ｎチャネル型電界効果トランジスタのゲート絶縁膜、および前記ｐチャネル型電界効果トランジスタのゲート絶縁膜を形成する工程、
（ｄ）前記ｎチャネル型電界効果トランジスタのゲート絶縁膜上、および前記ｐチャネル型電界効果トランジスタのゲート絶縁膜上にそれぞれゲート電極を形成する工程、
（ｅ）前記半導体基板に前記ｎチャネル型電界効果トランジスタのソースまたはドレイン用の半導体領域、および前記ｐチャネル型電界効果トランジスタのソースまたはドレイン用の半導体領域を形成する工程、
（ｆ）前記ｎチャネル型電界効果トランジスタのゲート電極および半導体領域上、および前記ｐチャネル型電界効果トランジスタのゲート電極および半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
（ｇ）前記金属膜上に第１バリア膜を形成する工程、
（ｈ）第１の熱処理を行って、前記金属膜と前記ｎチャネル型電界効果トランジスタのゲート電極または半導体領域、および前記金属膜と前記ｐチャネル型電界効果トランジスタのゲート電極または半導体領域とを反応させて金属シリサイド層を形成する工程、
（ｉ）前記（ｈ）工程後に、前記第１バリア膜および前記金属膜を構成する金属元素を除去し、前記ｎチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上、および前記ｐチャネル型電界効果トランジスタのゲート電極または半導体領域の表面上に前記金属シリサイド層を残す工程、
（ｊ）第２の熱処理を行う工程とを有し、
前記（ｈ）工程では、前記金属膜と前記ｐチャネル型電界効果トランジスタの半導体領域とを反応させたときの前記金属膜の反応率が、前記金属膜と前記ｎチャネル型電界効果トランジスタの半導体領域とを反応させたときの前記金属膜の反応率よりも低くなる温度範囲において、前記第１の熱処理が行われることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記ｐチャネル型電界効果トランジスタの半導体領域の表面上に形成される前記金属シリサイド層の厚さが、前記ｎチャネル型電界効果トランジスタの半導体領域の表面上に形成される前記金属シリサイド層の厚さよりも薄いことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２２記載の半導体装置の製造方法において、
前記（ｊ）工程では、前記ｐチャネル型電界効果トランジスタの半導体領域の表面上に形成される前記金属シリサイド層の厚さが、前記ｎチャネル型電界効果トランジスタの半導体領域の表面上に形成される前記金属シリサイド層の厚さよりも薄いことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２２記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記金属膜と前記ｐチャネル型電界効果トランジスタの半導体領域との反応において、前記金属膜は全てが消費されるわけではなく、前記ｐチャネル型電界効果トランジスタの半導体領域の表面上に形成された前記金属シリサイド層の上に、未反応の前記金属膜を構成する金属元素が残留することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２２記載の半導体装置の製造方法において、
前記（ｊ）工程の前記第２の熱処理の温度は、前記（ｈ）工程の前記第１の熱処理の温度よりも高いことを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２２記載の半導体装置の製造方法において、
前記（ｈ）工程で形成される前記金属シリサイド層は前記金属膜を構成する金属元素のダイメタルシリサイドからなり、
前記（ｊ）工程の前記第２の熱処理により、前記金属シリサイド層は、前記金属膜を構成する前記金属元素のメタルモノシリサイドからなる金属シリサイド層になることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２２記載の半導体装置の製造方法において、
前記金属膜はＮｉ膜、Ｎｉ合金膜またはＰｔ膜であることを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２２記載の半導体装置の製造方法において、
前記金属膜はＮｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙ合金膜、Ｎｉ−Ｙｂ合金膜、Ｎｉ−Ｅｒ合金膜、Ｎｉ−ランタノイド合金膜またはＰｔ膜であることを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２２記載の半導体装置の製造方法において、
前記（ｈ）工程で形成される前記金属シリサイド層は、前記金属膜を構成する金属元素のダイメタルシリサイドよりもメタルリッチなシリサイドからなり、
前記（ｊ）工程の前記第２の熱処理により、前記金属シリサイド層は、前記金属膜を構成する前記金属元素のダイメタルシリサイドからなる金属シリサイド層になることを特徴とする半導体装置の製造方法。
【請求項３１】
請求項３０記載の半導体装置の製造方法において、
前記金属膜はＰｔ膜であることを特徴とする半導体装置の製造方法。
【請求項３２】
請求項２２記載の半導体装置の製造方法において、
前記金属膜はＮｉ膜であることを特徴とする半導体装置の製造方法。
【請求項３３】
請求項３２記載の半導体装置の製造方法において、
前記（ｈ）工程の前記第１の熱処理の温度は２６０℃以上、３２０℃未満であることを特徴とする半導体装置の製造方法。
【請求項３４】
請求項３２記載の半導体装置の製造方法において、
前記（ｆ）工程で形成される前記金属膜の厚さは４ｎｍから３３ｎｍであることを特徴とする半導体装置の製造方法。
【請求項３５】
請求項２２記載の半導体装置の製造方法において、
前記第１バリア膜は、前記第１の熱処理を行っても前記金属シリサイド層と反応しない膜であることを特徴とする半導体装置の製造方法。
【請求項３６】
請求項２２記載の半導体装置の製造方法において、
前記第１バリア膜はＴｉ膜またはＴｉＮ膜であることを特徴とする半導体装置の製造方法。
【請求項３７】
請求項２２記載の半導体装置の製造方法において、
前記（ｆ）工程前に、
（ｆ１）前記ｎチャネル型電界効果トランジスタのゲート電極または半導体領域の表面、および前記ｐチャネル型電界効果トランジスタのゲート電極または半導体領域の表面をドライクリーニングする工程、
を更に有し、
前記（ｆ１）工程後、前記半導体基板を大気中にさらすことなく前記（ｆ）工程および前記（ｇ）工程が行われることを特徴とする半導体装置の製造方法。
【請求項３８】
請求項２２記載の半導体装置の製造方法において、
前記（ｉ）工程後で前記（ｊ）工程前に、
（ｊ１）前記金属シリサイド層上を含む前記半導体基板上に第２バリア膜を形成する工程、
を更に有し、
前記（ｊ）工程後に、
（ｊ２）前記第２バリア膜を除去する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項３９】
請求項３８記載の半導体装置の製造方法において、
前記第２バリア膜は、前記第２の熱処理を行っても前記金属シリサイド層と反応しない膜であることを特徴とする半導体装置の製造方法。
【請求項４０】
請求項３８記載の半導体装置の製造方法において、
前記第２バリア膜はＴｉＮ膜、またはＴｉ膜を下層とするＴｉ膜とＴｉＮ膜との積層膜であることを特徴とする半導体装置の製造方法。
【請求項４１】
請求項３８記載の半導体装置の製造方法において、
前記（ｉ）工程後で前記（ｊ１）工程前に、
（ｊ３）前記金属シリサイド層の表面をドライクリーニングする工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項４２】
請求項２２記載の半導体装置の製造方法において、
前記（ｊ）工程の前記第２の熱処理の熱処理温度は、前記金属膜を構成する前記金属元素のダイシリサイドの格子サイズと、前記半導体基板の格子サイズとが一致する第１の温度よりも低いことを特徴とする半導体装置の製造方法。
【請求項４３】
請求項４２記載の半導体装置の製造方法において、
前記半導体基板の結晶構造がダイヤモンド構造であり、前記金属元素のダイシリサイドの結晶構造が蛍石構造であることを特徴とする半導体装置の製造方法。
【請求項４４】
請求項４３記載の半導体装置の製造方法において、
前記第２の熱処理の熱処理温度における前記金属元素のダイシリサイドの格子サイズと前記半導体基板の格子サイズとの差は、前記半導体基板の格子サイズの０．０１％以上であることを特徴とする半導体装置の製造方法。
【請求項４５】
請求項４４記載の半導体装置の製造方法において、
前記第２の熱処理の熱処理温度における前記金属元素のダイシリサイドの格子サイズと前記半導体基板の格子サイズとの差は、前記半導体基板の格子サイズの０．０２％以上であることを特徴とする半導体装置の製造方法。
【請求項４６】
請求項４２記載の半導体装置の製造方法において、
前記（ｊ）工程の後には、前記半導体基板の温度が前記第２の熱処理の熱処理温度よりも高温となるような処理は行われないことを特徴とする半導体装置の製造方法。
【請求項４７】
請求項４２記載の半導体装置の製造方法において、
前記金属膜は、Ｎｉ膜、Ｎｉ−Ｐｔ合金膜、Ｎｉ−Ｐｄ合金膜、Ｎｉ−Ｙ合金膜、Ｎｉ−Ｙｂ合金膜、Ｎｉ−Ｅｒ合金膜またはＮｉ−ランタノイド合金膜であることを特徴とする半導体装置の製造方法。
【請求項４８】
請求項４７記載の半導体装置の製造方法において、
前記金属膜を構成する前記金属元素のダイシリサイド相よりも、前記金属膜を構成する前記金属元素のモノシリサイド相の方が低抵抗率であり、
前記（ｊ）工程の前記第２の熱処理後も、前記金属シリサイド層は、前記金属元素のモノシリサイド相のままであることを特徴とする半導体装置の製造方法。
【請求項４９】
請求項４８記載の半導体装置の製造方法において、
前記（ｉ）工程後で前記（ｊ）工程前に、
（ｊ１）前記金属シリサイド層上を含む前記半導体基板上に第２バリア膜を形成する工程、
を更に有し、
前記（ｊ）工程後に、
（ｊ２）前記第２バリア膜を除去する工程、
を更に有することを特徴とする半導体装置の製造方法。

【図１】