【課題】ＭＯＳ−ＦＥＴの駆動力を向上させる高性能な半導体装置及びその製造方法を提供すること。
【解決手段】ＣＭＯＳ−ＦＥＴ回路を備える半導体装置において、ＮＭＯＳ形成領域周辺の素子分離膜（１０２）の一部に設けられ引張応力を有する引張応力膜（１１９）と、ＰＭＯＳ形成領域周辺の素子分離膜（１０２）の一部に設けられ圧縮応力を有する圧縮応力膜（１２０）と、の少なくとも一方を備えている。 （もっと読む）

ソース／ドレイン（２０）とゲート（２６）との間の接点（３２）が、ゲート誘電体（４６）の選択部分（３５）へ埋設物を注入することによりゲート誘電体（４６）の選択部分（３５）を導電性にすることで行われる。ゲート材料は集積回路全体（１０）の上の層に位置する。ゲート（２６）がソース／ドレイン（２０）に接続する領域（３２）が識別され、この識別位置（３５）においてゲート誘電体（４６）が導電性となるよう埋設物が注入される。ソース／ドレイン（２０）が導電性ゲート誘電体（３５）のそのような導電性領域の下を延び、該位置で埋設物が注入されたゲート誘電体（３５）がゲート（２６）をソース／ドレイン（２０）に短絡するように、ソース／ドレイン（２０）は形成される。これによって集積回路（１０）上のスペースが節約され、相互接続層の必要性が低減され、露出したシリコン基板上にポリシリコンを堆積およびエッチングさせることに付随する問題を回避することができる。
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第一ウェハ上に形成された第一の複数のトランジスタと、第二ウェハ上に形成された第二の複数のトランジスタとを備えた集積回路。第一トランジスタのうち少なくとも実質的に大部分が第一導電型であり、第二の複数のトランジスタのうち少なくとも実質的に大部分が第二導電型である。ウェハ同士が結合された後、第二ウェハの一部が除去されて、第二の複数のトランジスタのチャネルの歪みの圧縮性が、第一の複数のトランジスタのチャネルの歪みの圧縮性よりも高くなる。
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本発明は、基板（１１）と、第１及び第２半導体層（２、３）を連続して備える半導体層構造体と第１導電型の表面領域を有するシリコンの半導体本体（１）とを備え、表面領域には第１導電型と逆の第２導電型のチャネルを有する電界効果トランジスタ（Ｍ）が設けられ、表面領域は、電界効果トランジスタ（Ｍ）のための第２導電型のソース及びドレイン領域（４Ａ、４Ｂ）と、第２半導体層（３）の一部分を形成する、前記ソース及びドレイン領域間に挿入されたより低いドーピング濃度を有するチャネル領域（３Ａ）と、チャネル領域（３Ａ）の下に埋め込まれ、チャネル領域（３Ａ）のものよりはるかに高いドーピング濃度を有し、第１半導体層（２）の一部分を形成する第１導電型の埋め込み半導体領域（２Ａ）とが設けられる、半導体装置（１０）に関する。本発明によれば、半導体本体（１）には、電界効果トランジスタ（Ｍ）だけでなく、それぞれ第２、第１及び第２導電型のエミッタ、ベース及びコレクタ領域（５Ａ、５Ｂ、５Ｃ）を有するバイポーラ・トランジスタ（Ｂ）も設けられ、エミッタ領域（５Ａ）は第２半導体層（３）内に形成され、ベース領域（５Ｂ）は第１半導体層（２）内に形成される。このようにして、高周波用途に非常に適した、本発明による方法を使用して製造するのが容易なＢｉ（Ｃ）ＭＯＳ ＩＣ（１０）が得られる。好ましくは、第１半導体層（２）はＳｉ−Ｇｅを備えデルタドープされるが、第２半導体層（３）はひずみＳｉを備える。
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デュアルゲート半導体装置の製造方法は、シリコン体（１６）の第１の表面（１４）の一部分上に第１のゲート（１２）が形成された後であるが、前記第１の表面の反対側のシリコン体の第２の表面（４４）上に第２のゲート（５２）を形成する前に行われるソース及びドレインコンタクト領域（３４，３６）のシリサイド化を備える。第１のゲート（１２）はソース及びドレインコンタクト領域がシリコンチャネル（１８）に位置合わせされることを保証するマスクの働きをする。さらに、製造の早い段階でシリサイド化を行うことにより、第２のゲートの材料の選択が高温処理により制限されない。シリサイド化によるシリコン体の第２の表面での材料特性の違いがシリサイドのソースコンタクト領域とドレインコンタクト領域との間に前記第２のゲートを横方向に位置合わせされることを可能にすることが有利である。
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半導体形成プロセスでは、第１及び第２トランジスタを第１及び第２ウェル領域のそれぞれの上に形成し、第１トランジスタは第１ゲート誘電体を有し、そして第２トランジスタは第１ゲート誘電体とは異なる第２ゲート誘電体を有する。第１トランジスタは第１ゲート電極を有し、そして第２トランジスタは第２ゲート電極を有する。第１及び第２ゲート電極は組成が同じである。第１ゲート誘電体及び第２ゲート誘電体は共に、酸化ハフニウム及び酸化アルミニウムのような高ｋ誘電体を含むことができる。第１及び第２ゲート電極は共に、ゲート電極層を該当するゲート誘電体の上に含む。ゲート電極層は、ＴａＳｉＮ及びＴａＣのいずれかであることが好ましい。第１及び第２ゲート電極は共に、導電層をゲート電極層の上に含むことができる。このような一の実施形態では、導電層はポリシリコン及びタングステンからなる。
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分離トレンチ（２０９）をウェハ（２０１）に形成するプロセスである。このプロセスでは、（例えば、異方性堆積法により）第１誘電体材料（３０７）をトレンチ（２０９）の中に堆積させ、次に第２誘電体材料（３０９）を（例えば、異方性堆積法により）トレンチ（２０９）内の第１誘電体材料（３０７）を覆うように堆積させる。第３材料（５０１）をトレンチ（２０９）内に、かつ第２誘電体材料（３０９）の上に堆積させる。第２材料（３０９）及び第３材料（５０１）の内の一方の材料は、他方の材料をエッチングしないように選択的にエッチングすることができる。一の例では、第１材料（３０７）は第２材料（３０９）よりも小さい誘電率を有する。
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大きな引張応力を有する半導体デバイスを提供することを目的とする。半導体デバイスは、ソース領域及びドレイン領域を備える基板を有する。ソース領域及びドレイン領域の各々は、それぞれ、複数の分離されたソース区画及びドレイン区画を含む。シャロートレンチ分離（ＳＴＩ）領域がソース領域の２つの分離されたソース区画間及びドレイン領域の２つの分離されたドレイン区画間に形成される。ゲート積層体が基板に形成される。引張誘起層が基板上に形成される。引張誘起層はＳＴＩ領域、ソース領域、ドレイン領域及びゲート積層体を覆っている。引張誘起層は基板に引張応力を生じさせることが可能な絶縁体である。

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ダイアモンド状のカーボンチャネルを有する電界効果トランジスタの製造方法、及び該製造方法により製造されるトランジスタ。
前記電界効果トランジスタは、ゲート絶縁膜（３）によりチャネル（７）から分離されたゲート電極（５）により制御されるチャネル（７）により接続されるソース（１０）及びドレイン（１１）を含む。前記チャネル（７）はダイアモンド状のカーボン層により形成される。前記トランジスタの製造方法は、続いて、ダイアモンド状のカーボン層を基板上（２）に堆積させ、ゲート絶縁層（３）を堆積させ、そして、少なくとも１つの導電層（４）を堆積させることを含む。前記導電層（４）は前記ゲート電極（５）からエッチングされる。次に、側面の絶縁膜（６）を形成するために、前記ゲート電極（５）の側面に絶縁材料が堆積される。次に、前記ゲート絶縁層（３）がエッチングされ、そして、前記ダイアモンド状のカーボン層がチャネル（７）の輪郭を描くようにエッチングされる。次に、前記ソース（１０）を形成するための半導体材料、及び前記ドレイン（１１）を形成するための半導体材料がチャネル（７）の両側に堆積される。
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【課題】 トランジスタ本体として働く垂直方向のシリコン「フィン」を用いて、低い接触抵抗を持つ高密度の垂直型Ｆｉｎ−ＦＥＴデバイスを生成すること。
【解決手段】 低い接触抵抗を示す新しいクラスの高密度の垂直型Ｆｉｎ−ＦＥＴデバイスが説明される。これらの垂直型Ｆｉｎ−ＦＥＴデバイスは、トランジスタ本体として働く垂直方向のシリコン「フィン」（１２Ａ）を有する。ドープされたソース領域及びドレイン領域（２６Ａ、２８Ａ）が、それぞれフィン（１２Ａ）の下部及び上部内に形成される。ゲート（２４Ａ、２４Ｂ）が、フィンの側壁に沿って形成される。適切なバイアスがゲート（２４Ａ、２４Ｂ）に印加されると、電流は、ソース領域（２６Ａ）とドレイン領域（２８Ａ）との間で、フィン（１２Ａ）を通して垂直方向に流れる。ｐＦＥＴ、ｎＦＥＴ、マルチ・フィン、シングル・フィン、マルチ・ゲート、及びダブルゲートの垂直型Ｆｉｎ−ＦＥＴを同時に形成するための統合プロセスが説明される。 （もっと読む）

直流ノード拡散領域の下に埋め込み酸化物を設けず、すべてのデバイスのための本体接触部を有する選択的ＳＯＩ構造を提供する。印加電圧Ｖｄｄ、接地ＧＮＤ、基準電圧Ｖｒｅｆおよびその他の類似ＤＣノードなどのＤＣノード拡散領域の直下に存在する埋め込み酸化物を設けずに、すべてのデバイスのための本体接触部を有する選択的ＳＯＩ構造を提供する。本発明の選択的ＳＯＩ構造をＩＣ中に用いて回路の性能を改善することができる。本発明の選択的ＳＯＩ構造は、上に配置された複数のＳＯＩデバイスを有する上部Ｓｉ含有層を備える絶縁体上シリコン（ＳＯＩ）基板材料を含む。本ＳＯＩデバイスは、本体接触部領域を介して下地のＳｉ含有基板と接触する。下地の埋め込み酸化物領域を備えないＤＣノード拡散領域がＳＯＩデバイスの一つに隣接する。

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ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの各々においてチャネル方向を＜１００＞方向に設定し、ＳＴＩ型素子分離構造に、引っ張り応力を蓄積した第１の応力補償膜を形成し、さらにシリコン基板上に素子分離構造を覆うように引っ張り応力を蓄積した第２の応力補償膜を形成する。 （もっと読む）

【課題】 半導体デバイスおよび半導体デバイスの製造方法を提供する。
【解決手段】 半導体デバイスはｐＦＥＴおよびｎＦＥＴのためのチャネルを含む。ＳｉＧｅ層はｐＦＥＴチャネルのソースおよびドレイン領域に選択的に成長され、Ｓｉ：Ｃ層はｎＦＥＴチャネルのソースおよびドレイン領域に選択的に成長される。ＳｉＧｅ層およびＳｉ：Ｃ層は、下に位置するＳｉ層の格子ネットワークに一致して応力成分を生成する。１つの実施形態では、これによって、ｐＦＥＴチャネルでは圧縮成分が引き起こされ、ｎＦＥＴでは引張成分が引き起こされる。 （もっと読む）

【課題】 デバイス内の酸化に起因する圧縮応力を防止するために界面に覆い被さる浅いトレンチ分離領域（ＳＴＩ）を有する相補型金属酸化物半導体（ＣＭＯＳ）デバイスを提供すること。
【解決手段】 この半導体デバイス及び製造方法は、電流の流れの方向に平行な方向及び電流の流れに対し横方向に、Ｓｉ−ＳｉＯ_２界面に覆い被さる張出し部を備えた浅いトレンチ分離領域を有するｎ型チャネル電界効果トランジスタ（ｎ型ＦＥＴ）を提供する。また、このデバイス及び方法は、電流の流れに対し横方向に、Ｓｉ−ＳｉＯ_２界面に覆い被さる張出し部を備えた浅いトレンチ分離領域を有するｐ型チャネル電界効果トランジスタ（ｐ型ＦＥＴ）を提供する。しかしながら、ｐ型ＦＥＴの浅いトレンチ分離領域は、電流の流れの方向に平行な方向には張出し部を備えない。 （もっと読む）

ナノクラスターを備えたデバイスを形成するプロセス。本プロセスは、ナノクラスター（例えばシリコンナノ結晶）を形成する段階と、デバイスの誘電体を形成する次の段階中に酸化剤によるナノクラスターの酸化を抑制するためにナノクラスターを覆って酸化バリア層を形成する段階とを含む。酸化バリア層の少なくとも一部は、誘電体の形成後に除去される。１つの実施例では、本デバイスは、ナノクラスターがメモリの電荷蓄積トランジスタの電荷蓄積位置として利用されるメモリである。この実施例では、酸化バリア層が、メモリの高電圧トランジスタ用のゲート誘電体を形成することにより、ナノクラスターを酸化剤から保護する。 （もっと読む）

半導体装置は、複数の積層された層群を有する超格子を有する。また装置は、電荷キャリアが積層された層群と平行な方向に超格子を通って輸送される領域を有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。さらにエネルギーバンド調整層は、少なくとも一つの非半導体分子層を有し、この層は、連接する基本半導体部分の結晶格子内に閉じ込められる。従って超格子は、平行な方向において、エネルギーバンド調整層がない場合に比べて大きな電荷キャリア移動度を有する。

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基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。 （もっと読む）

【課題】 ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を有する集積回路を提供することにある。
【解決手段】 第１の歪みは、ＮＦＥＴではなくＰＦＥＴのみのソースおよびドレイン領域内に配置されたシリコン・ゲルマニウムなどの格子不整合半導体層を介してＮＦＥＴではなくＰＦＥＴのチャネル領域に加えられる。ＰＦＥＴおよびＮＦＥＴを形成するプロセスが提供される。ＰＦＥＴのソースおよびドレイン領域になるためのエリア内にトレンチがエッチングされ、それに隣接するＰＦＥＴのチャネル領域に歪みを加えるために、格子不整合シリコン・ゲルマニウム層をそこにエピタキシャル成長させる。シリコン・ゲルマニウム層の上にシリコンの層を成長させ、シリコンの層からサリサイドを形成して、低抵抗ソースおよびドレイン領域を提供することができる。 （もっと読む）

垂直方向の半導体装置は、電気装置そして／または相互接続を含む分離して作られた基板に付加される。多くの垂直方向の半導体装置は物理的に互いに分離され、そして同一半導体本体又は半導体基板内には配置されない。多くの垂直方向の半導体装置は取り付けられた後に個別のドープされたスタック構造を生成するため、エッチングされた数個のドーピングされた半導体領域を含む薄い層として分離して作られた基板へ付加される。あるいは多くの垂直方向の半導体装置が分離して作られた基板に取り付けるのに先立ち製作される。ドープされたスタック構造は、ダイオードキャパシタ、ｎ‐ＭＯＳＦＥＴ、ｐ‐ＭＯＳＦＥＴ、バイポーラトランジスタ、及び浮遊ゲートトランジスタのベースを形成する。強誘電体メモリー装置、強磁性体メモリー装置、カルコゲニド位相変更装置が分離して作られた基板と連結して使用するために、堆積可能なアッド‐オン層に形成される。堆積可能なアッド‐オン層は相互接続ラインを含む。

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