半導体装置
【課題】pチャネル型半導体活性領域とnチャネル型半導体活性領域のそれぞれに適切な応力を作用させて、これら両領域共にキャリア移動度の向上が図れる半導体装置を提供する。
【解決手段】pチャネル型半導体活性領域と、nチャネル型半導体活性領域と、素子分離絶縁層と、素子分離絶縁層とは異なる材料からなり、pチャネル型半導体活性領域のチャネル長方向の両端に接して設けられ、pチャネル型半導体活性領域のチャネルに対してチャネル長方向の圧縮応力を作用させる絶縁層とを備え、pチャネル型半導体活性領域は、チャネル長方向の両端に接する絶縁層と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層とによって周囲を囲まれ、nチャネル型半導体活性領域は、素子分離絶縁層によって周囲を囲まれている。
【解決手段】pチャネル型半導体活性領域と、nチャネル型半導体活性領域と、素子分離絶縁層と、素子分離絶縁層とは異なる材料からなり、pチャネル型半導体活性領域のチャネル長方向の両端に接して設けられ、pチャネル型半導体活性領域のチャネルに対してチャネル長方向の圧縮応力を作用させる絶縁層とを備え、pチャネル型半導体活性領域は、チャネル長方向の両端に接する絶縁層と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層とによって周囲を囲まれ、nチャネル型半導体活性領域は、素子分離絶縁層によって周囲を囲まれている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、詳しくはpチャネル型半導体活性領域とnチャネル型半導体活性領域とを有する半導体装置に関する。
【背景技術】
【0002】
近年、半導体トランジスタに求められる性能が高まるにつれ、トランジスタを微細化するだけでは性能を向上させることが困難になってきており、新しい技術が採用され始めている。そのひとつとして、チャネルに応力を作用させてキャリア(電子または正孔)の移動度を上げてトランジスタの性能を向上させる技術がある。
【0003】
例えば、特許文献1には、NMOSアクティブ領域及びPMOSアクティブ領域の周囲を囲んで設けられ、それら領域を絶縁分離する絶縁層から、各領域に応力を作用させることが開示されている。
【0004】
一般に、NMOSアクティブ領域は、等方的に引張応力が作用するとキャリア(電子)移動度の向上が図れる。PMOSアクティブ領域は、チャネル長方向(電流が流れる方向)のみに異方的に圧縮応力が作用するとキャリア(正孔)移動度の向上が図れる。特許文献1の構成では、PMOSアクティブ領域にチャネル長方向の圧縮応力を作用させるための絶縁層が、NMOSアクティブ領域におけるチャネル幅方向(チャネル長方向に対して略垂直な方向)の端に設けられているため、その絶縁層の圧縮応力がNMOSアクティブ領域にも作用してしまい、NMOSアクティブ領域におけるキャリア移動度を低下させてしまう可能性がある。
【特許文献1】米国特許第7081395号明細書
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、pチャネル型半導体活性領域とnチャネル型半導体活性領域のそれぞれに適切な応力を作用させて、これら両領域共にキャリア移動度の向上が図れる半導体装置を提供する。
【課題を解決するための手段】
【0006】
本発明の一態様によれば、p型ソース領域とp型ドレイン領域とを有するpチャネル型半導体活性領域と、n型ソース領域とn型ドレイン領域とを有するnチャネル型半導体活性領域と、前記pチャネル型半導体活性領域と前記nチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、前記素子分離絶縁層とは異なる材料からなり、前記pチャネル型半導体活性領域のチャネル長方向の両端に接して設けられ、前記pチャネル型半導体活性領域のチャネルに対して前記チャネル長方向の圧縮応力を作用させる絶縁層と、を備え、前記pチャネル型半導体活性領域は、前記チャネル長方向の両端に接する前記絶縁層と、前記チャネル長方向に対して略平行な側面に接する前記素子分離絶縁層とによって周囲を囲まれ、前記nチャネル型半導体活性領域は、前記素子分離絶縁層によって周囲を囲まれていることを特徴とする半導体装置が提供される。
【0007】
また、本発明の他の一態様によれば、p型ソース領域とp型ドレイン領域とを有するpチャネル型半導体活性領域と、n型ソース領域とn型ドレイン領域とを有するnチャネル型半導体活性領域と、前記pチャネル型半導体活性領域及び前記nチャネル型半導体活性領域の周囲を囲んで前記pチャネル型半導体活性領域と前記nチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、前記pチャネル型半導体活性領域の表面を覆って設けられ、等方的な圧縮応力を有する第1のストレスライナーと、前記nチャネル型半導体活性領域の表面を覆って設けられ、等方的な引張応力を有する第2のストレスライナーと、を備え、前記素子分離絶縁層は、前記pチャネル型半導体活性領域のチャネル長方向の両端に接する部分で選択的に、前記pチャネル型半導体活性領域の表面よりも凹んでおり、この凹んだ部分と前記pチャネル型半導体活性領域の表面との間に形成された段部を覆うように、前記第1のストレスライナーが設けられていることを特徴とする半導体装置が提供される。
【0008】
また、本発明のさらに他の一態様によれば、p型ソース領域とp型ドレイン領域とを有するpチャネル型半導体活性領域と、n型ソース領域とn型ドレイン領域とを有するnチャネル型半導体活性領域と、前記pチャネル型半導体活性領域及び前記nチャネル型半導体活性領域の周囲を囲んで前記pチャネル型半導体活性領域と前記nチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、を備え、前記素子分離絶縁層に対する選択的な紫外線照射により、前記素子分離絶縁層における前記nチャネル型半導体活性領域の周囲を囲む部分は、等方的な引張応力を有し、前記素子分離絶縁層における前記pチャネル型半導体活性領域のチャネル長方向の両端に接する部分は、実質応力を有しないもしくは圧縮応力を有することを特徴とする半導体装置が提供される。
【発明の効果】
【0009】
本発明によれば、pチャネル型半導体活性領域とnチャネル型半導体活性領域のそれぞれに適切な応力を作用させて、これら両領域共にキャリア移動度の向上が図れる半導体装置が提供される。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照し、本発明の実施形態について説明する。なお、各図面中、同じ構成部分には同一の符号を付している。
【0011】
[第1の実施形態]
図1は、本発明の第1の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図2(a)は図1におけるA−A断面図であり、図2(b)は図1におけるB−B断面図である。
図3は、同半導体装置における要部の模式斜視図である。
【0012】
本実施形態に係る半導体装置は、同一半導体基板上に形成されたp型FET(Field Effect Transitor)とn型FETとを備える。
【0013】
p型FETは、正孔が電流伝導に寄与するpチャネル型半導体活性領域11を有する。pチャネル型半導体活性領域11は、n型半導体領域の表面に、図2(a)に表すように、p型ソース/p型ドレイン領域13が選択的に形成された構造を有する。p型ソース/p型ドレイン領域13間がチャネルとして機能し、その上にはゲート絶縁膜9を介してゲート電極10が設けられている。ゲート電極10に所望の制御電圧が印加されると、ゲート絶縁膜9下のチャネルに正孔が誘起されpチャネルができ、p型ソース/p型ドレイン領域13間が導通し電流が流れる。
【0014】
n型FETは、電子が電流伝導に寄与するnチャネル型半導体活性領域21を有する。nチャネル型半導体活性領域21は、p型半導体領域の表面にn型ソース/n型ドレイン領域が選択的に形成された構造を有し、n型ソース/n型ドレイン領域間がチャネルとして機能し、その上にはp型FETと同様ゲート絶縁膜9を介してゲート電極10が設けられている。n型FETにおいて、ゲート電極10に所望の制御電圧が印加されると、ゲート絶縁膜9下のチャネルに電子が誘起されnチャネルができ、n型ソース/n型ドレイン領域間が導通し電流が流れる。
【0015】
本実施形態では、複数(図1では例えば2つ)のpチャネル型半導体活性領域11が、互いのチャネル長方向(電流が流れる方向)を略平行にして設けられている。隣り合うpチャネル型半導体活性領域11どうしの間には、STI(Shallow Trench Isolation)構造の素子分離絶縁層5が介在している。
【0016】
p型FET領域に隣接してn型FET領域が設けられ、そのn型FET領域にnチャネル型半導体活性領域21が設けられている。nチャネル型半導体活性領域21はそのチャネル長方向を、pチャネル型半導体活性領域11のチャネル長方向に対して略平行にして設けられている。
【0017】
ゲート電極10は、pチャネル型半導体活性領域11及びnチャネル型半導体活性領域21のチャネル長方向に対して略垂直な方向に延在している。
【0018】
なお、図2では省略しているが、図3に表すように、ゲート電極10の側面にはサイドウォール絶縁層7が設けられている。
【0019】
素子分離絶縁層5は、例えば酸化シリコン、NSG(Non-doped Silicate Glass)などの絶縁材料からなり、pチャネル型半導体活性領域11とnチャネル型半導体活性領域21とを絶縁分離している。
【0020】
pチャネル型半導体活性領域11のチャネル長方向の両端には、素子分離絶縁層5とは異なる材料からなる絶縁層12が設けられている。絶縁層12は、pチャネル型半導体活性領域11のチャネル長方向の両端における、チャネル長方向に対して略垂直な端面に接している。pチャネル型半導体活性領域11におけるチャネル幅方向(チャネル長方向に対して略垂直な方向)の幅と、絶縁層12におけるチャネル幅方向の幅とは略等しい。
【0021】
絶縁層12の形成方法の一例を以下に説明する。
【0022】
図3に表すように、例えばシリコンからなる半導体層(半導体基板)3の表層部分を選択的にエッチングしてpチャネル型半導体活性領域11となる部分を残し、その周囲を素子分離絶縁層5で埋め込んだ後、リソグラフィー技術とRIE(Reactive Ion Etching)技術を用いて、pチャネル型半導体活性領域11のチャネル長方向の両端面に接する素子分離絶縁層5を選択的に除去し、この除去により形成された凹部に絶縁層12を埋め込む。
【0023】
絶縁層12の埋め込み時、ゲート絶縁膜、ゲート電極10、サイドウォール絶縁層7はまだ形成されておらず、絶縁層12を構成する材料は、pチャネル型半導体活性領域11及び素子分離絶縁層5の全面に堆積されるが、例えばCMP(Chemical Mechanical Polish)法により、素子分離絶縁層5内に埋め込まれた部分以外の絶縁層12は除去される。これにより、pチャネル型半導体活性領域11のチャネル長方向の両端に、周囲の素子分離絶縁層5とは異なる材料からなる絶縁層12を形成することができる。その後、ゲート絶縁膜、ゲート電極10、サイドウォール絶縁層7等が形成される。
【0024】
p型FETの表面は第1のストレスライナー6aによって覆われ、n型FETの表面は第2のストレスライナー6bによって覆われている。図1において、第1のストレスライナー6aが形成された領域と、第2のストレスライナー6bが形成された領域との境界を2点鎖線で示す。
【0025】
第1のストレスライナー6aは、pチャネル型半導体活性領域11の表面、そのチャネルの上に設けられたゲート電極10、pチャネル型半導体活性領域11の周囲の素子分離絶縁層5表面および絶縁層12表面を覆っている。
【0026】
第2のストレスライナー6bは、nチャネル型半導体活性領域21の表面、そのチャネルの上に設けられたゲート電極10、およびnチャネル型半導体活性領域21の周囲の素子分離絶縁層5表面を覆っている。
【0027】
第1のストレスライナー6aは、例えば窒化シリコンからなり、等方的な圧縮応力を有する。第2のストレスライナー6bは、例えば窒化シリコンからなり、等方的な引張応力を有する。ストレスライナー6a、6b形成時のガス種、ガス流量、温度、圧力などのプロセス条件、膜厚等を制御することで、引張応力を持つか圧縮応力を持つか、さらにそれら応力の大きさを制御できる。
【0028】
n型FETでは、そのチャネルに対して、チャネル長方向に引張応力が、チャネル幅方向にも引張応力が作用すると、キャリア(電子)移動度が向上し、トランジスタの性能の向上が図れる。本実施形態では、nチャネル型半導体活性領域21のチャネルには、第2のストレスライナー6bによって、図1において白抜き矢印で示すように等方的な引張応力が作用する。すなわち、nチャネル型半導体活性領域21のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、nチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【0029】
pチャネル型半導体活性領域11のチャネルには、第1のストレスライナー6aによって等方的な圧縮応力が作用する。しかし、p型FETでは、キャリア(正孔)の移動度を向上させるためには、チャネル長方向のみに異方的に圧縮応力を作用させることが望ましい。
【0030】
そこで、本実施形態では、pチャネル型半導体活性領域11のチャネル長方向の両端に接して設けた絶縁層12によって、チャネル長方向のみの圧縮応力の選択的な増大を図っている。
【0031】
pチャネル型半導体活性領域11は、チャネル長方向の両端に接する絶縁層12と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層5とによって周囲を囲まれている。
【0032】
絶縁層12は、素子分離絶縁層5よりも、室温測定時におけるシリコンに対する圧縮応力が大きい材料からなり、pチャネル型半導体活性領域11のチャネルに対してチャネル長方向の圧縮応力を作用させる。そのような機能を有する絶縁層12として、例えば、素子分離絶縁層5を構成する酸化シリコンやNSG(Non-doped Silicate Glass)よりも熱膨張係数の小さい材料(窒化シリコンなど)を用いることができ、ここで素子分離絶縁層5については、プロセス条件等により適宜任意の応力を作用させればよく、実質応力を有しないものを用いてもよい。
【0033】
本実施形態では、第1のストレスライナー6aとは別の構成(絶縁層12)によって、pチャネル型半導体活性領域11のチャネルに対して、チャネル長方向のみの圧縮応力を選択的に増大させることができる。この結果、等方的に圧縮応力が作用してしまう第1のストレスライナー6aによる応力作用を補正して、チャネル幅方向よりも相対的にチャネル長方向の圧縮応力のみを選択的に大きくすることができ、pFETにおけるキャリア(正孔)移動度を向上させることができる。
【0034】
nチャネル型半導体活性領域21は、素子分離絶縁層5のみによって周囲を囲まれ、素子分離絶縁層5より大きい圧縮応力を有する絶縁層12には接していない。したがって、nチャネル型半導体活性領域21においては、第2のストレスライナー6bによる等方的な引張応力の影響を妨げる応力(絶縁層12からの圧縮応力)が作用せず、第2のストレスライナー6bによる等方的な引張応力によってキャリア(電子)移動度を向上させることができる。
【0035】
すなわち、本実施形態によれば、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0036】
なお、この第1の実施形態において、等方的な引張応力を有する素子分離絶縁層5を用いてもよい。
【0037】
この場合、素子分離絶縁層5のみによって周囲を囲まれたnチャネル型半導体活性領域21に対しては、第2のストレスライナー6bに加えて素子分離絶縁層5からも等方的な引張応力を作用させてキャリア移動度のよりいっそうの向上が図れる。
【0038】
また、pチャネル型半導体活性領域11については、チャネル長方向の両端に接する絶縁層12によってチャネル長方向の圧縮応力をチャネルに作用させることができ、チャネル長方向に対して略平行な側面に接する素子分離絶縁層5によってチャネル幅方向に引張応力を作用させることができる。すなわち、pチャネル型半導体活性領域11については、チャネル長方向に圧縮応力を、チャネル幅方向に引張応力をというようにそれぞれの方向に適切な応力を異方的に作用させてキャリア移動度の向上が図れる。
【0039】
次に、本実施形態におけるp型FETの構造について、チャネル長方向に作用する圧縮応力をシミュレーションした結果について説明する。
【0040】
図4は、シミュレーションに用いたモデル構造と寸法を示す。
【0041】
ゲート電極10下のチャネルにおける電流が流れる方向の長さ(チャネル長)を65(nm)、pチャネル型半導体活性領域11におけるチャネル長方向の中心Oと、チャネルとの間の長さを100(nm)、チャネルと、pチャネル型半導体活性領域11の端との間の長さを200(nm)、サイドウォール絶縁層7のチャネル長方向の長さを52(nm)、絶縁層12のチャネル長方向の長さを200(nm)、pチャネル型半導体活性領域11及び絶縁層12の厚さを300(nm)、pチャネル型半導体活性領域11及び絶縁層12のチャネル幅方向の幅を150(nm)とした。
【0042】
このようなモデルにおいて、絶縁層12がない場合を基準に、絶縁層12が有する圧縮応力を、1.5(GPa)、3(GPa)、7(GPa)、15(GPa)、30(GPa)、50(GPa)、70(GPa)、100(GPa)とした場合におけるチャネルのストレス変化をシミュレーションした。
【0043】
図5、6はそのシミュレーションの結果を示す。
図5、6において、横軸はチャネル長方向の位置を表し、中央付近がチャネルの位置に対応する。縦軸は、pチャネル型半導体活性領域11(シリコン層)に作用するチャネル長方向の応力を表し、数値の前の−(マイナス)は圧縮応力であることを示す。図6は、図5よりも大きな圧縮応力の縦軸領域を示している。
【0044】
図5、6の各グラフにおいて、aは絶縁層12がない(絶縁層12の圧縮応力がゼロ)場合を、bは絶縁層12の圧縮応力が1.5(GPa)、cは絶縁層12の圧縮応力が3(GPa)、dは絶縁層12の圧縮応力が7(GPa)、eは絶縁層12の圧縮応力が15(GPa)、fは絶縁層12の圧縮応力が30(GPa)、gは絶縁層12の圧縮応力が50(GPa)、hは絶縁層12の圧縮応力が70(GPa)、iは絶縁層12の圧縮応力が100(GPa)の場合をそれぞれ示す。
【0045】
比較的大きな応力を持たせることができる材料として窒化シリコンが現在用いられることが多いが、現状、窒化シリコンが有する圧縮応力としては2〜3(GPa)程度が限界とされている。本実施形態の構造によれば、絶縁層12が3(GPa)の圧縮応力を有する場合(図5におけるグラフc)、チャネルに対して約100(MPa)の圧縮応力をチャネル長方向に作用させることが可能であるが、この程度の圧縮応力であってもp型FETのチャネルにおけるキャリア移動度の向上に大きな効果が得られる。
【0046】
次第に応力の大きな窒化シリコンが開発されてきた経緯を鑑みると、将来さらに大きな圧縮応力を持った絶縁層が開発されることが期待できる。そのような材料を本実施形態における絶縁層12の材料として用いることで、図5、6のシミュレーション結果が示すようにさらなるチャネルストレスの増大が図れ、キャリア移動度のさらなる向上が期待できる。
【0047】
[第2の実施形態]
図7は、本発明の第2の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図8(a)は図7におけるC−C断面図であり、図8(b)は図7におけるD−D断面図である。
図9は、同半導体装置における要部の模式斜視図である。
【0048】
本実施形態に係る半導体装置も、前述した第1の実施形態と同様、同一半導体基板上に形成されたp型FETとn型FETとを備える。p型FETの複数のpチャネル型半導体活性領域11と、n型FETの複数のnチャネル型半導体活性領域21とが、互いのチャネル長方向を略平行にして設けられている。pチャネル型半導体活性領域11とnチャネル型半導体活性領域21との間、および隣り合うpチャネル型半導体活性領域11どうしの間には、素子分離絶縁層5が介在している。
【0049】
pチャネル型半導体活性領域11のチャネル長方向の両端には、素子分離絶縁層5とは異なる材料からなる絶縁層14が設けられている。絶縁層14は、pチャネル型半導体活性領域11のチャネル長方向の両端における、チャネル長方向に対して略垂直な端面に接している。絶縁層14のチャネル幅方向の幅は、pチャネル型半導体活性領域11のチャネル幅方向の幅よりも大きく、絶縁層14は複数のpチャネル型半導体活性領域11に対して共通の(一体な)構造として設けられている。
【0050】
p型FETの表面は、等方的な圧縮応力を有する第1のストレスライナー6aによって覆われ、n型FETの表面は、等方的な引張応力を有する第2のストレスライナー6bによって覆われている。図7において、第1のストレスライナー6aが形成された領域と、第2のストレスライナー6bが形成された領域との境界を2点鎖線で示す。
【0051】
本実施形態においても、nチャネル型半導体活性領域21のチャネルには、第2のストレスライナー6bによって等方的な引張応力が作用する。すなわち、nチャネル型半導体活性領域21のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、nチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【0052】
また、pチャネル型半導体活性領域11は、チャネル長方向の両端に接する絶縁層14と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層5とによって周囲を囲まれている。
【0053】
絶縁層14は、素子分離絶縁層5よりも、室温測定時におけるシリコンに対する圧縮応力が大きい材料からなり、pチャネル型半導体活性領域11のチャネルに対してチャネル長方向の圧縮応力を作用させる。そのような機能を有する絶縁層14として、例えば、素子分離絶縁層5を構成する酸化シリコンやNSG(Non-doped Silicate Glass)よりも熱膨張係数の小さい材料(窒化シリコンなど)を用いることができ、ここで素子分離絶縁層5については、プロセス条件等により適宜任意の応力を作用させればよく、実質応力を有しないものを用いてもよい。
【0054】
本実施形態においても、第1のストレスライナー6aとは別の構成(絶縁層14)によって、pチャネル型半導体活性領域11のチャネルに対して、チャネル長方向のみの圧縮応力を選択的に増大させることができる。この結果、等方的に圧縮応力が作用してしまう第1のストレスライナー6aによる応力作用を補正して、チャネル幅方向よりも相対的にチャネル長方向の圧縮応力のみを選択的に大きくすることができ、pFETにおけるキャリア(正孔)移動度を向上させることができる。
【0055】
nチャネル型半導体活性領域21は、素子分離絶縁層5のみによって周囲を囲まれ、圧縮応力を有する絶縁層14には接していない。したがって、nチャネル型半導体活性領域21においては、第2のストレスライナー6bによる等方的な引張応力の影響を妨げる応力(絶縁層14からの圧縮応力)が作用せず、第2のストレスライナー6bによる等方的な引張応力によってキャリア(電子)移動度を向上させることができる。
【0056】
すなわち、本実施形態によれば、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0057】
なお、この第2の実施形態においても、等方的な引張応力を有する素子分離絶縁層5を用いてもよい。
【0058】
この場合でも、素子分離絶縁層5のみによって周囲を囲まれたnチャネル型半導体活性領域21に対しては、第2のストレスライナー6bに加えて素子分離絶縁層5からも等方的な引張応力を作用させてキャリア移動度の向上が図れる。
【0059】
また、pチャネル型半導体活性領域11については、チャネル長方向の両端に接する絶縁層14によってチャネル長方向の圧縮応力をチャネルに作用させることができ、チャネル長方向に対して略平行な側面に接する素子分離絶縁層5によってチャネル幅方向に引張応力を作用させることができる。すなわち、pチャネル型半導体活性領域11については、チャネル長方向に圧縮応力を、チャネル幅方向に引張応力をというようにそれぞれの方向に適切な応力を異方的に作用させてキャリア移動度の向上が図れる。
【0060】
次に、本実施形態におけるp型FETの構造について、チャネル長方向に作用する圧縮応力をシミュレーションした結果について説明する。
【0061】
図10は、シミュレーションに用いたモデル構造と寸法を示す。
【0062】
pチャネル型半導体活性領域11、ゲート電極10およびサイドウォール絶縁層7の寸法は、図4を参照して前述した第1の実施形態と同じである。絶縁層14のチャネル長方向の長さも第1の実施形態と同じで200(nm)であり、pチャネル型半導体活性領域11及び絶縁層14の厚さも第1の実施形態と同じで300(nm)である。第1の実施形態と異なるのは、絶縁層14のチャネル幅方向の幅が、pチャネル型半導体活性領域11のチャネル幅方向の幅よりも大きく、240(nm)である。絶縁層14は、そのチャネル幅方向の中心を、pチャネル型半導体活性領域11のチャネル幅方向の中心に略一致させ、pチャネル型半導体活性領域11よりもチャネル幅方向にはみ出している。
【0063】
このようなモデルにおいて、絶縁層14がない場合を基準に、絶縁層14が有する圧縮応力を、1.5(GPa)、3(GPa)、7(GPa)、15(GPa)、20(GPa)、30(GPa)、50(GPa)、70(GPa)、100(GPa)とした場合におけるチャネルのストレス変化をシミュレーションした。
【0064】
図11、12はそのシミュレーションの結果を示す。
図11、12において、横軸はチャネル長方向の位置を表し、中央付近がチャネルの位置に対応する。縦軸は、pチャネル型半導体活性領域11(シリコン層)に作用するチャネル長方向の応力を表し、数値の前の−(マイナス)は圧縮応力であることを示す。図12は、図11よりも大きな圧縮応力の縦軸領域を示している。
【0065】
図11、12の各グラフにおいて、aは絶縁層14がない(絶縁層14の圧縮応力がゼロ)場合を、bは絶縁層14の圧縮応力が1.5(GPa)、cは絶縁層14の圧縮応力が3(GPa)、dは絶縁層14の圧縮応力が7(GPa)、eは絶縁層14の圧縮応力が15(GPa)、fは絶縁層14の圧縮応力が20(GPa)、gは絶縁層14の圧縮応力が30(GPa)、hは絶縁層14の圧縮応力が50(GPa)、iは絶縁層14の圧縮応力が70(GPa)、jは絶縁層14の圧縮応力が100(GPa)の場合をそれぞれ示す。
【0066】
図5、6に表す第1の実施形態の構造のシミュレーション結果と比べると、絶縁層12と絶縁層14とが同じ圧縮応力を有する場合、pチャネル型半導体活性領域11よりもチャネル幅方向の幅が大きい絶縁層14を設けた方が、より大きな圧縮応力をチャネルに作用させることができ、pFETのキャリア(正孔)移動度の向上により効果的である。
【0067】
[第3の実施形態]
図13は、本発明の第3の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図14(a)は図13におけるE−E断面図であり、図14(b)は図13におけるF−F断面図である。
図15は、同半導体装置における要部の模式斜視図である。
【0068】
本実施形態に係る半導体装置も、前述した実施形態と同様、同一半導体基板上に形成されたp型FETとn型FETとを備える。p型FETの複数のpチャネル型半導体活性領域11と、n型FETの複数のnチャネル型半導体活性領域21とが、互いのチャネル長方向を略平行にして設けられている。pチャネル型半導体活性領域11とnチャネル型半導体活性領域21との間、および隣り合うpチャネル型半導体活性領域11どうしの間には、素子分離絶縁層5が介在している。
【0069】
素子分離絶縁層5におけるpチャネル型半導体活性領域11のチャネル長方向の両端面に接する部分は、図14(a)に表すように、pチャネル型半導体活性領域11の表面よりも凹んでいる。すなわち、pチャネル型半導体活性領域11及びnチャネル型半導体活性領域21の周囲を囲む素子分離絶縁層5において、pチャネル型半導体活性領域11のチャネル長方向の両端面に接する部分に、選択的に凹部15が形成されている。素子分離絶縁層5において、凹部15が形成された部分以外は、pチャネル型半導体活性領域11及びnチャネル型半導体活性領域21の表面と略面一である。
【0070】
p型FETの表面は、等方的な圧縮応力を有する第1のストレスライナー6aによって覆われ、n型FETの表面は、等方的な引張応力を有する第2のストレスライナー6bによって覆われている。図13において、第1のストレスライナー6aが形成された領域と、第2のストレスライナー6bが形成された領域との境界を2点鎖線で示す。
【0071】
第1のストレスライナー6aは、pチャネル型半導体活性領域11の表面、そのチャネルの上に設けられたゲート電極10、pチャネル型半導体活性領域11の周囲の素子分離絶縁層5表面を覆っている。素子分離絶縁層5の凹部15とpチャネル型半導体活性領域11の表面との間には、図14に表すように段部が形成され、第1のストレスライナー6aは、その段部を被覆している。
【0072】
第2のストレスライナー6bは、nチャネル型半導体活性領域21の表面、そのチャネルの上に設けられたゲート電極10、およびnチャネル型半導体活性領域21の周囲の素子分離絶縁層5表面を覆っている。
【0073】
本実施形態においても、nチャネル型半導体活性領域21のチャネルには、第2のストレスライナー6bによって等方的な引張応力が作用する。すなわち、nチャネル型半導体活性領域21のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、nチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【0074】
また、本実施形態では、素子分離絶縁層5の凹部15を、pチャネル型半導体活性領域11のチャネル長方向の両端に設けることで、pチャネル型半導体活性領域11における表層部分のチャネル長方向の両端面11aは、素子分離絶縁層5ではなく、第1のストレスライナー6aによって覆われる。これにより、第1のストレスライナー6aの圧縮応力を、pチャネル型半導体活性領域11のチャネルに対して両端面11aからチャネル長方向に作用させることができる。pチャネル型半導体活性領域11のチャネル長方向に対して略平行な側面は素子分離絶縁層5によって覆われており、その側面に第1のストレスライナー6aは接していない。
【0075】
したがって、pチャネル型半導体活性領域11のチャネルに対して、チャネル長方向のみの圧縮応力を選択的に増大させることができる。この結果、チャネル幅方向よりも相対的にチャネル長方向の圧縮応力のみを選択的に大きくすることができ、pFETにおけるキャリア(正孔)移動度を向上させることができる。
【0076】
nチャネル型半導体活性領域21は、素子分離絶縁層5のみによって周囲を囲まれ、第2のストレスライナー6bによる等方的な引張応力の影響を妨げる応力が作用せず、第2のストレスライナー6bによる等方的な引張応力によってキャリア(電子)移動度を向上させることができる。
【0077】
すなわち、本実施形態によれば、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0078】
なお、第1のストレスライナー6aは、凹部15の内壁面を単に被覆するだけでなく、凹部15内を完全に埋め込むように形成してもよい。
【0079】
次に、本実施形態におけるp型FETの構造について、チャネル長方向に作用する圧縮応力をシミュレーションした結果について説明する。
【0080】
図16は、シミュレーションに用いたモデル構造と寸法を示す。本モデルでは、凹部15に、第1のストレスライナー6aが完全に埋め込まれる構造とした。
【0081】
ゲート電極10下のチャネルにおける電流が流れる方向の長さ(チャネル長)を65(nm)、pチャネル型半導体活性領域11におけるチャネル長方向の中心Oと、チャネルとの間の長さを100(nm)、チャネルと、pチャネル型半導体活性領域11の端との間の長さを200(nm)、サイドウォール絶縁層7のチャネル長方向の長さを52(nm)、凹部15のチャネル長方向の長さを200(nm)、pチャネル型半導体活性領域11の厚さを300(nm)、pチャネル型半導体活性領域11及び凹部15のチャネル幅方向の幅を150(nm)とした。
【0082】
凹部15の深さを変化させて、チャネルに対するチャネル長方向の圧縮応力をシミュレーションした。第1のストレスライナー6aの圧縮応力は1.5(GPa)、膜厚は50(nm)と固定した。
【0083】
その結果を図17に示す。
横軸はチャネル長方向の位置を表し、中央付近がチャネルの位置に対応する。縦軸は、pチャネル型半導体活性領域11(シリコン層)に作用するチャネル長方向の応力を表し、数値の前の−(マイナス)は圧縮応力であることを示す。
【0084】
図17の各グラフにおいて、aは凹部15の深さが5(nm)の場合を、bは凹部15の深さが10(nm)の場合を、cは凹部15の深さが20〜30(nm)の場合をそれぞれ示す。
【0085】
図17の結果より、凹部15の深さが特に20〜30(nm)の場合で、チャネルに作用するチャネル長方向の圧縮応力が大きくなっている。
【0086】
次に、第1のストレスライナー6aの持つ圧縮応力を変化させて、チャネルに対するチャネル長方向の圧縮応力をシミュレーションした。凹部15の深さは200(nm)、第1のストレスライナー6aの膜厚は50(nm)と固定した。
【0087】
図18はそのシミュレーションの結果を示す。
図18において、横軸はチャネル長方向の位置を表し、中央付近がチャネルの位置に対応する。縦軸は、pチャネル型半導体活性領域11(シリコン層)に作用するチャネル長方向の応力を表し、数値の前の−(マイナス)は圧縮応力であることを示す。
【0088】
図18の各グラフにおいて、aは第1のストレスライナー6aの圧縮応力が1.5(GPa)の場合を、bは第1のストレスライナー6aの圧縮応力が3(GPa)の場合を、cは第1のストレスライナー6aの圧縮応力が7(GPa)の場合を、dは第1のストレスライナー6aの圧縮応力が15(GPa)の場合ををそれぞれ示す。
【0089】
比較的大きな応力を持たせることができる材料として窒化シリコンが現在用いられることが多いが、現状、窒化シリコンが有する圧縮応力としては2〜3(GPa)程度が限界とされている。本実施形態の構造によれば、第1のストレスライナー6aが3(GPa)の圧縮応力を有する場合(図18におけるグラフb)、チャネルに対して約100(MPa)の圧縮応力をチャネル長方向に作用させることが可能であるが、この程度の圧縮応力であってもp型FETのチャネルにおけるキャリア移動度の向上に大きな効果が得られる。
【0090】
次第に応力の大きな窒化シリコンが開発されてきた経緯を鑑みると、将来さらに大きな圧縮応力を持った絶縁層が開発されることが期待できる。そのような材料を本実施形態における凹部15を覆う第1のストレスライナー6aの材料として用いることで、図18のシミュレーション結果が示すようにさらなるチャネルストレスの増大が図れ、キャリア移動度のさらなる向上が期待できる。
【0091】
[第4の実施形態]
図19は、本発明の第4の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図20は図19におけるG−G断面図である。
【0092】
本実施形態に係る半導体装置も、同一半導体基板上に形成されたp型FET(Field Effect Transitor)とn型FETとを備える。
【0093】
p型FETは、正孔が電流伝導に寄与するpチャネル型半導体活性領域31を有する。pチャネル型半導体活性領域31は、n型半導体領域の表面に、図20に表すように、p型ソース/p型ドレイン領域24が選択的に形成された構造を有する。p型ソース/p型ドレイン領域24間がチャネルとして機能し、その上にはゲート絶縁膜29を介してゲート電極30が設けられている。ゲート電極30に所望の制御電圧が印加されると、ゲート絶縁膜29下のチャネルに正孔が誘起されpチャネルができ、p型ソース/p型ドレイン領域24間が導通し電流が流れる。
【0094】
n型FETは、電子が電流伝導に寄与するnチャネル型半導体活性領域41を有する。nチャネル型半導体活性領域41は、p型半導体領域の表面にn型ソース/n型ドレイン領域23が選択的に形成された構造を有し、n型ソース/n型ドレイン領域23間がチャネルとして機能し、その上にはp型FETと同様ゲート絶縁膜29を介してゲート電極30が設けられている。n型FETにおいて、ゲート電極30に所望の制御電圧が印加されると、ゲート絶縁膜29下のチャネルに電子が誘起されnチャネルができ、n型ソース/n型ドレイン領域23間が導通し電流が流れる。
【0095】
pチャネル型半導体活性領域31とnチャネル型半導体活性領域41とは、互いのチャネル長方向を略平行にして設けられている。pチャネル型半導体活性領域31とnチャネル型半導体活性領域41とは、STI構造の素子分離絶縁層25及び素子分離絶縁層25中に埋め込まれた絶縁層26を間に介在させて、チャネル長方向に隣り合って設けられている。
【0096】
ゲート電極30は、pチャネル型半導体活性領域31及びnチャネル型半導体活性領域41のチャネル長方向に対して略垂直な方向に延在している。ゲート電極30の側面にはサイドウォール絶縁層27が設けられている。
【0097】
pチャネル型半導体活性領域31のチャネル長方向の両端には、素子分離絶縁層25とは異なる材料からなる絶縁層26が設けられている。絶縁層26は、pチャネル型半導体活性領域31とnチャネル型半導体活性領域41との間に設けられた素子分離絶縁層25中に埋め込まれ、pチャネル型半導体活性領域31のチャネル長方向の両端における、チャネル長方向に対して略垂直な端面に接している。絶縁層26のチャネル幅方向(チャネル長方向に対して略垂直な方向)の幅は、pチャネル型半導体活性領域31のチャネル幅方向の幅と略等しい。
【0098】
素子分離絶縁層25は、例えば酸化シリコン、NSG(Non-doped Silicate Glass)などの絶縁材料からなり、等方的な引張応力を有する。
【0099】
絶縁層26は、素子分離絶縁層25よりも、室温測定時におけるシリコンに対する圧縮応力が大きい材料からなり、pチャネル型半導体活性領域31のチャネルに対してチャネル長方向の圧縮応力を作用させる。そのような機能を有する絶縁層26として、例えば、素子分離絶縁層25を構成する酸化シリコンやNSGよりも熱膨張係数の小さい材料(窒化シリコンなど)を用いることができる。
【0100】
膜形成時のガス種、ガス流量、温度、圧力などのプロセス条件、膜厚等を制御することで、引張応力を持つか圧縮応力を持つか、さらにそれら応力の大きさを制御できる。
【0101】
図21〜図23は、絶縁層26の形成方法の一例を示す工程断面図である。
【0102】
まず、図21(a)に表すように、例えばシリコンからなる半導体層(半導体基板)40にトレンチTを形成した後、そのトレンチT内に、引張応力を有する例えば酸化シリコンからなる素子分離絶縁層25を埋め込んで、表面をCMP法により平坦化する。半導体層40中に埋め込まれた素子分離絶縁層25によって、半導体層40の表層部分が、2つの領域40aと領域40bとに絶縁分離される。領域40aと領域40bは、後工程の不純物注入等によって、それぞれ、nチャネル型半導体活性領域41とpチャネル型半導体活性領域31となる。
【0103】
次に、図21(b)に表すように、半導体層40及び素子分離絶縁層25の表面上にマスク33を形成する。このマスク33は、例えば、CVD(Chemical Vapor Deposition)法によりシリコン窒化膜を全面に形成した後、RIE(Reactive Ion Etching)法により、選択的に開口34を形成する。
【0104】
次に、開口34より露出する素子分離絶縁層25をRIE法により選択的にエッチング除去し、図22(a)に表すように、素子分離絶縁層25に凹部35が形成される。凹部35の幅は、素子分離絶縁層25の幅の約半分であり、凹部35の素子分離絶縁層25表面からの深さは、素子分離絶縁層25の深さの半分かあるいは半分より浅くすることで、凹部35のアスペクト比を、素子分離絶縁層25を埋め込むときに形成したトレンチTのアスペクト比と同程度か小さくでき、凹部35に埋め込む絶縁層26の埋め込み性を損ねない。
【0105】
次に、図22(b)に表すように、圧縮応力を有する絶縁層26を、凹部35内に埋め込み、マスク33より上に堆積した部分をCMP法により研磨して平坦化する。
【0106】
次に、マスク33、および素子分離絶縁層25よりも上でマスク33の開口内にある絶縁層26をエッチング除去する。絶縁層26及びマスク33ともに、例えば等方性のウェットエッチングで除去できる。これにより、図23に表す構造が得られる。
【0107】
n型FETでは、そのチャネルに対して、チャネル長方向に引張応力が、チャネル幅方向にも引張応力が作用すると、キャリア(電子)移動度が向上し、トランジスタの性能の向上が図れる。本実施形態では、nチャネル型半導体活性領域41は、等方的な引張応力を有する素子分離絶縁層25のみによって周囲を囲まれ、nチャネル型半導体活性領域41のチャネルには、図19において白抜き矢印で示すように等方的な引張応力が作用する。すなわち、nチャネル型半導体活性領域41のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、nチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【0108】
p型FETでは、キャリア(正孔)の移動度を向上させるためには、チャネルに対して、チャネル長方向には圧縮応力を、チャネル幅方向には引張応力を作用させることが望ましい。pチャネル型半導体活性領域31の周囲を、単に、等方的な引張応力または圧縮応力を有するひとつの素子分離絶縁層で囲んでしまうと、pチャネル型半導体活性領域31には、チャネル長方向及びチャネル幅方向ともに引張応力または圧縮応力が作用してしまい、チャネル長方向には圧縮応力を、チャネル幅方向には引張応力をというように、pチャネル型半導体活性領域31にとって適切な応力を作用させることができない。
【0109】
そこで、本実施形態では、等方的な引張応力を有する素子分離絶縁層25の一部、すなわちpチャネル型半導体活性領域31のチャネル長方向の両端面に接する部分を選択的に除去して、その部分に圧縮応力を有する絶縁層26を埋め込むことで、pチャネル型半導体活性領域31のチャネル長方向のみに選択的に圧縮応力が作用するようにしている。
【0110】
pチャネル型半導体活性領域31は、チャネル長方向の両端面に接する絶縁層26と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層25とによって周囲を囲まれている。素子分離絶縁層25は引張応力を有するため、pチャネル型半導体活性領域31のチャネルに対して、チャネル幅方向には引張応力が作用する。
【0111】
nチャネル型半導体活性領域41は、素子分離絶縁層25のみによって周囲を囲まれ、圧縮応力を有する絶縁層26には接していない。したがって、nチャネル型半導体活性領域41のチャネルに対しては圧縮応力が作用せず、その素子分離絶縁層25の引張応力によるキャリア(電子)移動度の向上が妨げられない。
【0112】
すなわち、本実施形態によれば、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0113】
なお、本実施形態において、前述した第1〜第3の実施形態のように、等方的な圧縮応力を有しp型FETを覆う第1のストレスライナーと、等方的な引張応力を有しn型FETを覆う第2のストレスライナーを設け、これらストレスライナーからの応力もチャネルに作用させて、両トランジスタのさらなるキャリア移動度の向上を図ってもよい。この場合、素子分離絶縁層25に対しては、プロセス条件等により適宜任意の応力を作用させてよく、例えば実質応力を有さないものを用いることもできる。
【0114】
[第5の実施形態]
図24は、本発明の第5の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図25は図24におけるH−H断面図であり、n型FETを表す。
図26は図24におけるI−I断面図であり、p型FETを表す。
【0115】
本実施形態に係る半導体装置も、同一半導体基板上に形成されたp型FETとn型FETとを備える。
【0116】
図25に表すように、n型FETは、電子が電流伝導に寄与するnチャネル型半導体活性領域61を有する。nチャネル型半導体活性領域61は、p型半導体領域の表面にn型ソース/n型ドレイン領域53が選択的に形成された構造を有し、n型ソース/n型ドレイン領域53間がチャネルとして機能し、その上にはゲート絶縁膜59を介してゲート電極50が設けられている。n型FETにおいて、ゲート電極50に所望の制御電圧が印加されると、ゲート絶縁膜59下のチャネルに電子が誘起されnチャネルができ、n型ソース/n型ドレイン領域53間が導通し電流が流れる。
【0117】
図26に表すように、p型FETは、正孔が電流伝導に寄与するpチャネル型半導体活性領域51を有する。pチャネル型半導体活性領域51は、n型半導体領域の表面にp型ソース/p型ドレイン領域54が選択的に形成された構造を有する。p型ソース/p型ドレイン領域54間がチャネルとして機能し、その上にはゲート絶縁膜59を介してゲート電極50が設けられている。ゲート電極50に所望の制御電圧が印加されると、ゲート絶縁膜59下のチャネルに正孔が誘起されpチャネルができ、p型ソース/p型ドレイン領域54間が導通し電流が流れる。
【0118】
図24に表すように、pチャネル型半導体活性領域51とnチャネル型半導体活性領域61とは、互いのチャネル長方向を略平行にして設けられている。pチャネル型半導体活性領域51とnチャネル型半導体活性領域61とは、STI構造の素子分離絶縁層60aを間に介在させて、チャネル幅方向(ゲート電極50の延在方向)で隣り合って設けられている。
【0119】
ゲート電極50は、pチャネル型半導体活性領域51及びnチャネル型半導体活性領域61のチャネル長方向に対して略垂直な方向に延在している。ゲート電極50の側面にはサイドウォール絶縁層57が設けられている。
【0120】
nチャネル型半導体活性領域61は、その周囲を素子分離絶縁層60aのみによって囲まれている。pチャネル型半導体活性領域51のチャネル長方向の両端には、その両端面に接して素子分離絶縁層60が設けられている。
【0121】
素子分離絶縁層60a及び素子分離絶縁層60は、同じ絶縁材料、例えば窒化シリコンからなる。素子分離絶縁層60aと素子分離絶縁層60との違いは、紫外線照射の有無によって、実質応力を有していないか、あるいは等方的な引張応力を有するかである。
【0122】
素子分離絶縁層60aは、紫外線照射前の初期状態では実質応力を有していない。すなわち、素子分離絶縁層60aは、紫外線照射前の初期状態ではチャネルのキャリア移動度に影響を与えるような応力を有していないが、紫外線が照射されることで初期状態から等方的な引張応力を有する状態にされる。すなわち、nチャネル型半導体活性領域61は、その周囲を等方的な引張応力を有する素子分離絶縁層60aのみによって囲まれている。
【0123】
pチャネル型半導体活性領域51のチャネル長方向の両端に接する素子分離絶縁層60には紫外線が照射されず、初期状態、すなわち実質応力を有しない状態のままである。
【0124】
図27に、素子分離絶縁層に対する選択的な紫外線照射の方法を示す。
【0125】
まず、図27(a)に表すように、半導体層(または半導体基板)において、nチャネル型半導体活性領域61及びpチャネル型半導体活性領域51となる部分を残すようにエッチングしてトレンチを形成し、そのトレンチ内に、紫外線照射前の初期状態で実質応力を有しない素子分離絶縁層60を埋め込む。この状態では、nチャネル型半導体活性領域61及びpチャネル型半導体活性領域51の周囲は、素子分離絶縁層60のみによって囲まれている。
【0126】
次に、nチャネル型半導体活性領域61、pチャネル型半導体活性領域51および素子分離絶縁層60の表面全面に、例えばシリコン酸化膜を堆積し、その後、リソグラフィー、エッチング工程を経て、図27(b)に表すように、pチャネル型半導体活性領域51のチャネル長方向の両端に接する部分(両端の外側の部分)のみにシリコン酸化膜を残して、マスク62を形成する。あるいは、pチャネル型半導体活性領域51のチャネル長方向の両端に接する部分(両端の外側の部分)のみをレチクルで覆ってマスク62としてもよい。
【0127】
次に、紫外線照射を行い、素子分離絶縁層60においてマスク62で覆われていない部分は紫外線が照射されて、実質応力を有しない初期状態から、図27(c)に表すように等方的な引張応力を有する素子分離絶縁層60aへと変質される。
【0128】
そして、例えばウェット処理にて、シリコン酸化膜またはレチクルからなるマスク62を除去する。これにより、図27(d)に表す構造が得られ、マスク62で覆われていた部分(pチャネル型半導体活性領域51のチャネル長方向の両端に接する部分)は紫外線照射を受けていないため、実質応力を有しない初期状態のままである。
【0129】
マスク62の位置合わせ精度によっては、pチャネル型半導体活性領域51におけるチャネル幅方向の両端より外側の部分も、若干マスク62に覆われて紫外線照射を受けない、すなわち実質応力を有しない初期状態のままとされる場合がある。しかし、この場合でも、マスク62に覆われる部分は、pチャネル型半導体活性領域51のチャネル幅方向の幅に対して約5%のほどの幅に抑えられ、この程度の幅で素子分離絶縁層の初期状態が存在しても、実質、pチャネル型半導体活性領域51のチャネル幅方向の両端は、紫外線照射によって引張応力を有する状態にされた素子分離絶縁層60によって囲まれ、その素子分離絶縁層60からの引張応力がpチャネル型半導体活性領域51のチャネル幅方向にも作用する。
【0130】
n型FETでは、そのチャネルに対して、チャネル長方向に引張応力が、チャネル幅方向にも引張応力が作用すると、キャリア(電子)移動度が向上し、トランジスタの性能の向上が図れる。本実施形態では、nチャネル型半導体活性領域61は、紫外線照射によって等方的な引張応力を有する状態とされた素子分離絶縁層60aのみによって周囲を囲まれ、nチャネル型半導体活性領域61のチャネルには、図24において白抜き矢印で示すように等方的な引張応力が作用する。すなわち、nチャネル型半導体活性領域61のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、nチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【0131】
このようにn型FETでは、等方的な引張応力がキャリア移動度の向上に有効であるが、p型FETでは、チャネル幅方向に作用する引張応力についてはキャリア移動度の向上に寄与するが、チャネル長方向に引張応力が作用してしまうと、逆にキャリア移動度を低下させてしまう。すなわち、pチャネル型半導体活性領域51では、引張応力をチャネル幅方向のみに作用させ、チャネル長方向には作用させないようにすることが求められる。
【0132】
そこで、本実施形態では、前述したように、pチャネル型半導体活性領域51及びnチャネル型半導体活性領域61の周囲を囲む素子分離絶縁層に対する選択的な紫外線照射によって、その素子分離絶縁層におけるpチャネル型半導体活性領域51のチャネル長方向の両端面に接する部分60は実質応力を有さない状態にし、他の部分60aは引張応力を有する状態にしている。
【0133】
pチャネル型半導体活性領域51は、チャネル長方向の両端を覆う素子分離絶縁層60と、チャネル長方向に対して略平行な側面を覆う素子分離絶縁層60aとによって周囲を囲まれている。素子分離絶縁層60aは引張応力を有するため、pチャネル型半導体活性領域51のチャネルに対して、チャネル幅方向に引張応力が作用しキャリア移動度を向上できる。素子分離絶縁層60は実質応力を有さないため、pチャネル型半導体活性領域51のチャネルに対して、チャネル長方向には引張応力が作用せず、キャリア移動度の低下をまねかない。
【0134】
nチャネル型半導体活性領域61は、素子分離絶縁層60aのみによって周囲を囲まれ、チャネル長方向及びチャネル幅方向ともに引張応力が作用し、キャリア移動度の向上が図れる。
【0135】
すなわち、本実施形態によれば、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0136】
[第6の実施形態]
図28は、本発明の第6の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図29は図28におけるJ−J断面図であり、n型FETを表す。
図30は図28におけるK−K断面図であり、p型FETを表す。
【0137】
本実施形態に係る半導体装置も、上記第5の実施形態と同様、素子分離絶縁層への選択的な紫外線照射によって、pチャネル型半導体活性領域51のチャネル長方向の両端面に接する部分71は実質応力を有さない状態にし、他の部分71aは引張応力を有する状態にしている。
【0138】
本実施形態では、トレンチ内への素子分離絶縁層の埋め込み性を考慮して、素子分離絶縁層を異なる材料からなる積層構造としている。
【0139】
図29、30に表すように、まず、数百(nm)ほどの深さのトレンチ内に、60(nm)程度を残して比較的埋め込み性の良い例えば酸化シリコンからなる素子分離絶縁層70を埋め込む。そして、次に、残りの60(nm)ほどを、比較的大きな応力を与えやすい例えば窒化シリコンからなる素子分離絶縁層71を埋め込む。紫外線照射前の初期状態では、素子分離絶縁層70、71は実質応力を有していない。
【0140】
次に、第5の実施形態と同様、素子分離絶縁層71におけるpチャネル型半導体活性領域51のチャネル長方向の両端より外側の部分のみをマスクで覆って紫外線照射を行う。
【0141】
これにより、マスクで覆われた部分には紫外線が照射されず、初期状態、すなわち実質応力を有しない状態のままであり、他の部分は紫外線照射を受けて初期状態から等方的な引張応力を有する素子分離絶縁層71aに変質される。下層の素子分離絶縁層70には紫外線が照射されず、実質応力を有さないままである。
【0142】
引張応力を有する状態にされた素子分離絶縁層71aは、半導体層において実質電流伝導に寄与する表層部分(ソース/ドレイン領域、チャネル)の周囲を囲んでおり、チャネルに対して引張応力を作用させることができる。
【0143】
pチャネル型半導体活性領域51は、チャネル長方向の両端を覆う素子分離絶縁層71と、チャネル長方向に対して略平行な側面を覆う素子分離絶縁層71aとによって周囲を囲まれている。素子分離絶縁層71aは引張応力を有するため、pチャネル型半導体活性領域51のチャネルに対して、チャネル幅方向に引張応力が作用しキャリア移動度を向上できる。素子分離絶縁層71は実質応力を有さないため、pチャネル型半導体活性領域51のチャネルに対して、チャネル長方向には引張応力が作用せず、キャリア移動度の低下をまねかない。
【0144】
nチャネル型半導体活性領域61は、素子分離絶縁層71aのみによって周囲を囲まれ、チャネル長方向及びチャネル幅方向ともに引張応力が作用し、キャリア移動度の向上が図れる。
【0145】
すなわち、本実施形態でも、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0146】
[第7の実施形態]
図31は、本発明の第7の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図32は図31におけるL−L断面図であり、n型FETを表す。
図33は図31におけるM−M断面図であり、p型FETを表す。
【0147】
本実施形態においても、第5の実施形態と同様、素子分離絶縁層におけるpチャネル型半導体活性領域51のチャネル長方向の両端より外側の部分のみをマスクで覆って紫外線照射を行う。
【0148】
nチャネル型半導体活性領域61は、その周囲を素子分離絶縁層80aのみによって囲まれている。pチャネル型半導体活性領域51のチャネル長方向の両端には、その両端面に接して素子分離絶縁層80が設けられている。
【0149】
素子分離絶縁層80a及び素子分離絶縁層80は、同じ絶縁材料、例えば窒化シリコンからなる。素子分離絶縁層80aと素子分離絶縁層80との違いは、紫外線照射の有無によって、引張応力を有するか圧縮応力を有するかである。
【0150】
素子分離絶縁層80aは、紫外線照射前の初期状態では等方的な圧縮応力を有しているが、紫外線が照射されることで等方的な引張応力を有する状態にされる。すなわち、nチャネル型半導体活性領域61は、その周囲を等方的な引張応力を有する素子分離絶縁層80aのみによって囲まれている。
【0151】
pチャネル型半導体活性領域51のチャネル長方向の両端に接する素子分離絶縁層80には紫外線が照射されず、初期状態、すなわち圧縮応力を有する状態のままである。
【0152】
n型FETでは、そのチャネルに対して、チャネル長方向に引張応力が、チャネル幅方向にも引張応力が作用すると、キャリア(電子)移動度が向上し、トランジスタの性能の向上が図れる。本実施形態では、nチャネル型半導体活性領域61は、紫外線照射によって等方的な引張応力を有する状態とされた素子分離絶縁層80aのみによって周囲を囲まれ、nチャネル型半導体活性領域61のチャネルには等方的な引張応力が作用する。すなわち、nチャネル型半導体活性領域61のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、nチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【0153】
このようにn型FETでは、等方的な引張応力がキャリア移動度の向上に有効であるが、p型FETでは、チャネル幅方向に作用する引張応力についてはキャリア移動度の向上に寄与するが、チャネル長方向に引張応力が作用してしまうと、逆にキャリア移動度を低下させてしまう。むしろ、チャネル長方向には圧縮応力が作用するとキャリア移動度が向上する。すなわち、pチャネル型半導体活性領域51では、チャネル幅方向には引張応力を、チャネル長方向には圧縮応力を作用させることが望ましい。
【0154】
そこで、本実施形態では、前述したように、素子分離絶縁層に対する選択的な紫外線照射によって、その素子分離絶縁層におけるpチャネル型半導体活性領域51のチャネル長方向の両端面に接する部分80は圧縮応力を有する状態に、他の部分80aは引張応力を有する状態にしている。
【0155】
pチャネル型半導体活性領域51は、チャネル長方向の両端を覆う素子分離絶縁層80と、チャネル長方向に対して略平行な側面を覆う素子分離絶縁層80aとによって周囲を囲まれている。素子分離絶縁層80aは引張応力を有するため、pチャネル型半導体活性領域51のチャネルに対して、チャネル幅方向に引張応力が作用しキャリア移動度を向上できる。素子分離絶縁層80は圧縮応力を有するため、pチャネル型半導体活性領域51のチャネルに対して、チャネル長方向には圧縮応力が作用しキャリア移動度を向上できる。
【0156】
nチャネル型半導体活性領域61は、素子分離絶縁層80aのみによって周囲を囲まれ、チャネル長方向及びチャネル幅方向ともに引張応力が作用し、キャリア移動度の向上が図れる。また、nチャネル型半導体活性領域61は、素子分離絶縁層80には接しておらず、素子分離絶縁層80の圧縮応力は、nチャネル型半導体活性領域61のチャネルに作用しない。
【0157】
すなわち、本実施形態によれば、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0158】
[第8の実施形態]
図34は、本発明の第8の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図35は図34におけるN−N断面図であり、n型FETを表す。
図36は図34におけるO−O断面図であり、p型FETを表す。
【0159】
本実施形態に係る半導体装置も、上記第7の実施形態と同様、素子分離絶縁層への選択的な紫外線照射によって、pチャネル型半導体活性領域51のチャネル長方向の両端面に接する部分91は圧縮応力を有する状態にし、他の部分91aは引張応力を有する状態にしている。
【0160】
本実施形態では、トレンチ内への素子分離絶縁層の埋め込み性を考慮して、素子分離絶縁層を異なる材料からなる積層構造としている。
【0161】
図35、36に表すように、まず、数百(nm)ほどの深さのトレンチ内に、60(nm)程度を残して比較的埋め込み性の良い例えば酸化シリコンからなる素子分離絶縁層90を埋め込む。そして、次に、残りの60(nm)ほどを、比較的大きな応力を与えやすい例えば窒化シリコンからなる素子分離絶縁層91を埋め込む。紫外線照射前の初期状態では、素子分離絶縁層90は実質応力を有しておらず、素子分離絶縁層91は圧縮応力を有している。
【0162】
次に、第5の実施形態と同様、素子分離絶縁層91におけるpチャネル型半導体活性領域51のチャネル長方向の両端より外側の部分のみをマスクで覆って紫外線照射を行う。
【0163】
これにより、マスクで覆われた部分には紫外線が照射されず、初期状態、すなわち圧縮応力を有する状態のままであり、他の部分は紫外線照射を受けて初期状態から等方的な引張応力を有する素子分離絶縁層91aに変質される。下層の素子分離絶縁層90には紫外線が照射されず、実質応力を有さないままである。
【0164】
引張応力を有する状態にされた素子分離絶縁層91aは、半導体層において実質電流伝導に寄与する表層部分(ソース/ドレイン領域、チャネル)の周囲を囲んでおり、チャネルに対して引張応力を作用させることができる。圧縮応力を有する素子分離絶縁層91も同様に、半導体層において実質電流伝導に寄与する表層部分(ソース/ドレイン領域、チャネル)の周囲を囲んでおり、チャネルに対して圧縮応力を作用させることができる。
【0165】
pチャネル型半導体活性領域51は、チャネル長方向の両端を覆う素子分離絶縁層91と、チャネル長方向に対して略平行な側面を覆う素子分離絶縁層91aとによって周囲を囲まれている。素子分離絶縁層91aは引張応力を有するため、pチャネル型半導体活性領域51のチャネルに対して、チャネル幅方向に引張応力が作用しキャリア移動度を向上できる。素子分離絶縁層91は圧縮応力を有するため、pチャネル型半導体活性領域51のチャネルに対して、チャネル長方向に圧縮応力が作用しキャリア移動度を向上できる。
【0166】
nチャネル型半導体活性領域61は、素子分離絶縁層91aのみによって周囲を囲まれ、チャネル長方向及びチャネル幅方向ともに引張応力が作用し、キャリア移動度の向上が図れる。また、nチャネル型半導体活性領域61は、素子分離絶縁層91には接しておらず、素子分離絶縁層91の圧縮応力は、nチャネル型半導体活性領域61のチャネルに作用しない。
【0167】
すなわち、本実施形態でも、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0168】
前述した第5〜第8の実施形態では、素子分離絶縁層への選択的な紫外線照射によって、pチャネル型半導体活性領域51のチャネル長方向の両端面に接する部分は、実質応力を有しないもしくは圧縮応力を有する初期状態のままとし、他の部分は初期状態から引張応力を有する状態に変質させたが、素子分離絶縁層として紫外線照射前の初期状態で等方的な引張応力を有するものを用い、pチャネル型半導体活性領域51のチャネル長方向の両端面に接する部分のみを紫外線照射によって実質応力を有しないもしくは圧縮応力を有する状態に変質させてもよい。
【0169】
また、第5〜第8の実施形態において、第1〜第3の実施形態のように、等方的な圧縮応力を有しp型FETを覆う第1のストレスライナーと、等方的な引張応力を有しn型FETを覆う第2のストレスライナーを設け、これらストレスライナーからの応力もチャネルに作用させて、両トランジスタのさらなるキャリア移動度の向上を図ってもよい。
【図面の簡単な説明】
【0170】
【図1】本発明の第1の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図2】(a)は図1におけるA−A断面図、(b)は図1におけるB−B断面図。
【図3】第1の実施形態に係る半導体装置における要部の模式斜視図。
【図4】第1の実施形態に係る半導体装置におけるp型FETの構造について、チャネル長方向に作用する圧縮応力のシミュレーションに用いたモデル構造の模式図。
【図5】図4のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図6】図4のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図7】本発明の第2の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図8】(a)は図7におけるC−C断面図、(b)は図7におけるD−D断面図。
【図9】第2の実施形態に係る半導体装置における要部の模式斜視図。
【図10】第2の実施形態に係る半導体装置におけるp型FETの構造について、チャネル長方向に作用する圧縮応力のシミュレーションに用いたモデル構造の模式図。
【図11】図10のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図12】図10のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図13】本発明の第3の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図14】(a)は図13におけるE−E断面図であり、(b)は図13におけるF−F断面図。
【図15】同半導体装置における要部の模式斜視図。
【図16】第3の実施形態に係る半導体装置におけるp型FETの構造について、チャネル長方向に作用する圧縮応力のシミュレーションに用いたモデル構造の模式図。
【図17】図16のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図18】図16のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図19】本発明の第4の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図20】図19におけるG−G断面図。
【図21】本実施形態に係る半導体装置の要部構成の製造方法を表す模式図。
【図22】図21に続く工程を表す模式図。
【図23】図22に続く工程を表す模式図。
【図24】本発明の第5の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図25】図24におけるH−H断面図。
【図26】図24におけるI−I断面図。
【図27】同実施形態において素子分離絶縁層に対する選択的な紫外線照射の方法を示す模式図。
【図28】本発明の第6の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図29】図28におけるJ−J断面図。
【図30】図28におけるK−K断面図。
【図31】本発明の第7の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図32】図31におけるL−L断面図。
【図33】図31におけるM−M断面図。
【図34】本発明の第8の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図35】図34におけるN−N断面図。
【図36】図34におけるO−O断面図。
【符号の説明】
【0171】
5,25…素子分離絶縁層、6a…第1のストレスライナー、6b…第2のストレスライナー、10,30,50…ゲート電極、11,31,51…pチャネル型半導体活性領域、12,14,26…絶縁層、15…凹部、21,41,61…nチャネル型半導体活性領域、60,60a,70,71,71a,80,80a,90,91,91a…素子分離絶縁層
【技術分野】
【0001】
本発明は、半導体装置に関し、詳しくはpチャネル型半導体活性領域とnチャネル型半導体活性領域とを有する半導体装置に関する。
【背景技術】
【0002】
近年、半導体トランジスタに求められる性能が高まるにつれ、トランジスタを微細化するだけでは性能を向上させることが困難になってきており、新しい技術が採用され始めている。そのひとつとして、チャネルに応力を作用させてキャリア(電子または正孔)の移動度を上げてトランジスタの性能を向上させる技術がある。
【0003】
例えば、特許文献1には、NMOSアクティブ領域及びPMOSアクティブ領域の周囲を囲んで設けられ、それら領域を絶縁分離する絶縁層から、各領域に応力を作用させることが開示されている。
【0004】
一般に、NMOSアクティブ領域は、等方的に引張応力が作用するとキャリア(電子)移動度の向上が図れる。PMOSアクティブ領域は、チャネル長方向(電流が流れる方向)のみに異方的に圧縮応力が作用するとキャリア(正孔)移動度の向上が図れる。特許文献1の構成では、PMOSアクティブ領域にチャネル長方向の圧縮応力を作用させるための絶縁層が、NMOSアクティブ領域におけるチャネル幅方向(チャネル長方向に対して略垂直な方向)の端に設けられているため、その絶縁層の圧縮応力がNMOSアクティブ領域にも作用してしまい、NMOSアクティブ領域におけるキャリア移動度を低下させてしまう可能性がある。
【特許文献1】米国特許第7081395号明細書
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、pチャネル型半導体活性領域とnチャネル型半導体活性領域のそれぞれに適切な応力を作用させて、これら両領域共にキャリア移動度の向上が図れる半導体装置を提供する。
【課題を解決するための手段】
【0006】
本発明の一態様によれば、p型ソース領域とp型ドレイン領域とを有するpチャネル型半導体活性領域と、n型ソース領域とn型ドレイン領域とを有するnチャネル型半導体活性領域と、前記pチャネル型半導体活性領域と前記nチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、前記素子分離絶縁層とは異なる材料からなり、前記pチャネル型半導体活性領域のチャネル長方向の両端に接して設けられ、前記pチャネル型半導体活性領域のチャネルに対して前記チャネル長方向の圧縮応力を作用させる絶縁層と、を備え、前記pチャネル型半導体活性領域は、前記チャネル長方向の両端に接する前記絶縁層と、前記チャネル長方向に対して略平行な側面に接する前記素子分離絶縁層とによって周囲を囲まれ、前記nチャネル型半導体活性領域は、前記素子分離絶縁層によって周囲を囲まれていることを特徴とする半導体装置が提供される。
【0007】
また、本発明の他の一態様によれば、p型ソース領域とp型ドレイン領域とを有するpチャネル型半導体活性領域と、n型ソース領域とn型ドレイン領域とを有するnチャネル型半導体活性領域と、前記pチャネル型半導体活性領域及び前記nチャネル型半導体活性領域の周囲を囲んで前記pチャネル型半導体活性領域と前記nチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、前記pチャネル型半導体活性領域の表面を覆って設けられ、等方的な圧縮応力を有する第1のストレスライナーと、前記nチャネル型半導体活性領域の表面を覆って設けられ、等方的な引張応力を有する第2のストレスライナーと、を備え、前記素子分離絶縁層は、前記pチャネル型半導体活性領域のチャネル長方向の両端に接する部分で選択的に、前記pチャネル型半導体活性領域の表面よりも凹んでおり、この凹んだ部分と前記pチャネル型半導体活性領域の表面との間に形成された段部を覆うように、前記第1のストレスライナーが設けられていることを特徴とする半導体装置が提供される。
【0008】
また、本発明のさらに他の一態様によれば、p型ソース領域とp型ドレイン領域とを有するpチャネル型半導体活性領域と、n型ソース領域とn型ドレイン領域とを有するnチャネル型半導体活性領域と、前記pチャネル型半導体活性領域及び前記nチャネル型半導体活性領域の周囲を囲んで前記pチャネル型半導体活性領域と前記nチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、を備え、前記素子分離絶縁層に対する選択的な紫外線照射により、前記素子分離絶縁層における前記nチャネル型半導体活性領域の周囲を囲む部分は、等方的な引張応力を有し、前記素子分離絶縁層における前記pチャネル型半導体活性領域のチャネル長方向の両端に接する部分は、実質応力を有しないもしくは圧縮応力を有することを特徴とする半導体装置が提供される。
【発明の効果】
【0009】
本発明によれば、pチャネル型半導体活性領域とnチャネル型半導体活性領域のそれぞれに適切な応力を作用させて、これら両領域共にキャリア移動度の向上が図れる半導体装置が提供される。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照し、本発明の実施形態について説明する。なお、各図面中、同じ構成部分には同一の符号を付している。
【0011】
[第1の実施形態]
図1は、本発明の第1の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図2(a)は図1におけるA−A断面図であり、図2(b)は図1におけるB−B断面図である。
図3は、同半導体装置における要部の模式斜視図である。
【0012】
本実施形態に係る半導体装置は、同一半導体基板上に形成されたp型FET(Field Effect Transitor)とn型FETとを備える。
【0013】
p型FETは、正孔が電流伝導に寄与するpチャネル型半導体活性領域11を有する。pチャネル型半導体活性領域11は、n型半導体領域の表面に、図2(a)に表すように、p型ソース/p型ドレイン領域13が選択的に形成された構造を有する。p型ソース/p型ドレイン領域13間がチャネルとして機能し、その上にはゲート絶縁膜9を介してゲート電極10が設けられている。ゲート電極10に所望の制御電圧が印加されると、ゲート絶縁膜9下のチャネルに正孔が誘起されpチャネルができ、p型ソース/p型ドレイン領域13間が導通し電流が流れる。
【0014】
n型FETは、電子が電流伝導に寄与するnチャネル型半導体活性領域21を有する。nチャネル型半導体活性領域21は、p型半導体領域の表面にn型ソース/n型ドレイン領域が選択的に形成された構造を有し、n型ソース/n型ドレイン領域間がチャネルとして機能し、その上にはp型FETと同様ゲート絶縁膜9を介してゲート電極10が設けられている。n型FETにおいて、ゲート電極10に所望の制御電圧が印加されると、ゲート絶縁膜9下のチャネルに電子が誘起されnチャネルができ、n型ソース/n型ドレイン領域間が導通し電流が流れる。
【0015】
本実施形態では、複数(図1では例えば2つ)のpチャネル型半導体活性領域11が、互いのチャネル長方向(電流が流れる方向)を略平行にして設けられている。隣り合うpチャネル型半導体活性領域11どうしの間には、STI(Shallow Trench Isolation)構造の素子分離絶縁層5が介在している。
【0016】
p型FET領域に隣接してn型FET領域が設けられ、そのn型FET領域にnチャネル型半導体活性領域21が設けられている。nチャネル型半導体活性領域21はそのチャネル長方向を、pチャネル型半導体活性領域11のチャネル長方向に対して略平行にして設けられている。
【0017】
ゲート電極10は、pチャネル型半導体活性領域11及びnチャネル型半導体活性領域21のチャネル長方向に対して略垂直な方向に延在している。
【0018】
なお、図2では省略しているが、図3に表すように、ゲート電極10の側面にはサイドウォール絶縁層7が設けられている。
【0019】
素子分離絶縁層5は、例えば酸化シリコン、NSG(Non-doped Silicate Glass)などの絶縁材料からなり、pチャネル型半導体活性領域11とnチャネル型半導体活性領域21とを絶縁分離している。
【0020】
pチャネル型半導体活性領域11のチャネル長方向の両端には、素子分離絶縁層5とは異なる材料からなる絶縁層12が設けられている。絶縁層12は、pチャネル型半導体活性領域11のチャネル長方向の両端における、チャネル長方向に対して略垂直な端面に接している。pチャネル型半導体活性領域11におけるチャネル幅方向(チャネル長方向に対して略垂直な方向)の幅と、絶縁層12におけるチャネル幅方向の幅とは略等しい。
【0021】
絶縁層12の形成方法の一例を以下に説明する。
【0022】
図3に表すように、例えばシリコンからなる半導体層(半導体基板)3の表層部分を選択的にエッチングしてpチャネル型半導体活性領域11となる部分を残し、その周囲を素子分離絶縁層5で埋め込んだ後、リソグラフィー技術とRIE(Reactive Ion Etching)技術を用いて、pチャネル型半導体活性領域11のチャネル長方向の両端面に接する素子分離絶縁層5を選択的に除去し、この除去により形成された凹部に絶縁層12を埋め込む。
【0023】
絶縁層12の埋め込み時、ゲート絶縁膜、ゲート電極10、サイドウォール絶縁層7はまだ形成されておらず、絶縁層12を構成する材料は、pチャネル型半導体活性領域11及び素子分離絶縁層5の全面に堆積されるが、例えばCMP(Chemical Mechanical Polish)法により、素子分離絶縁層5内に埋め込まれた部分以外の絶縁層12は除去される。これにより、pチャネル型半導体活性領域11のチャネル長方向の両端に、周囲の素子分離絶縁層5とは異なる材料からなる絶縁層12を形成することができる。その後、ゲート絶縁膜、ゲート電極10、サイドウォール絶縁層7等が形成される。
【0024】
p型FETの表面は第1のストレスライナー6aによって覆われ、n型FETの表面は第2のストレスライナー6bによって覆われている。図1において、第1のストレスライナー6aが形成された領域と、第2のストレスライナー6bが形成された領域との境界を2点鎖線で示す。
【0025】
第1のストレスライナー6aは、pチャネル型半導体活性領域11の表面、そのチャネルの上に設けられたゲート電極10、pチャネル型半導体活性領域11の周囲の素子分離絶縁層5表面および絶縁層12表面を覆っている。
【0026】
第2のストレスライナー6bは、nチャネル型半導体活性領域21の表面、そのチャネルの上に設けられたゲート電極10、およびnチャネル型半導体活性領域21の周囲の素子分離絶縁層5表面を覆っている。
【0027】
第1のストレスライナー6aは、例えば窒化シリコンからなり、等方的な圧縮応力を有する。第2のストレスライナー6bは、例えば窒化シリコンからなり、等方的な引張応力を有する。ストレスライナー6a、6b形成時のガス種、ガス流量、温度、圧力などのプロセス条件、膜厚等を制御することで、引張応力を持つか圧縮応力を持つか、さらにそれら応力の大きさを制御できる。
【0028】
n型FETでは、そのチャネルに対して、チャネル長方向に引張応力が、チャネル幅方向にも引張応力が作用すると、キャリア(電子)移動度が向上し、トランジスタの性能の向上が図れる。本実施形態では、nチャネル型半導体活性領域21のチャネルには、第2のストレスライナー6bによって、図1において白抜き矢印で示すように等方的な引張応力が作用する。すなわち、nチャネル型半導体活性領域21のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、nチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【0029】
pチャネル型半導体活性領域11のチャネルには、第1のストレスライナー6aによって等方的な圧縮応力が作用する。しかし、p型FETでは、キャリア(正孔)の移動度を向上させるためには、チャネル長方向のみに異方的に圧縮応力を作用させることが望ましい。
【0030】
そこで、本実施形態では、pチャネル型半導体活性領域11のチャネル長方向の両端に接して設けた絶縁層12によって、チャネル長方向のみの圧縮応力の選択的な増大を図っている。
【0031】
pチャネル型半導体活性領域11は、チャネル長方向の両端に接する絶縁層12と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層5とによって周囲を囲まれている。
【0032】
絶縁層12は、素子分離絶縁層5よりも、室温測定時におけるシリコンに対する圧縮応力が大きい材料からなり、pチャネル型半導体活性領域11のチャネルに対してチャネル長方向の圧縮応力を作用させる。そのような機能を有する絶縁層12として、例えば、素子分離絶縁層5を構成する酸化シリコンやNSG(Non-doped Silicate Glass)よりも熱膨張係数の小さい材料(窒化シリコンなど)を用いることができ、ここで素子分離絶縁層5については、プロセス条件等により適宜任意の応力を作用させればよく、実質応力を有しないものを用いてもよい。
【0033】
本実施形態では、第1のストレスライナー6aとは別の構成(絶縁層12)によって、pチャネル型半導体活性領域11のチャネルに対して、チャネル長方向のみの圧縮応力を選択的に増大させることができる。この結果、等方的に圧縮応力が作用してしまう第1のストレスライナー6aによる応力作用を補正して、チャネル幅方向よりも相対的にチャネル長方向の圧縮応力のみを選択的に大きくすることができ、pFETにおけるキャリア(正孔)移動度を向上させることができる。
【0034】
nチャネル型半導体活性領域21は、素子分離絶縁層5のみによって周囲を囲まれ、素子分離絶縁層5より大きい圧縮応力を有する絶縁層12には接していない。したがって、nチャネル型半導体活性領域21においては、第2のストレスライナー6bによる等方的な引張応力の影響を妨げる応力(絶縁層12からの圧縮応力)が作用せず、第2のストレスライナー6bによる等方的な引張応力によってキャリア(電子)移動度を向上させることができる。
【0035】
すなわち、本実施形態によれば、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0036】
なお、この第1の実施形態において、等方的な引張応力を有する素子分離絶縁層5を用いてもよい。
【0037】
この場合、素子分離絶縁層5のみによって周囲を囲まれたnチャネル型半導体活性領域21に対しては、第2のストレスライナー6bに加えて素子分離絶縁層5からも等方的な引張応力を作用させてキャリア移動度のよりいっそうの向上が図れる。
【0038】
また、pチャネル型半導体活性領域11については、チャネル長方向の両端に接する絶縁層12によってチャネル長方向の圧縮応力をチャネルに作用させることができ、チャネル長方向に対して略平行な側面に接する素子分離絶縁層5によってチャネル幅方向に引張応力を作用させることができる。すなわち、pチャネル型半導体活性領域11については、チャネル長方向に圧縮応力を、チャネル幅方向に引張応力をというようにそれぞれの方向に適切な応力を異方的に作用させてキャリア移動度の向上が図れる。
【0039】
次に、本実施形態におけるp型FETの構造について、チャネル長方向に作用する圧縮応力をシミュレーションした結果について説明する。
【0040】
図4は、シミュレーションに用いたモデル構造と寸法を示す。
【0041】
ゲート電極10下のチャネルにおける電流が流れる方向の長さ(チャネル長)を65(nm)、pチャネル型半導体活性領域11におけるチャネル長方向の中心Oと、チャネルとの間の長さを100(nm)、チャネルと、pチャネル型半導体活性領域11の端との間の長さを200(nm)、サイドウォール絶縁層7のチャネル長方向の長さを52(nm)、絶縁層12のチャネル長方向の長さを200(nm)、pチャネル型半導体活性領域11及び絶縁層12の厚さを300(nm)、pチャネル型半導体活性領域11及び絶縁層12のチャネル幅方向の幅を150(nm)とした。
【0042】
このようなモデルにおいて、絶縁層12がない場合を基準に、絶縁層12が有する圧縮応力を、1.5(GPa)、3(GPa)、7(GPa)、15(GPa)、30(GPa)、50(GPa)、70(GPa)、100(GPa)とした場合におけるチャネルのストレス変化をシミュレーションした。
【0043】
図5、6はそのシミュレーションの結果を示す。
図5、6において、横軸はチャネル長方向の位置を表し、中央付近がチャネルの位置に対応する。縦軸は、pチャネル型半導体活性領域11(シリコン層)に作用するチャネル長方向の応力を表し、数値の前の−(マイナス)は圧縮応力であることを示す。図6は、図5よりも大きな圧縮応力の縦軸領域を示している。
【0044】
図5、6の各グラフにおいて、aは絶縁層12がない(絶縁層12の圧縮応力がゼロ)場合を、bは絶縁層12の圧縮応力が1.5(GPa)、cは絶縁層12の圧縮応力が3(GPa)、dは絶縁層12の圧縮応力が7(GPa)、eは絶縁層12の圧縮応力が15(GPa)、fは絶縁層12の圧縮応力が30(GPa)、gは絶縁層12の圧縮応力が50(GPa)、hは絶縁層12の圧縮応力が70(GPa)、iは絶縁層12の圧縮応力が100(GPa)の場合をそれぞれ示す。
【0045】
比較的大きな応力を持たせることができる材料として窒化シリコンが現在用いられることが多いが、現状、窒化シリコンが有する圧縮応力としては2〜3(GPa)程度が限界とされている。本実施形態の構造によれば、絶縁層12が3(GPa)の圧縮応力を有する場合(図5におけるグラフc)、チャネルに対して約100(MPa)の圧縮応力をチャネル長方向に作用させることが可能であるが、この程度の圧縮応力であってもp型FETのチャネルにおけるキャリア移動度の向上に大きな効果が得られる。
【0046】
次第に応力の大きな窒化シリコンが開発されてきた経緯を鑑みると、将来さらに大きな圧縮応力を持った絶縁層が開発されることが期待できる。そのような材料を本実施形態における絶縁層12の材料として用いることで、図5、6のシミュレーション結果が示すようにさらなるチャネルストレスの増大が図れ、キャリア移動度のさらなる向上が期待できる。
【0047】
[第2の実施形態]
図7は、本発明の第2の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図8(a)は図7におけるC−C断面図であり、図8(b)は図7におけるD−D断面図である。
図9は、同半導体装置における要部の模式斜視図である。
【0048】
本実施形態に係る半導体装置も、前述した第1の実施形態と同様、同一半導体基板上に形成されたp型FETとn型FETとを備える。p型FETの複数のpチャネル型半導体活性領域11と、n型FETの複数のnチャネル型半導体活性領域21とが、互いのチャネル長方向を略平行にして設けられている。pチャネル型半導体活性領域11とnチャネル型半導体活性領域21との間、および隣り合うpチャネル型半導体活性領域11どうしの間には、素子分離絶縁層5が介在している。
【0049】
pチャネル型半導体活性領域11のチャネル長方向の両端には、素子分離絶縁層5とは異なる材料からなる絶縁層14が設けられている。絶縁層14は、pチャネル型半導体活性領域11のチャネル長方向の両端における、チャネル長方向に対して略垂直な端面に接している。絶縁層14のチャネル幅方向の幅は、pチャネル型半導体活性領域11のチャネル幅方向の幅よりも大きく、絶縁層14は複数のpチャネル型半導体活性領域11に対して共通の(一体な)構造として設けられている。
【0050】
p型FETの表面は、等方的な圧縮応力を有する第1のストレスライナー6aによって覆われ、n型FETの表面は、等方的な引張応力を有する第2のストレスライナー6bによって覆われている。図7において、第1のストレスライナー6aが形成された領域と、第2のストレスライナー6bが形成された領域との境界を2点鎖線で示す。
【0051】
本実施形態においても、nチャネル型半導体活性領域21のチャネルには、第2のストレスライナー6bによって等方的な引張応力が作用する。すなわち、nチャネル型半導体活性領域21のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、nチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【0052】
また、pチャネル型半導体活性領域11は、チャネル長方向の両端に接する絶縁層14と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層5とによって周囲を囲まれている。
【0053】
絶縁層14は、素子分離絶縁層5よりも、室温測定時におけるシリコンに対する圧縮応力が大きい材料からなり、pチャネル型半導体活性領域11のチャネルに対してチャネル長方向の圧縮応力を作用させる。そのような機能を有する絶縁層14として、例えば、素子分離絶縁層5を構成する酸化シリコンやNSG(Non-doped Silicate Glass)よりも熱膨張係数の小さい材料(窒化シリコンなど)を用いることができ、ここで素子分離絶縁層5については、プロセス条件等により適宜任意の応力を作用させればよく、実質応力を有しないものを用いてもよい。
【0054】
本実施形態においても、第1のストレスライナー6aとは別の構成(絶縁層14)によって、pチャネル型半導体活性領域11のチャネルに対して、チャネル長方向のみの圧縮応力を選択的に増大させることができる。この結果、等方的に圧縮応力が作用してしまう第1のストレスライナー6aによる応力作用を補正して、チャネル幅方向よりも相対的にチャネル長方向の圧縮応力のみを選択的に大きくすることができ、pFETにおけるキャリア(正孔)移動度を向上させることができる。
【0055】
nチャネル型半導体活性領域21は、素子分離絶縁層5のみによって周囲を囲まれ、圧縮応力を有する絶縁層14には接していない。したがって、nチャネル型半導体活性領域21においては、第2のストレスライナー6bによる等方的な引張応力の影響を妨げる応力(絶縁層14からの圧縮応力)が作用せず、第2のストレスライナー6bによる等方的な引張応力によってキャリア(電子)移動度を向上させることができる。
【0056】
すなわち、本実施形態によれば、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0057】
なお、この第2の実施形態においても、等方的な引張応力を有する素子分離絶縁層5を用いてもよい。
【0058】
この場合でも、素子分離絶縁層5のみによって周囲を囲まれたnチャネル型半導体活性領域21に対しては、第2のストレスライナー6bに加えて素子分離絶縁層5からも等方的な引張応力を作用させてキャリア移動度の向上が図れる。
【0059】
また、pチャネル型半導体活性領域11については、チャネル長方向の両端に接する絶縁層14によってチャネル長方向の圧縮応力をチャネルに作用させることができ、チャネル長方向に対して略平行な側面に接する素子分離絶縁層5によってチャネル幅方向に引張応力を作用させることができる。すなわち、pチャネル型半導体活性領域11については、チャネル長方向に圧縮応力を、チャネル幅方向に引張応力をというようにそれぞれの方向に適切な応力を異方的に作用させてキャリア移動度の向上が図れる。
【0060】
次に、本実施形態におけるp型FETの構造について、チャネル長方向に作用する圧縮応力をシミュレーションした結果について説明する。
【0061】
図10は、シミュレーションに用いたモデル構造と寸法を示す。
【0062】
pチャネル型半導体活性領域11、ゲート電極10およびサイドウォール絶縁層7の寸法は、図4を参照して前述した第1の実施形態と同じである。絶縁層14のチャネル長方向の長さも第1の実施形態と同じで200(nm)であり、pチャネル型半導体活性領域11及び絶縁層14の厚さも第1の実施形態と同じで300(nm)である。第1の実施形態と異なるのは、絶縁層14のチャネル幅方向の幅が、pチャネル型半導体活性領域11のチャネル幅方向の幅よりも大きく、240(nm)である。絶縁層14は、そのチャネル幅方向の中心を、pチャネル型半導体活性領域11のチャネル幅方向の中心に略一致させ、pチャネル型半導体活性領域11よりもチャネル幅方向にはみ出している。
【0063】
このようなモデルにおいて、絶縁層14がない場合を基準に、絶縁層14が有する圧縮応力を、1.5(GPa)、3(GPa)、7(GPa)、15(GPa)、20(GPa)、30(GPa)、50(GPa)、70(GPa)、100(GPa)とした場合におけるチャネルのストレス変化をシミュレーションした。
【0064】
図11、12はそのシミュレーションの結果を示す。
図11、12において、横軸はチャネル長方向の位置を表し、中央付近がチャネルの位置に対応する。縦軸は、pチャネル型半導体活性領域11(シリコン層)に作用するチャネル長方向の応力を表し、数値の前の−(マイナス)は圧縮応力であることを示す。図12は、図11よりも大きな圧縮応力の縦軸領域を示している。
【0065】
図11、12の各グラフにおいて、aは絶縁層14がない(絶縁層14の圧縮応力がゼロ)場合を、bは絶縁層14の圧縮応力が1.5(GPa)、cは絶縁層14の圧縮応力が3(GPa)、dは絶縁層14の圧縮応力が7(GPa)、eは絶縁層14の圧縮応力が15(GPa)、fは絶縁層14の圧縮応力が20(GPa)、gは絶縁層14の圧縮応力が30(GPa)、hは絶縁層14の圧縮応力が50(GPa)、iは絶縁層14の圧縮応力が70(GPa)、jは絶縁層14の圧縮応力が100(GPa)の場合をそれぞれ示す。
【0066】
図5、6に表す第1の実施形態の構造のシミュレーション結果と比べると、絶縁層12と絶縁層14とが同じ圧縮応力を有する場合、pチャネル型半導体活性領域11よりもチャネル幅方向の幅が大きい絶縁層14を設けた方が、より大きな圧縮応力をチャネルに作用させることができ、pFETのキャリア(正孔)移動度の向上により効果的である。
【0067】
[第3の実施形態]
図13は、本発明の第3の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図14(a)は図13におけるE−E断面図であり、図14(b)は図13におけるF−F断面図である。
図15は、同半導体装置における要部の模式斜視図である。
【0068】
本実施形態に係る半導体装置も、前述した実施形態と同様、同一半導体基板上に形成されたp型FETとn型FETとを備える。p型FETの複数のpチャネル型半導体活性領域11と、n型FETの複数のnチャネル型半導体活性領域21とが、互いのチャネル長方向を略平行にして設けられている。pチャネル型半導体活性領域11とnチャネル型半導体活性領域21との間、および隣り合うpチャネル型半導体活性領域11どうしの間には、素子分離絶縁層5が介在している。
【0069】
素子分離絶縁層5におけるpチャネル型半導体活性領域11のチャネル長方向の両端面に接する部分は、図14(a)に表すように、pチャネル型半導体活性領域11の表面よりも凹んでいる。すなわち、pチャネル型半導体活性領域11及びnチャネル型半導体活性領域21の周囲を囲む素子分離絶縁層5において、pチャネル型半導体活性領域11のチャネル長方向の両端面に接する部分に、選択的に凹部15が形成されている。素子分離絶縁層5において、凹部15が形成された部分以外は、pチャネル型半導体活性領域11及びnチャネル型半導体活性領域21の表面と略面一である。
【0070】
p型FETの表面は、等方的な圧縮応力を有する第1のストレスライナー6aによって覆われ、n型FETの表面は、等方的な引張応力を有する第2のストレスライナー6bによって覆われている。図13において、第1のストレスライナー6aが形成された領域と、第2のストレスライナー6bが形成された領域との境界を2点鎖線で示す。
【0071】
第1のストレスライナー6aは、pチャネル型半導体活性領域11の表面、そのチャネルの上に設けられたゲート電極10、pチャネル型半導体活性領域11の周囲の素子分離絶縁層5表面を覆っている。素子分離絶縁層5の凹部15とpチャネル型半導体活性領域11の表面との間には、図14に表すように段部が形成され、第1のストレスライナー6aは、その段部を被覆している。
【0072】
第2のストレスライナー6bは、nチャネル型半導体活性領域21の表面、そのチャネルの上に設けられたゲート電極10、およびnチャネル型半導体活性領域21の周囲の素子分離絶縁層5表面を覆っている。
【0073】
本実施形態においても、nチャネル型半導体活性領域21のチャネルには、第2のストレスライナー6bによって等方的な引張応力が作用する。すなわち、nチャネル型半導体活性領域21のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、nチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【0074】
また、本実施形態では、素子分離絶縁層5の凹部15を、pチャネル型半導体活性領域11のチャネル長方向の両端に設けることで、pチャネル型半導体活性領域11における表層部分のチャネル長方向の両端面11aは、素子分離絶縁層5ではなく、第1のストレスライナー6aによって覆われる。これにより、第1のストレスライナー6aの圧縮応力を、pチャネル型半導体活性領域11のチャネルに対して両端面11aからチャネル長方向に作用させることができる。pチャネル型半導体活性領域11のチャネル長方向に対して略平行な側面は素子分離絶縁層5によって覆われており、その側面に第1のストレスライナー6aは接していない。
【0075】
したがって、pチャネル型半導体活性領域11のチャネルに対して、チャネル長方向のみの圧縮応力を選択的に増大させることができる。この結果、チャネル幅方向よりも相対的にチャネル長方向の圧縮応力のみを選択的に大きくすることができ、pFETにおけるキャリア(正孔)移動度を向上させることができる。
【0076】
nチャネル型半導体活性領域21は、素子分離絶縁層5のみによって周囲を囲まれ、第2のストレスライナー6bによる等方的な引張応力の影響を妨げる応力が作用せず、第2のストレスライナー6bによる等方的な引張応力によってキャリア(電子)移動度を向上させることができる。
【0077】
すなわち、本実施形態によれば、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0078】
なお、第1のストレスライナー6aは、凹部15の内壁面を単に被覆するだけでなく、凹部15内を完全に埋め込むように形成してもよい。
【0079】
次に、本実施形態におけるp型FETの構造について、チャネル長方向に作用する圧縮応力をシミュレーションした結果について説明する。
【0080】
図16は、シミュレーションに用いたモデル構造と寸法を示す。本モデルでは、凹部15に、第1のストレスライナー6aが完全に埋め込まれる構造とした。
【0081】
ゲート電極10下のチャネルにおける電流が流れる方向の長さ(チャネル長)を65(nm)、pチャネル型半導体活性領域11におけるチャネル長方向の中心Oと、チャネルとの間の長さを100(nm)、チャネルと、pチャネル型半導体活性領域11の端との間の長さを200(nm)、サイドウォール絶縁層7のチャネル長方向の長さを52(nm)、凹部15のチャネル長方向の長さを200(nm)、pチャネル型半導体活性領域11の厚さを300(nm)、pチャネル型半導体活性領域11及び凹部15のチャネル幅方向の幅を150(nm)とした。
【0082】
凹部15の深さを変化させて、チャネルに対するチャネル長方向の圧縮応力をシミュレーションした。第1のストレスライナー6aの圧縮応力は1.5(GPa)、膜厚は50(nm)と固定した。
【0083】
その結果を図17に示す。
横軸はチャネル長方向の位置を表し、中央付近がチャネルの位置に対応する。縦軸は、pチャネル型半導体活性領域11(シリコン層)に作用するチャネル長方向の応力を表し、数値の前の−(マイナス)は圧縮応力であることを示す。
【0084】
図17の各グラフにおいて、aは凹部15の深さが5(nm)の場合を、bは凹部15の深さが10(nm)の場合を、cは凹部15の深さが20〜30(nm)の場合をそれぞれ示す。
【0085】
図17の結果より、凹部15の深さが特に20〜30(nm)の場合で、チャネルに作用するチャネル長方向の圧縮応力が大きくなっている。
【0086】
次に、第1のストレスライナー6aの持つ圧縮応力を変化させて、チャネルに対するチャネル長方向の圧縮応力をシミュレーションした。凹部15の深さは200(nm)、第1のストレスライナー6aの膜厚は50(nm)と固定した。
【0087】
図18はそのシミュレーションの結果を示す。
図18において、横軸はチャネル長方向の位置を表し、中央付近がチャネルの位置に対応する。縦軸は、pチャネル型半導体活性領域11(シリコン層)に作用するチャネル長方向の応力を表し、数値の前の−(マイナス)は圧縮応力であることを示す。
【0088】
図18の各グラフにおいて、aは第1のストレスライナー6aの圧縮応力が1.5(GPa)の場合を、bは第1のストレスライナー6aの圧縮応力が3(GPa)の場合を、cは第1のストレスライナー6aの圧縮応力が7(GPa)の場合を、dは第1のストレスライナー6aの圧縮応力が15(GPa)の場合ををそれぞれ示す。
【0089】
比較的大きな応力を持たせることができる材料として窒化シリコンが現在用いられることが多いが、現状、窒化シリコンが有する圧縮応力としては2〜3(GPa)程度が限界とされている。本実施形態の構造によれば、第1のストレスライナー6aが3(GPa)の圧縮応力を有する場合(図18におけるグラフb)、チャネルに対して約100(MPa)の圧縮応力をチャネル長方向に作用させることが可能であるが、この程度の圧縮応力であってもp型FETのチャネルにおけるキャリア移動度の向上に大きな効果が得られる。
【0090】
次第に応力の大きな窒化シリコンが開発されてきた経緯を鑑みると、将来さらに大きな圧縮応力を持った絶縁層が開発されることが期待できる。そのような材料を本実施形態における凹部15を覆う第1のストレスライナー6aの材料として用いることで、図18のシミュレーション結果が示すようにさらなるチャネルストレスの増大が図れ、キャリア移動度のさらなる向上が期待できる。
【0091】
[第4の実施形態]
図19は、本発明の第4の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図20は図19におけるG−G断面図である。
【0092】
本実施形態に係る半導体装置も、同一半導体基板上に形成されたp型FET(Field Effect Transitor)とn型FETとを備える。
【0093】
p型FETは、正孔が電流伝導に寄与するpチャネル型半導体活性領域31を有する。pチャネル型半導体活性領域31は、n型半導体領域の表面に、図20に表すように、p型ソース/p型ドレイン領域24が選択的に形成された構造を有する。p型ソース/p型ドレイン領域24間がチャネルとして機能し、その上にはゲート絶縁膜29を介してゲート電極30が設けられている。ゲート電極30に所望の制御電圧が印加されると、ゲート絶縁膜29下のチャネルに正孔が誘起されpチャネルができ、p型ソース/p型ドレイン領域24間が導通し電流が流れる。
【0094】
n型FETは、電子が電流伝導に寄与するnチャネル型半導体活性領域41を有する。nチャネル型半導体活性領域41は、p型半導体領域の表面にn型ソース/n型ドレイン領域23が選択的に形成された構造を有し、n型ソース/n型ドレイン領域23間がチャネルとして機能し、その上にはp型FETと同様ゲート絶縁膜29を介してゲート電極30が設けられている。n型FETにおいて、ゲート電極30に所望の制御電圧が印加されると、ゲート絶縁膜29下のチャネルに電子が誘起されnチャネルができ、n型ソース/n型ドレイン領域23間が導通し電流が流れる。
【0095】
pチャネル型半導体活性領域31とnチャネル型半導体活性領域41とは、互いのチャネル長方向を略平行にして設けられている。pチャネル型半導体活性領域31とnチャネル型半導体活性領域41とは、STI構造の素子分離絶縁層25及び素子分離絶縁層25中に埋め込まれた絶縁層26を間に介在させて、チャネル長方向に隣り合って設けられている。
【0096】
ゲート電極30は、pチャネル型半導体活性領域31及びnチャネル型半導体活性領域41のチャネル長方向に対して略垂直な方向に延在している。ゲート電極30の側面にはサイドウォール絶縁層27が設けられている。
【0097】
pチャネル型半導体活性領域31のチャネル長方向の両端には、素子分離絶縁層25とは異なる材料からなる絶縁層26が設けられている。絶縁層26は、pチャネル型半導体活性領域31とnチャネル型半導体活性領域41との間に設けられた素子分離絶縁層25中に埋め込まれ、pチャネル型半導体活性領域31のチャネル長方向の両端における、チャネル長方向に対して略垂直な端面に接している。絶縁層26のチャネル幅方向(チャネル長方向に対して略垂直な方向)の幅は、pチャネル型半導体活性領域31のチャネル幅方向の幅と略等しい。
【0098】
素子分離絶縁層25は、例えば酸化シリコン、NSG(Non-doped Silicate Glass)などの絶縁材料からなり、等方的な引張応力を有する。
【0099】
絶縁層26は、素子分離絶縁層25よりも、室温測定時におけるシリコンに対する圧縮応力が大きい材料からなり、pチャネル型半導体活性領域31のチャネルに対してチャネル長方向の圧縮応力を作用させる。そのような機能を有する絶縁層26として、例えば、素子分離絶縁層25を構成する酸化シリコンやNSGよりも熱膨張係数の小さい材料(窒化シリコンなど)を用いることができる。
【0100】
膜形成時のガス種、ガス流量、温度、圧力などのプロセス条件、膜厚等を制御することで、引張応力を持つか圧縮応力を持つか、さらにそれら応力の大きさを制御できる。
【0101】
図21〜図23は、絶縁層26の形成方法の一例を示す工程断面図である。
【0102】
まず、図21(a)に表すように、例えばシリコンからなる半導体層(半導体基板)40にトレンチTを形成した後、そのトレンチT内に、引張応力を有する例えば酸化シリコンからなる素子分離絶縁層25を埋め込んで、表面をCMP法により平坦化する。半導体層40中に埋め込まれた素子分離絶縁層25によって、半導体層40の表層部分が、2つの領域40aと領域40bとに絶縁分離される。領域40aと領域40bは、後工程の不純物注入等によって、それぞれ、nチャネル型半導体活性領域41とpチャネル型半導体活性領域31となる。
【0103】
次に、図21(b)に表すように、半導体層40及び素子分離絶縁層25の表面上にマスク33を形成する。このマスク33は、例えば、CVD(Chemical Vapor Deposition)法によりシリコン窒化膜を全面に形成した後、RIE(Reactive Ion Etching)法により、選択的に開口34を形成する。
【0104】
次に、開口34より露出する素子分離絶縁層25をRIE法により選択的にエッチング除去し、図22(a)に表すように、素子分離絶縁層25に凹部35が形成される。凹部35の幅は、素子分離絶縁層25の幅の約半分であり、凹部35の素子分離絶縁層25表面からの深さは、素子分離絶縁層25の深さの半分かあるいは半分より浅くすることで、凹部35のアスペクト比を、素子分離絶縁層25を埋め込むときに形成したトレンチTのアスペクト比と同程度か小さくでき、凹部35に埋め込む絶縁層26の埋め込み性を損ねない。
【0105】
次に、図22(b)に表すように、圧縮応力を有する絶縁層26を、凹部35内に埋め込み、マスク33より上に堆積した部分をCMP法により研磨して平坦化する。
【0106】
次に、マスク33、および素子分離絶縁層25よりも上でマスク33の開口内にある絶縁層26をエッチング除去する。絶縁層26及びマスク33ともに、例えば等方性のウェットエッチングで除去できる。これにより、図23に表す構造が得られる。
【0107】
n型FETでは、そのチャネルに対して、チャネル長方向に引張応力が、チャネル幅方向にも引張応力が作用すると、キャリア(電子)移動度が向上し、トランジスタの性能の向上が図れる。本実施形態では、nチャネル型半導体活性領域41は、等方的な引張応力を有する素子分離絶縁層25のみによって周囲を囲まれ、nチャネル型半導体活性領域41のチャネルには、図19において白抜き矢印で示すように等方的な引張応力が作用する。すなわち、nチャネル型半導体活性領域41のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、nチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【0108】
p型FETでは、キャリア(正孔)の移動度を向上させるためには、チャネルに対して、チャネル長方向には圧縮応力を、チャネル幅方向には引張応力を作用させることが望ましい。pチャネル型半導体活性領域31の周囲を、単に、等方的な引張応力または圧縮応力を有するひとつの素子分離絶縁層で囲んでしまうと、pチャネル型半導体活性領域31には、チャネル長方向及びチャネル幅方向ともに引張応力または圧縮応力が作用してしまい、チャネル長方向には圧縮応力を、チャネル幅方向には引張応力をというように、pチャネル型半導体活性領域31にとって適切な応力を作用させることができない。
【0109】
そこで、本実施形態では、等方的な引張応力を有する素子分離絶縁層25の一部、すなわちpチャネル型半導体活性領域31のチャネル長方向の両端面に接する部分を選択的に除去して、その部分に圧縮応力を有する絶縁層26を埋め込むことで、pチャネル型半導体活性領域31のチャネル長方向のみに選択的に圧縮応力が作用するようにしている。
【0110】
pチャネル型半導体活性領域31は、チャネル長方向の両端面に接する絶縁層26と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層25とによって周囲を囲まれている。素子分離絶縁層25は引張応力を有するため、pチャネル型半導体活性領域31のチャネルに対して、チャネル幅方向には引張応力が作用する。
【0111】
nチャネル型半導体活性領域41は、素子分離絶縁層25のみによって周囲を囲まれ、圧縮応力を有する絶縁層26には接していない。したがって、nチャネル型半導体活性領域41のチャネルに対しては圧縮応力が作用せず、その素子分離絶縁層25の引張応力によるキャリア(電子)移動度の向上が妨げられない。
【0112】
すなわち、本実施形態によれば、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0113】
なお、本実施形態において、前述した第1〜第3の実施形態のように、等方的な圧縮応力を有しp型FETを覆う第1のストレスライナーと、等方的な引張応力を有しn型FETを覆う第2のストレスライナーを設け、これらストレスライナーからの応力もチャネルに作用させて、両トランジスタのさらなるキャリア移動度の向上を図ってもよい。この場合、素子分離絶縁層25に対しては、プロセス条件等により適宜任意の応力を作用させてよく、例えば実質応力を有さないものを用いることもできる。
【0114】
[第5の実施形態]
図24は、本発明の第5の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図25は図24におけるH−H断面図であり、n型FETを表す。
図26は図24におけるI−I断面図であり、p型FETを表す。
【0115】
本実施形態に係る半導体装置も、同一半導体基板上に形成されたp型FETとn型FETとを備える。
【0116】
図25に表すように、n型FETは、電子が電流伝導に寄与するnチャネル型半導体活性領域61を有する。nチャネル型半導体活性領域61は、p型半導体領域の表面にn型ソース/n型ドレイン領域53が選択的に形成された構造を有し、n型ソース/n型ドレイン領域53間がチャネルとして機能し、その上にはゲート絶縁膜59を介してゲート電極50が設けられている。n型FETにおいて、ゲート電極50に所望の制御電圧が印加されると、ゲート絶縁膜59下のチャネルに電子が誘起されnチャネルができ、n型ソース/n型ドレイン領域53間が導通し電流が流れる。
【0117】
図26に表すように、p型FETは、正孔が電流伝導に寄与するpチャネル型半導体活性領域51を有する。pチャネル型半導体活性領域51は、n型半導体領域の表面にp型ソース/p型ドレイン領域54が選択的に形成された構造を有する。p型ソース/p型ドレイン領域54間がチャネルとして機能し、その上にはゲート絶縁膜59を介してゲート電極50が設けられている。ゲート電極50に所望の制御電圧が印加されると、ゲート絶縁膜59下のチャネルに正孔が誘起されpチャネルができ、p型ソース/p型ドレイン領域54間が導通し電流が流れる。
【0118】
図24に表すように、pチャネル型半導体活性領域51とnチャネル型半導体活性領域61とは、互いのチャネル長方向を略平行にして設けられている。pチャネル型半導体活性領域51とnチャネル型半導体活性領域61とは、STI構造の素子分離絶縁層60aを間に介在させて、チャネル幅方向(ゲート電極50の延在方向)で隣り合って設けられている。
【0119】
ゲート電極50は、pチャネル型半導体活性領域51及びnチャネル型半導体活性領域61のチャネル長方向に対して略垂直な方向に延在している。ゲート電極50の側面にはサイドウォール絶縁層57が設けられている。
【0120】
nチャネル型半導体活性領域61は、その周囲を素子分離絶縁層60aのみによって囲まれている。pチャネル型半導体活性領域51のチャネル長方向の両端には、その両端面に接して素子分離絶縁層60が設けられている。
【0121】
素子分離絶縁層60a及び素子分離絶縁層60は、同じ絶縁材料、例えば窒化シリコンからなる。素子分離絶縁層60aと素子分離絶縁層60との違いは、紫外線照射の有無によって、実質応力を有していないか、あるいは等方的な引張応力を有するかである。
【0122】
素子分離絶縁層60aは、紫外線照射前の初期状態では実質応力を有していない。すなわち、素子分離絶縁層60aは、紫外線照射前の初期状態ではチャネルのキャリア移動度に影響を与えるような応力を有していないが、紫外線が照射されることで初期状態から等方的な引張応力を有する状態にされる。すなわち、nチャネル型半導体活性領域61は、その周囲を等方的な引張応力を有する素子分離絶縁層60aのみによって囲まれている。
【0123】
pチャネル型半導体活性領域51のチャネル長方向の両端に接する素子分離絶縁層60には紫外線が照射されず、初期状態、すなわち実質応力を有しない状態のままである。
【0124】
図27に、素子分離絶縁層に対する選択的な紫外線照射の方法を示す。
【0125】
まず、図27(a)に表すように、半導体層(または半導体基板)において、nチャネル型半導体活性領域61及びpチャネル型半導体活性領域51となる部分を残すようにエッチングしてトレンチを形成し、そのトレンチ内に、紫外線照射前の初期状態で実質応力を有しない素子分離絶縁層60を埋め込む。この状態では、nチャネル型半導体活性領域61及びpチャネル型半導体活性領域51の周囲は、素子分離絶縁層60のみによって囲まれている。
【0126】
次に、nチャネル型半導体活性領域61、pチャネル型半導体活性領域51および素子分離絶縁層60の表面全面に、例えばシリコン酸化膜を堆積し、その後、リソグラフィー、エッチング工程を経て、図27(b)に表すように、pチャネル型半導体活性領域51のチャネル長方向の両端に接する部分(両端の外側の部分)のみにシリコン酸化膜を残して、マスク62を形成する。あるいは、pチャネル型半導体活性領域51のチャネル長方向の両端に接する部分(両端の外側の部分)のみをレチクルで覆ってマスク62としてもよい。
【0127】
次に、紫外線照射を行い、素子分離絶縁層60においてマスク62で覆われていない部分は紫外線が照射されて、実質応力を有しない初期状態から、図27(c)に表すように等方的な引張応力を有する素子分離絶縁層60aへと変質される。
【0128】
そして、例えばウェット処理にて、シリコン酸化膜またはレチクルからなるマスク62を除去する。これにより、図27(d)に表す構造が得られ、マスク62で覆われていた部分(pチャネル型半導体活性領域51のチャネル長方向の両端に接する部分)は紫外線照射を受けていないため、実質応力を有しない初期状態のままである。
【0129】
マスク62の位置合わせ精度によっては、pチャネル型半導体活性領域51におけるチャネル幅方向の両端より外側の部分も、若干マスク62に覆われて紫外線照射を受けない、すなわち実質応力を有しない初期状態のままとされる場合がある。しかし、この場合でも、マスク62に覆われる部分は、pチャネル型半導体活性領域51のチャネル幅方向の幅に対して約5%のほどの幅に抑えられ、この程度の幅で素子分離絶縁層の初期状態が存在しても、実質、pチャネル型半導体活性領域51のチャネル幅方向の両端は、紫外線照射によって引張応力を有する状態にされた素子分離絶縁層60によって囲まれ、その素子分離絶縁層60からの引張応力がpチャネル型半導体活性領域51のチャネル幅方向にも作用する。
【0130】
n型FETでは、そのチャネルに対して、チャネル長方向に引張応力が、チャネル幅方向にも引張応力が作用すると、キャリア(電子)移動度が向上し、トランジスタの性能の向上が図れる。本実施形態では、nチャネル型半導体活性領域61は、紫外線照射によって等方的な引張応力を有する状態とされた素子分離絶縁層60aのみによって周囲を囲まれ、nチャネル型半導体活性領域61のチャネルには、図24において白抜き矢印で示すように等方的な引張応力が作用する。すなわち、nチャネル型半導体活性領域61のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、nチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【0131】
このようにn型FETでは、等方的な引張応力がキャリア移動度の向上に有効であるが、p型FETでは、チャネル幅方向に作用する引張応力についてはキャリア移動度の向上に寄与するが、チャネル長方向に引張応力が作用してしまうと、逆にキャリア移動度を低下させてしまう。すなわち、pチャネル型半導体活性領域51では、引張応力をチャネル幅方向のみに作用させ、チャネル長方向には作用させないようにすることが求められる。
【0132】
そこで、本実施形態では、前述したように、pチャネル型半導体活性領域51及びnチャネル型半導体活性領域61の周囲を囲む素子分離絶縁層に対する選択的な紫外線照射によって、その素子分離絶縁層におけるpチャネル型半導体活性領域51のチャネル長方向の両端面に接する部分60は実質応力を有さない状態にし、他の部分60aは引張応力を有する状態にしている。
【0133】
pチャネル型半導体活性領域51は、チャネル長方向の両端を覆う素子分離絶縁層60と、チャネル長方向に対して略平行な側面を覆う素子分離絶縁層60aとによって周囲を囲まれている。素子分離絶縁層60aは引張応力を有するため、pチャネル型半導体活性領域51のチャネルに対して、チャネル幅方向に引張応力が作用しキャリア移動度を向上できる。素子分離絶縁層60は実質応力を有さないため、pチャネル型半導体活性領域51のチャネルに対して、チャネル長方向には引張応力が作用せず、キャリア移動度の低下をまねかない。
【0134】
nチャネル型半導体活性領域61は、素子分離絶縁層60aのみによって周囲を囲まれ、チャネル長方向及びチャネル幅方向ともに引張応力が作用し、キャリア移動度の向上が図れる。
【0135】
すなわち、本実施形態によれば、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0136】
[第6の実施形態]
図28は、本発明の第6の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図29は図28におけるJ−J断面図であり、n型FETを表す。
図30は図28におけるK−K断面図であり、p型FETを表す。
【0137】
本実施形態に係る半導体装置も、上記第5の実施形態と同様、素子分離絶縁層への選択的な紫外線照射によって、pチャネル型半導体活性領域51のチャネル長方向の両端面に接する部分71は実質応力を有さない状態にし、他の部分71aは引張応力を有する状態にしている。
【0138】
本実施形態では、トレンチ内への素子分離絶縁層の埋め込み性を考慮して、素子分離絶縁層を異なる材料からなる積層構造としている。
【0139】
図29、30に表すように、まず、数百(nm)ほどの深さのトレンチ内に、60(nm)程度を残して比較的埋め込み性の良い例えば酸化シリコンからなる素子分離絶縁層70を埋め込む。そして、次に、残りの60(nm)ほどを、比較的大きな応力を与えやすい例えば窒化シリコンからなる素子分離絶縁層71を埋め込む。紫外線照射前の初期状態では、素子分離絶縁層70、71は実質応力を有していない。
【0140】
次に、第5の実施形態と同様、素子分離絶縁層71におけるpチャネル型半導体活性領域51のチャネル長方向の両端より外側の部分のみをマスクで覆って紫外線照射を行う。
【0141】
これにより、マスクで覆われた部分には紫外線が照射されず、初期状態、すなわち実質応力を有しない状態のままであり、他の部分は紫外線照射を受けて初期状態から等方的な引張応力を有する素子分離絶縁層71aに変質される。下層の素子分離絶縁層70には紫外線が照射されず、実質応力を有さないままである。
【0142】
引張応力を有する状態にされた素子分離絶縁層71aは、半導体層において実質電流伝導に寄与する表層部分(ソース/ドレイン領域、チャネル)の周囲を囲んでおり、チャネルに対して引張応力を作用させることができる。
【0143】
pチャネル型半導体活性領域51は、チャネル長方向の両端を覆う素子分離絶縁層71と、チャネル長方向に対して略平行な側面を覆う素子分離絶縁層71aとによって周囲を囲まれている。素子分離絶縁層71aは引張応力を有するため、pチャネル型半導体活性領域51のチャネルに対して、チャネル幅方向に引張応力が作用しキャリア移動度を向上できる。素子分離絶縁層71は実質応力を有さないため、pチャネル型半導体活性領域51のチャネルに対して、チャネル長方向には引張応力が作用せず、キャリア移動度の低下をまねかない。
【0144】
nチャネル型半導体活性領域61は、素子分離絶縁層71aのみによって周囲を囲まれ、チャネル長方向及びチャネル幅方向ともに引張応力が作用し、キャリア移動度の向上が図れる。
【0145】
すなわち、本実施形態でも、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0146】
[第7の実施形態]
図31は、本発明の第7の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図32は図31におけるL−L断面図であり、n型FETを表す。
図33は図31におけるM−M断面図であり、p型FETを表す。
【0147】
本実施形態においても、第5の実施形態と同様、素子分離絶縁層におけるpチャネル型半導体活性領域51のチャネル長方向の両端より外側の部分のみをマスクで覆って紫外線照射を行う。
【0148】
nチャネル型半導体活性領域61は、その周囲を素子分離絶縁層80aのみによって囲まれている。pチャネル型半導体活性領域51のチャネル長方向の両端には、その両端面に接して素子分離絶縁層80が設けられている。
【0149】
素子分離絶縁層80a及び素子分離絶縁層80は、同じ絶縁材料、例えば窒化シリコンからなる。素子分離絶縁層80aと素子分離絶縁層80との違いは、紫外線照射の有無によって、引張応力を有するか圧縮応力を有するかである。
【0150】
素子分離絶縁層80aは、紫外線照射前の初期状態では等方的な圧縮応力を有しているが、紫外線が照射されることで等方的な引張応力を有する状態にされる。すなわち、nチャネル型半導体活性領域61は、その周囲を等方的な引張応力を有する素子分離絶縁層80aのみによって囲まれている。
【0151】
pチャネル型半導体活性領域51のチャネル長方向の両端に接する素子分離絶縁層80には紫外線が照射されず、初期状態、すなわち圧縮応力を有する状態のままである。
【0152】
n型FETでは、そのチャネルに対して、チャネル長方向に引張応力が、チャネル幅方向にも引張応力が作用すると、キャリア(電子)移動度が向上し、トランジスタの性能の向上が図れる。本実施形態では、nチャネル型半導体活性領域61は、紫外線照射によって等方的な引張応力を有する状態とされた素子分離絶縁層80aのみによって周囲を囲まれ、nチャネル型半導体活性領域61のチャネルには等方的な引張応力が作用する。すなわち、nチャネル型半導体活性領域61のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、nチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【0153】
このようにn型FETでは、等方的な引張応力がキャリア移動度の向上に有効であるが、p型FETでは、チャネル幅方向に作用する引張応力についてはキャリア移動度の向上に寄与するが、チャネル長方向に引張応力が作用してしまうと、逆にキャリア移動度を低下させてしまう。むしろ、チャネル長方向には圧縮応力が作用するとキャリア移動度が向上する。すなわち、pチャネル型半導体活性領域51では、チャネル幅方向には引張応力を、チャネル長方向には圧縮応力を作用させることが望ましい。
【0154】
そこで、本実施形態では、前述したように、素子分離絶縁層に対する選択的な紫外線照射によって、その素子分離絶縁層におけるpチャネル型半導体活性領域51のチャネル長方向の両端面に接する部分80は圧縮応力を有する状態に、他の部分80aは引張応力を有する状態にしている。
【0155】
pチャネル型半導体活性領域51は、チャネル長方向の両端を覆う素子分離絶縁層80と、チャネル長方向に対して略平行な側面を覆う素子分離絶縁層80aとによって周囲を囲まれている。素子分離絶縁層80aは引張応力を有するため、pチャネル型半導体活性領域51のチャネルに対して、チャネル幅方向に引張応力が作用しキャリア移動度を向上できる。素子分離絶縁層80は圧縮応力を有するため、pチャネル型半導体活性領域51のチャネルに対して、チャネル長方向には圧縮応力が作用しキャリア移動度を向上できる。
【0156】
nチャネル型半導体活性領域61は、素子分離絶縁層80aのみによって周囲を囲まれ、チャネル長方向及びチャネル幅方向ともに引張応力が作用し、キャリア移動度の向上が図れる。また、nチャネル型半導体活性領域61は、素子分離絶縁層80には接しておらず、素子分離絶縁層80の圧縮応力は、nチャネル型半導体活性領域61のチャネルに作用しない。
【0157】
すなわち、本実施形態によれば、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0158】
[第8の実施形態]
図34は、本発明の第8の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。
図35は図34におけるN−N断面図であり、n型FETを表す。
図36は図34におけるO−O断面図であり、p型FETを表す。
【0159】
本実施形態に係る半導体装置も、上記第7の実施形態と同様、素子分離絶縁層への選択的な紫外線照射によって、pチャネル型半導体活性領域51のチャネル長方向の両端面に接する部分91は圧縮応力を有する状態にし、他の部分91aは引張応力を有する状態にしている。
【0160】
本実施形態では、トレンチ内への素子分離絶縁層の埋め込み性を考慮して、素子分離絶縁層を異なる材料からなる積層構造としている。
【0161】
図35、36に表すように、まず、数百(nm)ほどの深さのトレンチ内に、60(nm)程度を残して比較的埋め込み性の良い例えば酸化シリコンからなる素子分離絶縁層90を埋め込む。そして、次に、残りの60(nm)ほどを、比較的大きな応力を与えやすい例えば窒化シリコンからなる素子分離絶縁層91を埋め込む。紫外線照射前の初期状態では、素子分離絶縁層90は実質応力を有しておらず、素子分離絶縁層91は圧縮応力を有している。
【0162】
次に、第5の実施形態と同様、素子分離絶縁層91におけるpチャネル型半導体活性領域51のチャネル長方向の両端より外側の部分のみをマスクで覆って紫外線照射を行う。
【0163】
これにより、マスクで覆われた部分には紫外線が照射されず、初期状態、すなわち圧縮応力を有する状態のままであり、他の部分は紫外線照射を受けて初期状態から等方的な引張応力を有する素子分離絶縁層91aに変質される。下層の素子分離絶縁層90には紫外線が照射されず、実質応力を有さないままである。
【0164】
引張応力を有する状態にされた素子分離絶縁層91aは、半導体層において実質電流伝導に寄与する表層部分(ソース/ドレイン領域、チャネル)の周囲を囲んでおり、チャネルに対して引張応力を作用させることができる。圧縮応力を有する素子分離絶縁層91も同様に、半導体層において実質電流伝導に寄与する表層部分(ソース/ドレイン領域、チャネル)の周囲を囲んでおり、チャネルに対して圧縮応力を作用させることができる。
【0165】
pチャネル型半導体活性領域51は、チャネル長方向の両端を覆う素子分離絶縁層91と、チャネル長方向に対して略平行な側面を覆う素子分離絶縁層91aとによって周囲を囲まれている。素子分離絶縁層91aは引張応力を有するため、pチャネル型半導体活性領域51のチャネルに対して、チャネル幅方向に引張応力が作用しキャリア移動度を向上できる。素子分離絶縁層91は圧縮応力を有するため、pチャネル型半導体活性領域51のチャネルに対して、チャネル長方向に圧縮応力が作用しキャリア移動度を向上できる。
【0166】
nチャネル型半導体活性領域61は、素子分離絶縁層91aのみによって周囲を囲まれ、チャネル長方向及びチャネル幅方向ともに引張応力が作用し、キャリア移動度の向上が図れる。また、nチャネル型半導体活性領域61は、素子分離絶縁層91には接しておらず、素子分離絶縁層91の圧縮応力は、nチャネル型半導体活性領域61のチャネルに作用しない。
【0167】
すなわち、本実施形態でも、同一半導体基板上に(同一チップ内に)、p型FETとn型FETとが形成された半導体装置において、p型FETとn型FETのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【0168】
前述した第5〜第8の実施形態では、素子分離絶縁層への選択的な紫外線照射によって、pチャネル型半導体活性領域51のチャネル長方向の両端面に接する部分は、実質応力を有しないもしくは圧縮応力を有する初期状態のままとし、他の部分は初期状態から引張応力を有する状態に変質させたが、素子分離絶縁層として紫外線照射前の初期状態で等方的な引張応力を有するものを用い、pチャネル型半導体活性領域51のチャネル長方向の両端面に接する部分のみを紫外線照射によって実質応力を有しないもしくは圧縮応力を有する状態に変質させてもよい。
【0169】
また、第5〜第8の実施形態において、第1〜第3の実施形態のように、等方的な圧縮応力を有しp型FETを覆う第1のストレスライナーと、等方的な引張応力を有しn型FETを覆う第2のストレスライナーを設け、これらストレスライナーからの応力もチャネルに作用させて、両トランジスタのさらなるキャリア移動度の向上を図ってもよい。
【図面の簡単な説明】
【0170】
【図1】本発明の第1の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図2】(a)は図1におけるA−A断面図、(b)は図1におけるB−B断面図。
【図3】第1の実施形態に係る半導体装置における要部の模式斜視図。
【図4】第1の実施形態に係る半導体装置におけるp型FETの構造について、チャネル長方向に作用する圧縮応力のシミュレーションに用いたモデル構造の模式図。
【図5】図4のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図6】図4のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図7】本発明の第2の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図8】(a)は図7におけるC−C断面図、(b)は図7におけるD−D断面図。
【図9】第2の実施形態に係る半導体装置における要部の模式斜視図。
【図10】第2の実施形態に係る半導体装置におけるp型FETの構造について、チャネル長方向に作用する圧縮応力のシミュレーションに用いたモデル構造の模式図。
【図11】図10のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図12】図10のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図13】本発明の第3の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図14】(a)は図13におけるE−E断面図であり、(b)は図13におけるF−F断面図。
【図15】同半導体装置における要部の模式斜視図。
【図16】第3の実施形態に係る半導体装置におけるp型FETの構造について、チャネル長方向に作用する圧縮応力のシミュレーションに用いたモデル構造の模式図。
【図17】図16のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図18】図16のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図19】本発明の第4の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図20】図19におけるG−G断面図。
【図21】本実施形態に係る半導体装置の要部構成の製造方法を表す模式図。
【図22】図21に続く工程を表す模式図。
【図23】図22に続く工程を表す模式図。
【図24】本発明の第5の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図25】図24におけるH−H断面図。
【図26】図24におけるI−I断面図。
【図27】同実施形態において素子分離絶縁層に対する選択的な紫外線照射の方法を示す模式図。
【図28】本発明の第6の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図29】図28におけるJ−J断面図。
【図30】図28におけるK−K断面図。
【図31】本発明の第7の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図32】図31におけるL−L断面図。
【図33】図31におけるM−M断面図。
【図34】本発明の第8の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図35】図34におけるN−N断面図。
【図36】図34におけるO−O断面図。
【符号の説明】
【0171】
5,25…素子分離絶縁層、6a…第1のストレスライナー、6b…第2のストレスライナー、10,30,50…ゲート電極、11,31,51…pチャネル型半導体活性領域、12,14,26…絶縁層、15…凹部、21,41,61…nチャネル型半導体活性領域、60,60a,70,71,71a,80,80a,90,91,91a…素子分離絶縁層
【特許請求の範囲】
【請求項1】
p型ソース領域とp型ドレイン領域とを有するpチャネル型半導体活性領域と、
n型ソース領域とn型ドレイン領域とを有するnチャネル型半導体活性領域と、
前記pチャネル型半導体活性領域と前記nチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、
前記素子分離絶縁層とは異なる材料からなり、前記pチャネル型半導体活性領域のチャネル長方向の両端に接して設けられ、前記pチャネル型半導体活性領域のチャネルに対して前記チャネル長方向の圧縮応力を作用させる絶縁層と、
を備え、
前記pチャネル型半導体活性領域は、前記チャネル長方向の両端に接する前記絶縁層と、前記チャネル長方向に対して略平行な側面に接する前記素子分離絶縁層とによって周囲を囲まれ、
前記nチャネル型半導体活性領域は、前記素子分離絶縁層によって周囲を囲まれていることを特徴とする半導体装置。
【請求項2】
前記絶縁層における前記チャネル長方向に対して略垂直なチャネル幅方向の幅は、前記pチャネル型半導体活性領域における前記チャネル幅方向の幅よりも大きいことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記素子分離絶縁層は、等方的な引張応力を有することを特徴とする請求項1記載の半導体装置。
【請求項4】
p型ソース領域とp型ドレイン領域とを有するpチャネル型半導体活性領域と、
n型ソース領域とn型ドレイン領域とを有するnチャネル型半導体活性領域と、
前記pチャネル型半導体活性領域及び前記nチャネル型半導体活性領域の周囲を囲んで前記pチャネル型半導体活性領域と前記nチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、
前記pチャネル型半導体活性領域の表面を覆って設けられ、等方的な圧縮応力を有する第1のストレスライナーと、
前記nチャネル型半導体活性領域の表面を覆って設けられ、等方的な引張応力を有する第2のストレスライナーと、
を備え、
前記素子分離絶縁層は、前記pチャネル型半導体活性領域のチャネル長方向の両端に接する部分で選択的に、前記pチャネル型半導体活性領域の表面よりも凹んでおり、この凹んだ部分と前記pチャネル型半導体活性領域の表面との間に形成された段部を覆うように、前記第1のストレスライナーが設けられていることを特徴とする半導体装置。
【請求項5】
p型ソース領域とp型ドレイン領域とを有するpチャネル型半導体活性領域と、
n型ソース領域とn型ドレイン領域とを有するnチャネル型半導体活性領域と、
前記pチャネル型半導体活性領域及び前記nチャネル型半導体活性領域の周囲を囲んで前記pチャネル型半導体活性領域と前記nチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、
を備え、
前記素子分離絶縁層に対する選択的な紫外線照射により、
前記素子分離絶縁層における前記nチャネル型半導体活性領域の周囲を囲む部分は、等方的な引張応力を有し、
前記素子分離絶縁層における前記pチャネル型半導体活性領域のチャネル長方向の両端に接する部分は、実質応力を有しないもしくは圧縮応力を有することを特徴とする半導体装置。
【請求項1】
p型ソース領域とp型ドレイン領域とを有するpチャネル型半導体活性領域と、
n型ソース領域とn型ドレイン領域とを有するnチャネル型半導体活性領域と、
前記pチャネル型半導体活性領域と前記nチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、
前記素子分離絶縁層とは異なる材料からなり、前記pチャネル型半導体活性領域のチャネル長方向の両端に接して設けられ、前記pチャネル型半導体活性領域のチャネルに対して前記チャネル長方向の圧縮応力を作用させる絶縁層と、
を備え、
前記pチャネル型半導体活性領域は、前記チャネル長方向の両端に接する前記絶縁層と、前記チャネル長方向に対して略平行な側面に接する前記素子分離絶縁層とによって周囲を囲まれ、
前記nチャネル型半導体活性領域は、前記素子分離絶縁層によって周囲を囲まれていることを特徴とする半導体装置。
【請求項2】
前記絶縁層における前記チャネル長方向に対して略垂直なチャネル幅方向の幅は、前記pチャネル型半導体活性領域における前記チャネル幅方向の幅よりも大きいことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記素子分離絶縁層は、等方的な引張応力を有することを特徴とする請求項1記載の半導体装置。
【請求項4】
p型ソース領域とp型ドレイン領域とを有するpチャネル型半導体活性領域と、
n型ソース領域とn型ドレイン領域とを有するnチャネル型半導体活性領域と、
前記pチャネル型半導体活性領域及び前記nチャネル型半導体活性領域の周囲を囲んで前記pチャネル型半導体活性領域と前記nチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、
前記pチャネル型半導体活性領域の表面を覆って設けられ、等方的な圧縮応力を有する第1のストレスライナーと、
前記nチャネル型半導体活性領域の表面を覆って設けられ、等方的な引張応力を有する第2のストレスライナーと、
を備え、
前記素子分離絶縁層は、前記pチャネル型半導体活性領域のチャネル長方向の両端に接する部分で選択的に、前記pチャネル型半導体活性領域の表面よりも凹んでおり、この凹んだ部分と前記pチャネル型半導体活性領域の表面との間に形成された段部を覆うように、前記第1のストレスライナーが設けられていることを特徴とする半導体装置。
【請求項5】
p型ソース領域とp型ドレイン領域とを有するpチャネル型半導体活性領域と、
n型ソース領域とn型ドレイン領域とを有するnチャネル型半導体活性領域と、
前記pチャネル型半導体活性領域及び前記nチャネル型半導体活性領域の周囲を囲んで前記pチャネル型半導体活性領域と前記nチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、
を備え、
前記素子分離絶縁層に対する選択的な紫外線照射により、
前記素子分離絶縁層における前記nチャネル型半導体活性領域の周囲を囲む部分は、等方的な引張応力を有し、
前記素子分離絶縁層における前記pチャネル型半導体活性領域のチャネル長方向の両端に接する部分は、実質応力を有しないもしくは圧縮応力を有することを特徴とする半導体装置。
【図1】
【図2】
【図4】
【図5】
【図6】
【図7】
【図8】
【図10】
【図11】
【図12】
【図13】
【図14】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図3】
【図9】
【図15】
【図2】
【図4】
【図5】
【図6】
【図7】
【図8】
【図10】
【図11】
【図12】
【図13】
【図14】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図3】
【図9】
【図15】
【公開番号】特開2008−262954(P2008−262954A)
【公開日】平成20年10月30日(2008.10.30)
【国際特許分類】
【出願番号】特願2007−102455(P2007−102455)
【出願日】平成19年4月10日(2007.4.10)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成20年10月30日(2008.10.30)
【国際特許分類】
【出願日】平成19年4月10日(2007.4.10)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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