【課題】処理負荷の増大を抑えながら、所定のマクロブロック周辺において複数の配線の影響を確実に低減できる集積回路設計方法及び集積回路設計装置を提供する。
【解決手段】集積回路設計方法は、所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定ステップと、前記配線グリッド変更領域設定ステップにおいて前記配線グリッド変更領域として設定された前記領域内の配線グリッドの間隔をより大きく変更する配線グリッド変更ステップと、前記領域内において、前記配線グリッド変更ステップにおいて前記間隔が変更された配線グリッドに所与の配線を配置すると共に、前記配線グリッド変更ステップにおいて変更された前記配線グリッドの間隔に対応したセルグリッド間隔でその構成が指定されたセルを、前記配線グリッド変更ステップにおいて前記間隔が変更された配線グリッドに配置する配置配線ステップとを含む。 （もっと読む）

【課題】処理負荷の増大を抑えながら、これまで配線が混雑していた領域でも確実にセルや配線を配置できる集積回路設計方法等を提供する。
【解決手段】集積回路設計方法は、所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定ステップと、前記配線グリッド変更領域設定ステップにおいて前記配線グリッド変更領域として設定された前記領域内の配線グリッドの間隔をより小さく変更する配線グリッド変更ステップと、前記領域内において、前記配線グリッド変更ステップにおいて前記間隔が変更された配線グリッドに所与の配線を配置すると共に、前記配線グリッド変更ステップにおいて変更された前記配線グリッドの間隔に対応したセルグリッド間隔でその構成が指定されたセルを、前記配線グリッド変更ステップにおいて前記間隔が変更された配線グリッドに配置する配置配線ステップとを含む。 （もっと読む）

【課題】セルに供給される電源に依存しない自由な配置を実現し、常時通電用電源線と電源遮断用電源線を並層で構成しても、電源幹線から基準電位線への配線接続が容易な半導体集積回路を提供すること。
【解決手段】複数の回路セルを有する半導体集積回路は、当該半導体集積回路の電源幹線と、電源幹線から縞状に配線された電源配線群と、一時的に回路セルへの電源供給を遮断する電源スイッチセルと、電源スイッチセルを介して遮断用電源が供給される電源遮断対象セルと、電源スイッチセルを介さず、常時通電用電源が供給される常時通電セルと、を備える。電源配線群は、第１層メタル配線を介して電源スイッチセルと電源遮断対象セルを接続する遮断用電源供給線と、第２層メタル配線を介して電源スイッチセルと常時通電セルを接続する基準電位供給線とを含む。 （もっと読む）

半導体チップは、レイアウト特徴部が第１の仮想格子に従って配置される第１のチップレベルと、レイアウト特徴部が第２の仮想格子に従って配置される第２のチップレベルとを有する論理ブロック区域を含むように定められる。第１の仮想格子と第２の仮想格子の間には、有理空間的関係が存在する。論理ブロック区域内には、複数のセルが配置される。複数のセルの各々は、複数のセル位相のうちの適切な１つに従って定められる。複数のセル位相のうちの適切な１つは、所定の配置セルの第１及び第２のチップレベル内のレイアウト特徴部を所定の配置セルに位置決めされた第１及び第２の仮想格子と整合させる。 （もっと読む）

【課題】レイアウト修正による遅延変動を抑制しつつ半導体集積回路のプラズマダメージを軽減する製造方法を提供する。
【解決手段】半導体集積回路の製造方法は、コンピュータによって実行され、第１ゲート電極２１に接続する金属配線と、第１ゲート電極２１とのアンテナ比を検証するステップと、アンテナ比の検証結果に基づいて半導体集積回路のレイアウトを変更するステップとを具備する。レイアウトを変更するステップは、複数の論理セルから、アンテナ比の検証結果に応じたゲート面積の論理セルを選択するステップと、論理セルを、論理動作しないフィルセル４０として空き領域に配置するステップと、フィルセル内の第２ゲート電極４１を金属配線に接続するステップとを備える。 （もっと読む）

【課題】ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に近いメタル配線の細りや断線を防止可能な半導体集積回路のレイアウト構造を提供する。
【解決手段】第１の方向に延びるように配置された電源配線ｍ１および接地配線ｍ２に挟まれた領域に、回路機能を実現するトランジスタおよびセル内配線をそれぞれ有する第１および第２のセルが、第１の方向において隣接するように配置されている。第１および第２のセルの境界部に、第１の方向と直交する第２の方向に延びるメタル配線ｄ２が、電源配線ｍ１と接地配線ｍ２とを短絡しないように、配置されている。 （もっと読む）

【課題】 本発明の課題は、電源のオン・オフのタイミングの異なる複数のセルアレイ領域を伝播する信号のタイミングを最適化することを目的とする。
【解決手段】 上記課題は、異なる電源制御のタイミングを有する複数のパワードメインにおいて伝播する信号のタイミングエラーを検出するエラー検出手段と、前記信号が伝播する経路におけるエラーセルに対する隣接パワードメインと該エラーセルが配置されているパワードメインとの電源制御のタイミングに基づいて該隣接パワードメインに挿入するためのセル種別を決定するセル種別決定手段と、前記セル種別決定手段によって決定されたセル種別のセルを該隣接パワードメインに挿入配置するセル挿入配置手段とを有する回路設計装置により達成される。 （もっと読む）

【課題】ライブラリ開発工数を低減することができる集積回路装置の設計方法及び製造方法並びに電子機器を提供すること。
【解決手段】本発明の集積回路装置の設計方法は、第１〜第Ｎの異なる論理をそれぞれ有する第１〜第Ｎの論理セルの特性情報と第１〜第Ｍの異なる電流供給能力をそれぞれ有する第１〜第Ｍの電流供給セルの特性情報とを含むライブラリを作成し（ステップＳ２０）、ライブラリを用いて論理回路の回路接続情報及びレイアウトパターンを作成し（ステップＳ３０）、論理回路の回路接続情報及びレイアウトパターンに基づいて論理回路を含む集積回路の回路接続情報及びレイアウトパターンを作成する（ステップＳ４０）。ステップＳ３０において、論理回路が第ｎ（１≦ｎ≦Ｎ）の論理と第ｍ（１≦ｍ≦Ｍ）の電流供給能力を有する回路を含む場合には、第ｎの論理セルと第ｍの電流供給セルを用いて回路接続情報及びレイアウトパターンを作成する。 （もっと読む）

【課題】ウェハプロセス後にゲートパターン（ゲート形状）の仕上がりが均一の値を保つことができるセルベース方式による半導体集積回路を提供する。
【解決手段】半導体基板上（図示せず。）に、ｐ型の活性領域１とｎ型の活性領域２とが形成されている。そして、このｐ型の活性領域１とｎ型の活性領域２上に、３本のゲート配線３，４，５が形成され、ｐ型の活性領域１には、ｎ型の活性領域２と向かい合う側の反対の側（図ではｐ型の活性領域１の上側）にコンタクトホール６，７を設けるための突出部が形成されている。この突出部に形成されたコンタクトホール６は、ゲート配線３とゲート配線４との間に形成されている。また、突出部に形成されたコンタクトホール７は、ゲート配線４とゲート配線５との間に形成されている。 （もっと読む）

【課題】設計工数をほとんど増加させることなく、マクロセルの配置ミスを容易に発見することができる集積回路装置のレイアウト設計方法及び製造方法並びに電子機器を提供すること。
【解決手段】本発明の集積回路装置のレイアウト設計方法は、マクロセルに形成されたデザインルールを満たす第１のダミーパターンに対応させて、マクロセルの配置予定領域の一部にデザインルールを満たす第２のダミーパターンを作成し（Ｓ２０）、マクロセルを配置し（Ｓ３０）、マクロセル配置後のレイアウトパターンが所定のデザインルールを満たすか否かをチェックする（Ｓ４０）。マクロセルが配置予定領域に配置された場合には第１のダミーパターンと第２のダミーパターンによって形成されるダミーパターンは所定のデザインルールを満たし、マクロセルが配置予定領域に対して所定の範囲内でずれて配置された場合には当該ダミーパターンは所定のデザインルールを満たさない。 （もっと読む）

【課題】半導体集積回路の設計の早い段階で遅延改善を行うことができ、しかも、回路素子間の配線の自己発熱による温度上昇を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これにより配線に対するリピータ挿入による遅延削減を効果的に行う。
【解決手段】素子配置配線装置１００において、半導体集積回路の各配線の平均温度を考慮して該各配線での信号遅延時間を導出する信号遅延時間導出手段１０１と、該各配線での平均温度を考慮した信号遅延時間に基づいて、該配線に該配線での信号遅延時間が低減されるよう挿入されるリピータセルの最適サイズおよび最適個数を決定するリピータ最適値決定手段１００ａとを備え、半導体集積回路の基本レイアウトを、該リピータセルの挿入が必要な配線に、該決定されたサイズのリピータが該決定された個数だけ挿入されたレイアウトに変更する。 （もっと読む）

【課題】回路セルの電源分岐線の太さに無駄を抑制して、その分セル面積を縮小する。
【解決手段】電源制御対象の回路セル１０と、起動後は電源供給が常時オンの回路セル群（５０,５０Ａ）とを含むセル配置領域Ａ１と、セル配置領域Ａ１に配置される基準電圧幹線ＶＳＳと、セル配置領域Ａ１内で基準電圧幹線ＶＳＳから分岐して配置されるＶＳＳ上層分岐線７２およびＶＳＳ下層分岐線７１と、を有する。回路セル１０が、電源スイッチＭ１,Ｍ２とＶＳＳ上層分岐線７２を介して基準電圧幹線ＶＳＳに接続されている。常時オンの回路セル５０Ａ（分岐接続回路セル）が、共通のＶＳＳ下層分岐線７１を介して基準電圧幹線ＶＳＳに接続され、他の常時オンの回路セル５０（個別接続回路セル）が、個別の接続線５１によって基準電圧幹線ＶＳＳに接続されている。 （もっと読む）

【課題】回路動作の信頼性向上および設計期間の短縮化を図ること。
【解決手段】設計対象回路の配線領域内の各ネットグループ固有の始点座標から終点座標に辿り着くまでの各ネットグループ固有の配線幅の配線経路を探索する。そして、探索された配線経路間で相互に交差関係を有するネットグループの組み合わせを検出し、検出された組み合わせのネットグループがそれぞれ異なる配線層に割り当てられるように、設計対象回路に与えられた複数の配線層の中から各ネットグループに割り当てる配線層を決定し、決定された決定結果を出力する。 （もっと読む）

【課題】入出力部と機能ブロック間、機能ブロックと機能ブロック間の狭い領域にセルを配置する場合にも、信号配線領域を確保しつつ、基板バイアス制御を行う。
【解決手段】半導体装置１は、それぞれが所定の機能を有する複数の機能ブロック１４ａ〜１４ｃと、信号線が設けられる基板上における配線領域１８ａ、１８ｂとを有する。また、半導体装置１は、配線領域１８ａ、１８ｂに配置され、及び信号線の途中に設けられ、それぞれが基板バイアス電位により動作する複数のスタンダードセル１６と、配線領域１８ａ、１８ｂに信号線の配線方向に平行に配置され、及び複数のスタンダードセル１６のそれぞれに対応して設けられ、それぞれが基板バイアス電位を対応する各スタンダードセル１６に供給するための複数の基板コンタクトセル１７とを有する。 （もっと読む）

【課題】消費電力及びクロックスキューが小さく、かつ、大規模な半導体集積回路においても、クロック信号を供給するクロック駆動セルの負荷容量が小さいクロック分配回路を提供する。
【解決手段】機能ブロック１００の領域１０，２０にそれぞれ、第１の方向に延びるクロック基幹配線１１，２１、第２の方向に延びるクロック支線配線群１２，２２、およびクロック駆動セル１３，２３が、それぞれ配置されている。領域１０のクロック同期セル群１４は、クロック基幹配線１１またはクロック支線配線群１２と接続されている一方、領域２０のクロック同期セル群２４は、クロック基幹配線２１またはクロック支線配線群２２と接続されている。クロック基幹配線１１，２１は、第１の方向においてクロック支線配線群１２，２２が存在する範囲に限って延びている。 （もっと読む）

【課題】従来の半導体装置では、外部からの電源が供給される電源配線と回路毎に設けられる電源配線とを接続するスイッチトランジスタにより回路の配置に大きな制約が課される問題があった。
【解決手段】本発明にかかる半導体装置の一態様は、半導体基板１と、半導体基板１上に形成されるトランジスタ（セル）に電源を供給する第１の下層配線と、第１の下層配線層に接続され、第１の下層配線よりも電流許容量の大きい第１の中間層配線と、第１の中間層配線よりも上層に配置され、外部から入力される電源を受ける上層配線と、を有し、第１の中間層配線は、半導体基板１上に形成されたスイッチ回路ＳＷを介して上層配線に接続されるものである。 （もっと読む）

【課題】大規模マクロセルが搭載されていても、入出力用セルと論理ゲートセルとの配線長を短くすることができる半導体集積回路を提供する。
【解決手段】半導体集積回路のチップ１００には、チップの外周部領域にチップの辺に沿って大規模マクロセル１ａ〜１ｊが配置され、その大規模マクロセルの配置領域よりも内側の入出力セル配置領域２０に入出力セル２が配置され、その入出力セル配置領域２０よりも内側の論理セル配置領域３０に論理セル３が配置される。 （もっと読む）

【課題】スタンダードセルの設計方式を用いて、品質の高いレイアウトを、短時間で作成することを可能とする設計方法と装置の提供。
【解決手段】
回路図情報（１１）を入力し、回路図情報に対してセルの相対的な配置順序を自動的に決定し（１２）、前記回路図情報に付与された配置順序に従ってセルを相対的な位置関係に自動配置する（１３）。 （もっと読む）

【課題】ＬＳＩチップの無駄な電力消費の抑制およびレイアウト設計期間の短縮化を図ること。
【解決手段】未配置位置５１１には、ダミーＦＦ７０１が配置されている。このダミーＦＦ７０１は、未配置位置５１１に隣接配置されたＦＦ５０４、５０５間をバイパスしてスキャン信号を伝搬させるバイパス素子であり、他のＦＦ５０１〜５０８のような信号処理はおこなわない。この配置処理により、分断されていたスキャン信号線５００を、ダミーＦＦ７０１、７０２によって接続することができる。 （もっと読む）

【課題】漏れがない設計検証を、作業者の負担を軽減して行うことができる回路設計検証方法を提供する。
【解決手段】ライブラリ３にセルを登録する場合、標準セルの回路素子を製品の仕様に応じて変更したものを特殊セル４として登録し、特殊セル４のＧＤＳファイルについて素子のサイズを抽出する際に、バイポーラトランジスタ及びダイオードについては、セル単体ＧＤＳファイル５を作成すると共に、当該セルのデータとセル名とに基づいてセル単位でＬＶＳを実行するための分離スクリプトを作成すると、その分離スクリプトに基づいてＬＶＳ用のインクルードファイルを生成する。 （もっと読む）