【課題】半導体集積回路の適切な電源配線レイアウトを容易かつ短期間で実現すること。
【解決手段】設計支援装置４００は、レイアウトデータの中から抽出部４０１により隣接しあうマクロの組み合わせを抽出し、レイアウトデータに含まれているＲＯＷ領域の中から、抽出された組み合わせを構成するマクロ間の領域を特定部４０２により特定する。特定されたＲＯＷ領域から上方の投影領域内において、最下層よりも上の特定の配線層の電源配線を検出部４０３により検出する。挿入した電源配線を伸張したときにマクロが重複するか否かを判断部４０５により判断する。重複しないと判断されると接続部４０６により挿入した電源配線と上位層電源配線を接続する。そして、特定の配線層の電源配線が検出されなかった領域と電源配線を挿入・接続したレイアウトデータを出力部４０７により出力する。 （もっと読む）

【課題】従来の半導体装置では、電源スイッチ回路の回路規模が大きくなる問題があった。
【解決手段】本発明にかかる半導体装置は、グローバル電源配線とローカル電源配線との導通状態を制御信号に応じて制御するスイッチトランジスタと、制御信号を遅延させて後段に接続されるスイッチトランジスタに伝達する遅延回路と、を備える複数のスイッチセルを有する半導体装置であって、外部から制御信号を受け、直列に接続された遅延回路により制御信号を伝達し、スイッチトランジスタを順次導通させるチェーン部と、チェーン部の最終段に配置されるスイッチセルを介して制御信号が与えられ、並列に接続された遅延回路により制御信号を複数の系列に分配し、分配された制御信号によりスイッチトランジスタを並列して導通させるツリー部と、を有する。 （もっと読む）

【課題】タイミング検証における収束時間を短くしてレイアウト設計の効率化を図る。
【解決手段】ハードマクロとハードマクロを跨ぐ通過用配線とを含み、ハードマクロ内に含まれる複数の交点セル配置領域に関し、通過用配線が交点セル配置領域間を繋ぐ第１の配線と交点セル配置領域内を第１の配線に接続可能となるように繋ぐ第２の配線とを含んで構成される半導体集積回路装置における設計方法である。この設計方法は、全ての交点セル配置領域に関して第１の配線のみを配線した場合（図７のステップＳ２３）のハードマクロにおける第１のタイミング検証を行うステップ（図７のＳ２５）と、全ての交点セル配置領域に関して第２の配線を第１の配線に最大限接続するようにさらに配線した場合（図７のステップＳ２６）のハードマクロにおける第２のタイミング検証を行うステップ（図７のＳ２７）と、を含む。 （もっと読む）

【課題】半導体集積回路装置の集積度の向上を図ることのできる技術を提供する。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。 （もっと読む）

【課題】 半導体集積回路の配置配線後の設計変更の自由度を高め、性能向上を図る半導体集積回路の設計方法を提供する。
【解決手段】
スタンダードセルの配置配線を行う配置配線工程Ｓ１と、スタンダードセル配置配線工程Ｓ１により得た配置配線データに対してタイミング解析を行うタイミング解析工程Ｓ２と、タイミング解析工程Ｓ２の結果に基づき、前記配置配線データ上の違反を含むパスにゲートアレイセルを挿入するゲートアレイセル挿入工程Ｓ３と、ゲートアレイセルを挿入することにより違反を含むパスに別の違反が発生した場合に、配置配線データ上からゲートアレイセルと論理的に等価な入替スタンダードセルを抽出する入替スタンダードセル抽出工程（Ｓ５〜Ｓ８）と、ゲートアレイセルと、入替スタンダードセルを配線層の設計変更により入れ替えるスタンダードセル入替工程Ｓ９とを備える。 （もっと読む）

【課題】スタンダードセルを小型化することのできる技術を提供する。
【解決手段】電源電位Ｖｄｄを供給し、第１方向に沿って形成された第１タップと、電源電位Ｖｓｓを供給し、第１方向と交差する第２方向に第１タップと対向して配置され、第１方向に沿って形成された第２タップと、第１タップと第２タップとの間に形成されたスタンダードセル３において、第２方向における第１タップの中心と第２方向における第２タップの中心との間のセルの高さ（距離Ｌ）を［（整数＋０．５）×第２層目の配線の配線ピッチ］または［（整数＋０．２５）×第２層目の配線の配線ピッチ］とする。 （もっと読む）

【課題】フリップチップ構造を有する半導体集積回路装置において、パッドからチップ内部素子へ加わる応力の影響に起因するタイミング信頼性の劣化を低コストで防止する。
【解決手段】応力の影響を受けるパッド下側のセル配置位置、又はパッド配置位置若しくはバンプ配置位置等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトしておく。 （もっと読む）

【課題】集積回路の製造後に実施されるテストでＲＡＭが動作しなくなるのを防ぎ、設計への戻りをなくすこと。製造後のテストの回数を減らし、テスト費用の削減を図ること。
【解決手段】集積回路の設計時に、ＲＡＭの消費電流値、ＲＡＭの配置位置に基づいて消費電流値に重み付けをした重み付け消費電流値、または重み付け消費電流値に素子間の距離を考慮した値に基づいて複数のＲＡＭを複数のグループに振り分ける。各グループについてコアノイズを解析し、得られた電源ドロップ量が所定の条件を満たすか否かを判定する。電源ドロップ量が所定の条件を満たすグループについては、そのグループに含まれるＲＡＭを同時に動作させるＲＡＭとする。一方、電源ドロップ量が所定の条件を満たさないグループについては、ＲＡＭの振り分け条件を変更してＲＡＭの振り分けからやり直す。 （もっと読む）

【課題】従来の半導体装置は、ボンディングパッドの間隔を任意に調整して配置することができないという問題があった。
【解決手段】本発明にかかる半導体装置は、機能ブロックが配置された内部回路と、ボンディングパッドを複数有するＩ／Ｏバッファセル２０５が内部回路の外周部に沿って配置された周辺回路と、を備える。また周辺回路は、隣接する２つのＩ／Ｏバッファセルに所定の間隔を持たせるように内部回路の外周部に沿って配置されたブランクセル２０６を備える。このような回路構成により、ボンディングパッドの間隔を任意に調整して配置することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】基本セルから変更セルに置き換える場合、変更セルの周囲のセルや配線も考慮して半導体集積回路を設計すること。
【解決手段】本発明では、基本セルを表すデータ、及び、基本セルとは論理が異なるセル群を表すデータを生成する（Ｓ１１）。ここで、セル群の外形及び配線パターンの位置は、基本セルの外形及び配線パターンの位置と同一である。基本セルの配線パターン、及び、セル群の配線パターンは、通過配線を禁止する領域（ＯＢＳ；Ｏｂｓｔｒｕｃｔｉｏｎ）を表す通過配線禁止部を含んでいる。設計変更が行われるときに、前記基本セルは、セル群のうちの、設計変更に対応する変更セルに置き換えられる。次に、基本セルを表すデータ、及び、セル群を表すデータをライブラリ２０に格納する（Ｓ１２）。 （もっと読む）

【課題】電源配線の近傍にビアが配置されたセルの使用が可能な半導体集積回路装置およびレイアウト方法を提供する。
【解決手段】ＶＤＤ電源ストラップ３１１、３１２に接続される中間層配線２１とセル列ＶＤＤ電源配線１１を接続する複数の電源ビア１３、およびＶＳＳ電源ストラップ３２１、３２２に接続される中間層配線２２とセル列ＶＳＳ電源配線１２を接続する複数の電源ビア１３が、高密度領域、低密度領域および無配置領域に分けて配置される。その無配置領域に、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルが配置される。 （もっと読む）

【課題】性能を改善する新しいレイアウト構造を有する集積回路を提供する。
【解決手段】半導体基板の活性領域１０２、第１ゲート１１４、前記活性領域に形成され、前記第１ゲートに隣接した第１領域に設置された第１ソース１１６、及び前記活性領域に形成され、前記第１ゲートに隣接した第２領域に設置された第１ドレイン１１８を含む前記活性領域に設置された電界効果トランジスタ１０８、及び前記第１ドレインに隣接して設置された分離ゲート１４０、及び前記活性領域に形成され、前記分離ゲートに隣接して設置されて、それと前記第１ドレインが前記分離ゲートの異なる側に位置する分離ソース１４２を含む前記活性領域に設置された分離構造を含む集積回路。 （もっと読む）

【課題】シミュレーション結果に基づいて不良部分を検出する手法を用いた場合であっても、端子の位置を固定したまま配置配線データの修正を可能とする。
【解決手段】プリミティブセル群と前記プリミティブセル群に接続される接続配線との位置を示す配置配線データに基づいて、マスクに描かれるマスクパターンを示すマスクデータを取得し、前記マスクデータに基づいて前記マスクパターンの位置を検証し、エラー部分を検出する検証手段と、前記エラー部分に基づいて修正ヒント情報を生成し、前記配置配線データを修正する配置配線手段に対して前記修正ヒント情報を通知する修正ヒント作成手段とを具備し、前記修正ヒント作成手段は、前記プリミティブセル群に含まれる端子群の位置を示す端子情報を取得し、前記端子情報に基づいて、前記端子の位置が前記配置配線手段により変更されないように、前記修正ヒント情報を生成する。 （もっと読む）

【課題】面積を大きくすることなく遅延量が増大された遅延セルを有する半導体装置を提供する。
【解決手段】Ｎウェル５に形成されたＰＭＯＳトランジスタ５０ｂと、Ｐウェル６に形成されたＮＭＯＳトランジスタ５０ａとからなるＣＭＯＳインバータ５０を有し、このＮウェル５とＰウェル６は上下方向に所定のパターンで配置されており、左右方向に沿って並ぶ、複数の遅延セル９及び通常論理セル１７と、
それぞれが、左右方向に沿って、遅延セル９及び通常論理セル１７に隣接して配置され、上下方向に所定のパターンで配置されたＮウェル５とＰウェル６とを有する、複数の空き領域セル８とを備え、
遅延セル９におけるウェルの配置パターンは、左右に隣接する空き領域セル８のパターンを反転したものであり、通常論理セル１７におけるウェルの配置パターンは、左右に隣接する空き領域セル８におけるパターンと同じである。 （もっと読む）

【課題】回路設計者が自らの回路デザインのために特定のデザインルールを免除する。
【解決手段】集積回路パターンの新規のレイアウトを含む最初のレイアウトパターンを受け取り、パターン適合手段110は、レイアウトパターンを処理し、そして、デザイン適用除外情報に適合する集積回路パターンの特定のパターンを指定する。パターン適合手段110は、マークされ免除されたパターンを有する第２のレイアウトパターンを生成する。デザインルールチェッカー115は続いてマークされたレイアウトパターンを処理し、特定のデザインルールのセットに照らして、第２レイアウトパターンのマークされたパターンを除いた全てについて検証する。デザインルールチェッカー115は、特定のデザインルールのセットに照らして検証されているレイアウトのマークされないパターンのみを有する第３のレイアウトパターンを生成する。 （もっと読む）

【課題】半導体集積回路の電源ノイズを所定の許容範囲内に抑制するに必要なデカップリング容量を効率的に配置する。
【解決手段】設計装置は、初期見積部と概略電源ノイズ解析部とレイアウト設計部と詳細見積部と詳細電源ノイズ解析部とレイアウト調整部とを備える。初期見積部は、全体の消費電流およびオンチップ容量の概略値を見積る。概略電源ノイズ解析部は、見積られた概略値に基づいて、集中定数回路モデルによりモデル化して電源ノイズ解析を行い、電流容量比を算出する。レイアウト設計部は、電流容量比に基づいて、配置領域が分割された所定の領域毎にセルの配置を行う。詳細見積部は、所定の領域毎に集中定数回路モデルによりモデル化して所定の領域毎の消費電流およびオンチップ容量の詳細値を見積る。詳細電源ノイズ解析部は、詳細値に基づいて、詳細な電源ノイズ解析を行う。レイアウト調整部は、詳細電源ノイズ解析の結果に基づいて、セルの配置の調整を行う。 （もっと読む）

【課題】本発明は、寄生素子同士あるいは寄生素子網とＥＳＤ保護回路網との接続である電源配線に係る図形情報を抽出して、ＥＳＤ検証できる半導体検証装置を提供することを目的とする。
【解決手段】本発明の１つの実施形態は、チップレベル設計においてセルベース方式を採用する半導体装置を検証する半導体検証装置である。そして、マスクレイアウトデータの第１形式データ、及び自動配置配線のセル情報の第２形式データから、電源配線に係る図形情報を有する第３形式データを生成する第１データ生成部と、第２形式データの電源ピン図形に基づき、電源ピン情報を有する第４形式データを生成する第２データ生成部と、第２、第３、第４、第５形式データに基づき、電源配線の寄生素子を抽出し、電源配線の寄生素子に関連する検証を行う検証部とを備える。 （もっと読む）

【課題】分周回路において消費電流を削減することを課題とする。特に、多段の分周回路において消費電流を削減すること課題とする。
【解決手段】多段の分周回路１００では、初段ほど入力される信号の周波数が高く、後段ほど入力される信号の周波数は低くなる。よって、高い周波数の信号が入力される分周回路に対応する基本セル（Ｄ１）から優先的に配置し、配線接続を行う。つまり、高い周波数の信号が入力される配線を、より低い周波数の信号が入力される配線と比較して、配線長が短く、他の配線との交差が少なくなるように、即ち配線の寄生容量、寄生抵抗が小さくなるように、多段の分周回路に対応する複数の基本セルをレイアウトする。 （もっと読む）

【課題】従来の状態記憶回路は、レイアウト面積効率が低い問題があった。
【解決手段】本発明の半導体装置は、Ｎ型トランジスタとＰ型トランジスタとが直列に接続された偶数個のトランジスタ対ＴＰ１〜ＴＰ４と、トランジスタ対のＮ型トランジスタとＰ型トランジスタとを接続する接続ノードと、接続ノードが設けられるトランジスタ対の前段に配置されるトランジスタ対のＮ型トランジスタのゲートと、接続ノードが設けられるトランジスタ対の後段に配置されるトランジスタ対のＰ型トランジスタのゲートとを接続するゲート間配線と、を有し、偶数個のトランジスタ対ＴＰ１〜ＴＰ４はループ状に接続された状態記憶回路を構成し、任意のトランジスタ対（例えばＴＰ１）に属するＮ型トランジスタＮ１は、トランジスタ対ＴＰ１の２段前かつ２段後ろに配置されるトランジスタ対ＴＰ３に属するＮ型トランジスタＮ３と異なるＰウェル領域に配置される半導体装置。 （もっと読む）

【課題】配線効率を悪くすることなく効率よくノイズを除去可能な半導体集積回路を提供する。
【解決手段】スタンダードセル１０に論理回路領域１０ａと容量領域１０ｂとを具備させ、同一の配線層に属する１本の電源配線２２及び２本の接地配線２０，２１（または２本の電源配線及び１本の接地配線）をスタンダードセル１０に接続し、容量領域１０ｂにおいて、ＭＯＳ容量１７を同一の配線層の電源配線２２と接地配線２１との間に接続する。 （もっと読む）