【課題】誤動作を抑制しつつセルサイズを小さくしたフリップフロップ回路を備える、半導体装置を提供する。
【解決手段】ＣＭＯＳ半導体集積回路内に構成されたフリップフロップ回路を備える半導体装置であって、前記フリップフロップ回路は、少なくとも、第１のクロック信号を生成する、第１のクロック生成インバーターと、前記第１のクロック信号を反転させた第２のクロック信号を生成する、第２のクロック生成インバーターと、を備え、前記第１及び第２のクロック生成インバーターは、前記フリップフロップ回路のマスターラッチ部とスレーブラッチ部とから構成されるラッチ部を挟むように配置され、前記第１のクロック生成インバーターと、前記第１のクロック生成インバーターに隣り合う前記フリップフロップ回路内の第１の他の回路とは、ソース領域を共有し、前記第２のクロック生成インバーターと、前記第２のクロック生成インバーターに隣り合う前記フリップフロップ回路内の第２の他の回路とは、ソース領域を共有する。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴを短縮する。
【解決手段】本発明による半導体集積回路の設計方法は、回路情報２１に基づいてレイアウト対象回路４１、４２の消費電流量２１１を算出するステップと、電源配線２から電源供給可能な領域における単位面積当りの供給可能電流量２１２を算出するステップと、算出された消費電流量２１１に基づき、レイアウト対象回路４１、４２の単位面積当りの消費電流量が、供給可能電流量２１２以上となるように、対象回路のセルサイズ２１３を設定するステップとを具備する。 （もっと読む）

【課題】集積回路設計をシミュレートする方法を提供する。
【解決手段】本発明の方法では、ネットリストにおけるノードのノード次数ランキングを決定することができる。ネットリストの回路は、ノード次数ランキングに基づいて静的及び動的電流駆動方式でパーティショニングされることができる。ノード次数パーティショニングに基づいて階層データ構造が構築されることができる。一実施形態では、シミュレーション最適化のために中間ノード次数を動的に結合することができる。その後、回路を１若しくは複数の結合された中間ノード次数に基づいて再パーティショニングすることができる。階層データ構造を用いて求解及び積分を行い、次数ランキングされた階層エンジンを生成することができる。次数ランキングされた階層エンジンについての解析を行うことができる。この時点で、解析に基づいてＩＣ設計のシミュレーションデータがエクスポートされることができる。 （もっと読む）

【課題】スルーシリコンビアから形成されるグリッドマトリクスを用いて電力供給される集積回路を提供する。
【解決手段】集積回路構造は、基板を有するチップと、配電回路網とを含む。配電回路網は、基板を貫通し、グリッドを形成する複数の電力スルーシリコンビア（TSV）と、底部金属化層（M１）中に位置し、複数の電力TSVを、基板上の集積回路装置に結合する複数の金属線とを含む。 （もっと読む）

【課題】デカップリング容量セルを用いて電源配線の電圧変動を抑制し、かつ、電源配線の電源共振を防ぐ半導体装置を提供する。
【解決手段】半導体チップ１００に複数配置されたデカップリング容量セルを、トランジスタ素子及び容量素子の直列回路で構成する。制御回路ＣＴＲＣにおいては、半導体チップ１００を動作させる基準クロック又はそこから生成される高周波数のクロックが入力され、そのクロックに同期した制御信号ＣＴＲＬを生成し、デカップリング容量セルの電源配線ＶＤＤへの容量素子の接続／非接続を行う。 （もっと読む）

【課題】機能マクロセルの周辺において、配線を形成するための領域を十分に確保する。
【解決手段】半導体集積回路１００は、機能マクロセル１１０に形成される機能マクロセル用電源配線１８１と、機能マクロセル１１０の内部に形成される電源配線２６１と、機能マクロセル１１０の内部に形成され、機能マクロセル用電源配線１８１と電源配線２６１とを電気的に接続するコンタクト１７０と、コンタクト１７０と、論理セルとを電気的に接続する電源配線とを備える。機能マクロセル用電源配線１８１は、論理セル電圧を、コンタクト１７０および電源配線を介して、論理セルへ供給する。 （もっと読む）

【課題】ＧＵＩ機能を利用しスタティックノイズの改善を効率よく行なえるようにする。
【解決手段】ノイズチェック結果に基づき回路設計を行なうものであって、表示部３０と、前記表示部３０の制御を行なう表示制御部と、注目配線を指定する指定部と、前記指定部によって指定された前記注目配線のノイズチェック対象となる配線区間を有する全ての配線を、影響配線として、配線結果を保持するデータベースから抽出する影響配線抽出部とを有している。そして、前記表示制御部は、前記注目配線と前記影響配線抽出部によって抽出された前記影響配線とを前記表示部３０で表示する制御を行なう。 （もっと読む）

【課題】従来の半導体装置は、送信クロックの周波数が安定するまでに多くの時間を要する問題があった。
【解決手段】多ピンに対応可能なＩ／Ｏブロック配置領域の部分において、Ｉ／Ｏブロックの寸法、パッドピッチ、及びＩ／Ｏへの配線の各寸法に規則性を持たせるとともに、希望するパッドピッチずつＸ方向にＩ／Ｏブロックをずらして縦積みに配置し、中央に内部領域が設けられ、半導体集積回路の周辺にＩ／Ｏブロック配置領域が設けられ、Ｉ／Ｏブロック配置領域の更に外側にパッドが設けられるという構成に対し、Ｉ／Ｏブロックの寸法を希望するパッドピッチの整数倍とし、配線群及び配線の寸法を希望する最小パッドピッチで配置できる寸法とする。 （もっと読む）

【課題】異なるセル列に配置されたセル間をセル間の配線に用いられる配線層を用いずにセル内配線に用いられる配線層を用いて配線する半導体装置及び半導体装置の製造方法を提供する。
【解決手段】スタンダードセルが並べて配置されたセル列であって、互いに平行に列が延びる方向の辺で接して配置された第１及び第２のセル列を備え、第１のセル列に配置された第１のセルの入力配線、出力配線、入出力配線のいずれかの配線である第１の入出力機能配線が、第２のセル列に配置された第２のセルの第２の入出力機能配線と同一の配線層で接続されている。 （もっと読む）

【課題】光センサを有する半導体集積回路におけるスタンダードセル方式またはゲートアレイセル方式の各セルのレイアウト面積を低減する。
【解決手段】複数のセル３０１と、水平方向に延びており、前記複数のセルのそれぞれへ電源電圧を供給する電源ライン３０２とを備え、前記電源ラインは、半導体基板の上に配された多層配線構造における最上の配線層に含まれており、前記複数のセルのそれぞれは、信号を入力又は出力するためのポート３０８をそれぞれ有した複数の素子と、前記多層配線構造における前記最上の配線層より下の配線層と複数のプラグとを介して前記電源ラインと前記半導体基板とを接続することにより、前記素子へ前記電源電圧を供給する電源コンタクトブロック３０４とを含み、前記電源コンタクトブロックと前記複数の素子における複数のポートとは、前記水平方向における座標が異なるようにレイアウトされる。 （もっと読む）

【課題】フリップチップ構造を有する半導体集積回路装置において、チップサイズを縮小して製造コストを削減できるようにする。
【解決手段】半導体集積回路装置は、複数の入出力セル１０５を有する半導体チップ１００と、半導体チップの表面上に形成された複数のパッド１０１、１０２と、半導体チップ１００の表面上に形成され、且つ複数の入出力セル１０５の少なくとも一部と複数のパッド１０１、１０２の少なくとも一部とを電気的に接続するパッド間配線１０３、１０４とを優している。複数のパッド１０１、１０２は、半導体チップ１００の中央部おいて四角格子状に配置され、且つ、半導体チップ１００の４つの隅部のうちの少なくとも一隅部において千鳥状に配置されている。 （もっと読む）

【課題】 狭幅の配置配線領域に対する配線混雑が発生せず、狭幅配置配線領域へも有効に配線することが可能な半導体集積回路の配置配線方法を提供する。
【解決手段】
縦横ルールに基づいて配置配線を行うグリッドベース配線手法において、配線方向が縦方向の配線層と横方向の配線層とで配線の混雑度（配線リソースの使用割合）を比較し、配線の混雑度に不均衡が発生している配線可能領域を検出する。そして、当該配線混雑度の不均衡が検出された配線可能領域の配線方向の縦横、及びスタンダードセルの配置方向の縦横を入れ替え、逆縦横ルールに基づいて配置配線を行う。 （もっと読む）

【課題】本発明は、希望するＩ／Ｏ数に応じパッドピッチが選択でき、かつ１種類のＩ／ＯピッチのＩ／Ｏブロックで実現できる半導体集積回路及びＩ／Ｏブロック配置方法を提供することを課題とする。
【解決手段】多ピンに対応可能なＩ／Ｏブロック配置領域の部分において、Ｉ／Ｏブロックの寸法、パッドピッチ、及びＩ／Ｏへの配線の各寸法に規則性を持たせるとともに、希望するパッドピッチずつＸ方向にＩ／Ｏブロックをずらして縦積みに配置し、中央に内部領域が設けられ、半導体集積回路の周辺にＩ／Ｏブロック配置領域が設けられ、Ｉ／Ｏブロック配置領域の更に外側にパッドが設けられるという構成に対し、Ｉ／Ｏブロックの寸法を希望するパッドピッチの整数倍とし、配線群及び配線の寸法を希望する最小パッドピッチで配置できる寸法とする。 （もっと読む）

【課題】タイミングドリブン配置された順序セルのタイミングを維持しながら消費電力の低減化を図ること。
【解決手段】まず、初期情報を取得する（Ｓ１８０１）。つぎに、順序セルがタイミングドリブン配置されたセル配置可能領域に、所定数のＲＯＷ領域候補を設定する（Ｓ１８０２）。そして、ランキング処理を実行して（Ｓ１８０３）、ＲＯＷ領域候補ｒｉの優先順位を付ける。このあと、実際にチップに使用するＲＯＷ領域の必要個数Ｎを算出する（Ｓ１８０３）。ＲＯＷ領域候補の中からＲＯＷ領域を決定する（Ｓ１８０５）。そして、順序セルの整列化処理を実行する（Ｓ１８０６）。 （もっと読む）

【課題】回路動作に必要な配線を形成するための領域が広く、回路の高速動作が可能なスタンダードセルを提供する。
【解決手段】第１のＭＯＳ素子および第２のＭＯＳ素子に信号を供給するための信号線が、電源配線および接地配線の２つの配線と平行に設けられ、これら２つの配線に挟まれ、かつ、第１の導電型ＭＯＳ素子および第２の導電型ＭＯＳ素子のそれぞれから等しい距離に配置されている構成である。 （もっと読む）

【課題】オフリーク電流を抑制でき、動作速度および駆動力に優れた半導体集積回路装置およびそのような半導体集積回路装置の設計方法を提供する。
【解決手段】スタンダードセルを配置して動作タイミングおよび消費電力の少なくともいずれかを解析し、得られた解析結果に基づいて特性の改善が望まれるスタンダードセルを着目セルとして特定し、ウェル近接効果の影響を考慮して前記着目セル周辺の空き領域の配置および形状を最適化し、最適化された空き領域のうち、ウェル近接効果を利用できる空き領域を特定し、特定された空き領域のレイアウト、または特定された空き領域および前記着目セルのレイアウトを、所望の特性に応じてウェル近接効果の影響が変動するように変更する。 （もっと読む）

【課題】消費電流と電源電圧降下の相互依存性を考慮した電源電圧降下検証を大規模回路に対して高速に行うことができる回路動作検証装置を得る。
【解決手段】電源電圧降下量を検証する回路動作検証装置１００において、ＬＳＩの回路情報に基づいた各セルに対する電源電圧降下検証により、素子毎の電圧降下量と動作電圧とを求めて格納部１１６に格納する第１の電源電圧降下検証部１０１と、該格納部１１６に格納された電圧降下量に基づいて、Ｎ−１回目の電圧降下検証で得られた動作電圧におけるＭＯＳトランジスタでの消費電流Ｉｄｓｎ−１と、Ｎ回目の電圧降下検証で得られた動作電圧におけるＭＯＳトランジスタでの消費電流Ｉｄｓｎとの比Ｋｎを電源電圧降下係数として扱い、電圧降下検証を電圧降下係数Ｋｎが収束条件を満たすまで繰り返し行う第２の電圧降下検証部１０２とを備えた。 （もっと読む）

集積回路（ＩＣ）を提供する。ＩＣは、プログラマブル論理セルのアレイを有する、第１の領域を含む。ＩＣはまた、ＩＣの中に組み込まれ、かつ第１の領域と通信している、第２の領域も含む。第２の領域は、標準論理セルと、ベースセルとを含む。一実施形態において、標準論理セルは、既知のプロトコルに適応するように組み立てられる、または相互接続される。ベースセルは、ベースセルによってサポートされる新生の通信プロトコルの修正に適合するように、構成可能な論理を含む。第２の領域は、一実施形態では、第１の領域に埋め込むことができる。別の実施形態において、第２の領域は、第１の領域の周囲に画定される。構成可能な論理は、新生の通信プロトコルが進化して修正されるにつれて、プロトコルの変更に適応させるようにＩＣを修正することができるように、金属マスクプログラム可能な相互接続を有する、ハイブリッド論理素子で構成されてもよい。
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【課題】LSIに複数の電源を供給して回路ブロックごとに必要な電圧の電源を供給し、LSIの必要情報処理能力を維持したまま消費電力を最小化するとともに、電源の供給に必要な配線を極力低減し、２種類の電源を供給することによって発生する、LSIのチップ面積の増加や信号配線の性能低下を抑えることである
【解決手段】２種類の電源が供給されるLSIにおいて、高い電圧の電源の配線の密度を、低い電圧の電源の配線の密度よりも高くする。これにより、回路ブロックの性能にしたがって供給する電源を選択することによって、LSIで処理される情報量を高く保ったまま、不必要な電力を抑制し、消費電力を低減することが可能である。 （もっと読む）

ＸＯＲ回路は、第２の入力ノードによって制御されるパスゲートを備える。そのパスゲートは、制御されたとき、第１の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。伝送ゲートが、第１の入力ノードによって制御される。その伝送ゲートは、制御されたときに、第２の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。プルアップロジックが、第１及び第２の入力ノードの両方によって制御される。そのプルアップロジックは、第１及び第２の入力ノードの両方がハイのときに、出力ノードをロウに駆動するように接続されている。ＸＮＯＲ回路は、プルアップロジックが、第１及び第２の入力ノードの両方がハイときに出力ノードをハイに駆動するように接続されたプルダウンロジックに置換されることを除いて、ＸＯＲ回路と同様に画定される。
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