【課題】集積回路の設計において電力を最適化する為に、コンピュータによって読取可能であり、コンピュータによって用いられる１つ以上のセルを有するセルライブラリを記録する記憶媒体の提供。
【解決手段】１つ以上のセルは、フィジカルディメンションパラメータとチャネル幅パラメータとを有する。フィジカルディメンションパラメータは、１つ以上のセルのフットプリントである。チャネル幅パラメータは、最小ドライバサイズと最大ドライバサイズとを有する。チャネル幅パラメータは、１つ以上の電力基準に基づいて集積回路の設計フロー中に、フットプリントを変更せずに、ツールが最大ドライバサイズと最小ドライバサイズとの間でチャネル幅を変更する範囲を定義する。 （もっと読む）

【課題】ダミーゲートパターンを形成するためのレジストパターンが倒れることを抑制する。
【解決手段】ダミーゲートパターン２２０は、複数の第１のダミーゲート電極２２２と、第２のダミーゲート電極２２４を備えている。第１のダミーゲート電極２２２は、ゲート電極１１２と同一方向を向いている。第２のダミーゲート電極２２４は、第１のダミーゲート電極２２２とは異なる方向、例えば直交する方向を向いており、第１のダミーゲート電極２２２を他の第１のダミーゲート電極２２２に接続している。本実施形態において全ての第１のダミーゲート電極２２２は、第２のダミーゲート電極２２４によって、他の第１のダミーゲート電極２２２に接続されている。 （もっと読む）

【課題】設計工数をほとんど掛けないで、ＣＭＰ対策及び短時間光アニール対策の両対策に最適化されたダミーパターンを有する半導体集積回路装置を提供すること。
【解決手段】基板上に、メモリマクロ領域１０及び機能回路領域２０を有する半導体集積回路装置１において、機能回路領域２０間、及び、メモリマクロ領域１０と機能回路領域２０との間に配置されるとともにダミーパターン４１を含むダミーパターン領域４０を備え、ダミーパターン４１は、前記メモリセルアレイ領域におけるメモリセルパターン１１の拡散層１２、１３及びゲート電極１４と同等のパターンであり、ダミーパターン領域４０におけるダミー拡散層４２、４３及びダミーゲート電極４４の面積率は、メモリセルアレイ領域における拡散層１２、１３及びゲート電極１４の面積率と同等以上である。 （もっと読む）

【課題】結晶化半導体薄膜に対して適正かつ効率的なフォトマスクの作成を可能にする。
【解決手段】１実施形態に係る設計ライブラリデータベースは、２次元的に区画して各々薄膜トランジスタのチャネル領域のサイズを超える複数の結晶粒規定領域が配置された結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計ライブラリデータベースであって、各々のチャネル領域が単一の前記結晶粒規定領域内の固定位置に配置される２個以上の薄膜トランジスタおよび前記２個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセル、並びに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルの少なくとも一方のセルのライブラリ、および前記複数の結晶粒規定領域が配置された結晶化アレイパターンのスタンダードセルのライブラリを含みハードディスクに登録される。 （もっと読む）

【課題】制御信号の系統を整理して、不定信号伝播防止回路等の検討漏れの危険性を回避し、さらに、自動化ツールへの搭載へ向けた検討を容易にし、また、チップ内部での電源遮断制御を容易化することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置において、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩごとに電源遮断の優先順を設け、優先順の高い回路がＯＮしている場合にはそれより優先順の低い電源領域はＯＦＦにできないという規則を設けて、設計方法の容易化を図る。また、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩ内において、さらに別の電源を印加できる領域を設け、その領域に中継バッファ（リピータ）やクロックバッファ、情報退避用の情報保持ラッチを集積する。レイアウト上は、電源線の電流を分散させる目的でセルがロウ方向に並ぶ方向と垂直な方向にまとめてレイアウトすればよい。 （もっと読む）

【課題】セル内のメタル配線幅を、設計上許容すべき最大駆動容量Ｃｍａｘ未満の配線幅に設定して、セル内の容量を削減し、セル相互間距離が非常に近い回路などにおいて伝播遅延を所定時間以下に設計することができるようにする。
【解決手段】配線幅以外は全て同一のレイアウトパターンを備えた２種類のスタンダードセル１０１、１５１が用意される。一方のスタンダードセル１０１は、セル内部のメタル配線１０８、１１０の配線幅Ｗｓ１、Ｗｄ１は太く、他方のスタンダードセル１５１では、セル内部のメタル配線１５８、１６０の配線幅Ｗｓ２、Ｗｄ２は、前記一方のスタンダードセル１０１の配線幅Ｗｓ１、Ｗｄ１よりも細く設定される（Ｗｓ２＜Ｗｓ１、Ｗｄ２＜Ｗｄ１）。配線幅の細いセルライブラリ１５１は、駆動負荷の小さい回路に限定して適用される。 （もっと読む）

【課題】多入力セルにおいて同時スイッチングが発生している可能性の有無を高速に判定し、同時スイッチングを考慮した遅延要因の解析を高精度かつ高速に行なえるようにする。
【解決手段】遅延試験時に信号が伝播した活性化パスが複数存在する場合、抽出部１１により２以上の活性化パスが入力されている多入力セルが抽出される。抽出された多入力セルについて、判定部１２により、２以上の活性化パスにおける各信号の多入力セルへの入力タイミングに基づき、多入力セルにおいて同時スイッチングが発生している可能性の有無が判定される。そして、解析部１３により、判定部１２による判定結果および遅延試験の結果に基づき、同時スイッチングの発生状況が遅延要因の一つとして解析される。 （もっと読む）

【課題】ダイオードセルを有する半導体装置において、ダイオードセルに隣り合う標準セルについて、光近接効果によるゲート長のばらつきを確実に抑制できるレイアウトを提供する。
【解決手段】標準セルＣ１は、Ｙ方向に延び、Ｘ方向に同一ピッチで配置されたゲートパターンＧ１，Ｇ２，Ｇ３を有する。ダイオードセルＣ２は標準セルＣ１にＹ方向において隣り合っている。ゲートパターンＧ１，Ｇ２，Ｇ３は、各終端部ｅ１，ｅ２，ｅ３がＹ方向において同じ位置にあり、Ｘ方向における幅が同一である。ダイオードセルＣ２は、ダイオードとして機能する拡散層Ｄ１〜Ｄ１０に加えて、標準セルＣ１のゲートパターンＧ１，Ｇ２，Ｇ３の終端部ｅ１，ｅ２，ｅ３に対向するように配置された、ゲートパターンＧ４，Ｇ５，Ｇ６からなる複数の対向終端部ｅｏ１，ｅｏ２，ｅｏ３を備えている。 （もっと読む）

【課題】従来の半導体装置では、電源制御領域への突入電流の発生を抑制するためにチップ面積が増大する問題があった。
【解決手段】本発明にかかる半導体装置は、オン抵抗が大きな第１のスイッチトランジスタＳＷＬと、オン抵抗が小さな第２のスイッチトランジスタＳＷＳと、を有し、第１、第２のスイッチトランジスタＳＷＬ、ＳＷＳは、異なる領域に電流を供給し、第１のスイッチトランジスタＳＷＳは、制御信号ＣＯＮＴを直列的に伝搬するように直列に接続され、第２のスイッチトランジスタＳＷＬは、前記制御信号を直列的に伝搬するように直列に接続され、第２のスイッチトランジスタＳＷＬのうち初段に配置される第２のスイッチトランジスタＳＷＬは、第１のスイッチトランジスタＳＷＳのうち最も後ろに配置される第１のスイッチトランジスタＳＷＳが出力する制御信号ＣＯＮＴが入力される。 （もっと読む）

【課題】半導体装置及びその製造方法において、ゲート電極部の幅及びゲート電極部からの突き出し長のばらつきを低減する。
【解決手段】半導体装置は、ゲート電極部及び突き出し部を有する実パターン４３１と、実パターン４３１に並んで配置されるダミーパターン４３３とを含む複数のラインパターンを備える。２つのダミーパターン４３３と、これらに挟まれ且つ実パターン４３２を含むラインパターンとにより、同一間隔を空けて並走するラインパターン並走部が構成される。ラインパターン並走部の各ラインパターンは、同一の幅を有すると共に、互いに実質的に面一なライン終端部４１４を有する。各ライン終端部４１４の延長線上に、同一の終端部間距離４０３を空けて、ライン終端部均一化ダミーパターン４２０が形成される。ライン終端部均一化ダミーパターン４２０は、ラインパターンと同一幅で且つ同一間隔に形成された複数のライン状のパターンを含む。 （もっと読む）

【課題】複数のスタンダードセルを有する半導体装置のチップ面積をさらに小さくする。
【解決手段】半導体装置ＳＤ１は第１および第２スタンダードセルＳＣ１，ＳＣ２を備える。第１スタンダードセルＳＣ１は、拡散領域Ａｎ１１、拡散領域Ａｎ１１に対向する機能素子領域ＦＥ１、および金属層ＭＴ１１を有する。第２スタンダードセルＳＣ２は、拡散領域Ａｎ１１に連続する拡散領域Ａｎ２１、拡散領域Ａｎ２１に対向する機能素子領域ＦＥ２、ならびに拡散領域Ａｎ２１および機能素子領域ＦＥ２の間に形成された拡散領域ＣＲ２１を有する。金属層ＭＴ１１および機能素子領域ＦＥ２は、拡散領域Ａｎ１１、拡散領域Ａｎ２１、および拡散領域ＣＲ２１通して電気的に接続される。 （もっと読む）

【課題】ＲＤＲに従い設計され、活性領域と電源配線との境界部や周辺部における不具合の発生が抑制された、小型化かつ高集積化された半導体装置を提供する。
【解決手段】少なくとも１つのスタンダードセル内における半導体基板ＳＢの主表面に形成される第１導電型の機能素子用不純物領域Ａｐと、電源電位が印加される第２導電型の電源電位用不純物領域Ａｎとを備える。半導体基板ＳＢの主表面上に形成され、かつ半導体基板ＳＢの主表面に達する貫通孔ＳＣＴＨを有する絶縁層ＩＩ１、ＩＩ２と、絶縁層ＩＩ１、ＩＩ２の貫通孔内に形成されたコンタクト用導電層ＰＣＬとを備える。上記機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとをまたぐように形成されるコンタクト用導電層ＰＣＬを通じて電気的に接続される。 （もっと読む）

【課題】フォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させたライブラリを設計可能とし、これにより設計マージンを小さくして高性能な半導体集積回路を提供する。
【解決手段】標準セルＳｃ１を配列して半導体集積回路を設計する方法において、標準セルＳｃ１を構成するゲートパターン５の端部に、該ゲートパターン５と垂直な方向にダミーパターン３を配置し、該ダミーパターン３の配置により、ゲートパターン５の端部での該ゲートパターンの占有密度の低下を補う。 （もっと読む）

【課題】実際に即した配線ＯＣＶｐ係数を用い、タイミング解析の精度を向上させる。
【解決手段】配線ＯＣＶｐ係数を用いて配線遅延値を補正することにより、設計回路に含まれる第１パスと第２パスとの間の遅延差を検証する。配線ＯＣＶｐ係数の変動成分ΔＯＣＶｐは、配線のグローバルばらつきに起因するΔＯＣＶｐ＿λと、同層の配線のローカルばらつきに起因するΔＯＣＶｐ＿θと、異層間の配線のローカルばらつきに起因するΔＯＣＶｐ＿ωと、を含む。ΔＯＣＶｐ＿λは、それぞれのパスを構成する配線の各配線層における配線長に依存する。ΔＯＣＶｐ＿θは、上記配線長に加えてパス間距離に依存する。ΔＯＣＶｐ＿ωは、上記配線長に加えてチップサイズに依存する。それら配線長、パス間距離、及びチップサイズを示すデータを読み出し、読み出されたデータを用いて配線ＯＣＶｐ係数を算出し、算出された配線ＯＣＶｐ係数を配線遅延値に適用する。 （もっと読む）

【課題】信号配線を自由にレイアウトすることのできる、半導体装置、半導体装置のレイアウト装置、及び半導体装置のレイアウト方法を提供する。
【解決手段】半導体装置は、主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備する。前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有する。前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記最下層電源配線群に接続される。前記最下層電源配線群は、分岐して伸びる部分を有している。 （もっと読む）

【課題】消費電力を削減した半導体集積回路及びその設計方法を提供する。
【解決手段】半導体集積回路の設計方法は、複数の標準フリップフロップ回路及び低消費電力フリップフロップ回路を配置するステップと、セルタイプを指標に含む評価関数を用いて、配置されたフリップフロップ回路を複数のクラスタにグループ化するステップと、標準フリップフロップ回路のみで構成されたクラスタに対して第１クロックバッファを割り当て、低消費電力フリップフロップ回路を含むクラスタに対して前記第１クロックバッファよりサイズの大きい第２クロックバッファを割り当てるステップと、クロック配線するステップと、を備える。 （もっと読む）

【課題】回路ブロックの面積を増大しないで容量セルを構成すること。
【解決手段】一対の拡散領域１５、１４を有する基板構造層１０と、一対の電源配線４１、４２を有する配線層４０と、第１電極２１、誘電体２２、第２電極２３が積層するとともに、基板構造層１０と配線層４０との間にて、スタンダードセルが配置されるスタンダードセル領域１の外枠に沿って枠状に形成される容量２０と、スタンダードセル領域１外において一方の電源配線４１と一方の拡散領域１５とを電気的に接続する第１基板コンタクト３１と、スタンダードセル領域１外において他方の電源配線４２と他方の拡散領域１４とを電気的に接続する第２基板コンタクト３２と、スタンダードセル領域１内において第１電極２１と他方の拡散領域１４とを電気的に接続する第１容量コンタクト３４と、スタンダードセル領域１内において第２電極２３と一方の電源配線４１とを電気的に接続する第２容量コンタクト３３と、を備える。 （もっと読む）

【課題】ゲート引き込み配線の長さが長く、ゲート引き込み配線に接続できる信号線の本数を十分に確保された半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並置された複数の回路セルであって、それぞれはその方向と略直交する第２の方向に並置された第１の導電型の第１の領域と第２の導電型の第２の領域とに分離される複数の回路セルと、第２の方向に平行離間して配置すると共に第１の方向に延伸する第１の電源線及び第２の電源線とを備え、第１の領域は第１の電源線から第１の電源電位が供給される少なくとも一の第１のトランジスタを有し、第２の領域は第２の電源線から第２の電源電位が供給される少なくとも一の第２のトランジスタを有し、複数の回路セルのうちの少なくとも１つの回路セルはさらに第１の領域において第１及び第２のトランジスタの間に第１の容量素子を有することを特徴とする。 （もっと読む）

【課題】クロストークノイズ及び配線遅延を効果的に抑制することができる半導体集積回路のレイアウト方法及び半導体集積回路を提供すること。
【解決手段】本発明は、被シールド配線である信号配線１ａを配置する。次に、フローティングメタル７を、信号配線１ａに沿う方向に、信号配線１ａと隣接させて複数配置する。次に、フローティングメタル７が信号配線１ａ及び信号配線１ｂ又は１ｃとカップリング容量を形成している場合には、当該フローティングメタル７を電源電位ＶＤＤ又はグランド電位ＧＮＤと接続する。そして、残存するフローティングメタル７と信号配線１ａとの間のカップリング容量値が予め定められた容量値Ｃｃよりも大きければ、残存するフローティングメタル７を削除する。 （もっと読む）

【課題】プリミティブセルの配置以前に配置される電源スイッチの個数を削減し、プリミティブセルの配置時に配線リソースを十分確保することができるようにすること。
【解決手段】半導体集積回路の設計方法は、電源スイッチ又はプリミティブセルを配置するための複数のセルを有する半導体集積回路に対して、複数のセルのうちの電源スイッチを配置できないセルに、優先的にプリミティブセルを配置する工程と、複数のセルのうちのプリミティブセルが配置されなかったセルに電源スイッチを配置する工程と、を含む。 （もっと読む）