【課題】チップサイズの縮小を図ること。
【解決手段】設計支援装置は、作成したユニットセルに応じて、複数種類のバルクを配置した列（バルク領域）を設定し（ステップ２２ａ）し、列にユニットセルを配置する（ステップ２２ｂ）。設計支援装置は、列におけるバルクの使用情報をバルクの周類毎に生成し、その使用情報に基づいてバルクの使用状況を検証する（ステップ２２ｃ）。そして、設計支援装置は、バルクの配置が均等ではない場合にユニットセルの配置を変更する。 （もっと読む）

【課題】電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現する。
【解決手段】第１配線層に、電源電位配線１０１ａ〜１０１ｄおよび基板電位配線１０２ａ〜１０２ｄが形成されており、配線層全体の真ん中より下層側の配線層に、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが形成されている。上方ビア部１１４は、下方ビア部１１２よりも、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが延びる方向における配置密度が低くなっている。 （もっと読む）

【課題】タイミング最適化後のタイミング、および面積を見積もることにより、タイミング最適化後のセルの配置変更を大幅に低減し、レイアウト設計にかかる期間を短縮する。
【解決手段】ネットリスト１、タイミング制約２、フロアプラン３、レイアウトライブラリ４、およびタイミングライブラリ５などを用いた初期配置処理中に、タイミング最適化後のタイミング、面積を見積もるためのタイミング・面積見積もり用ライブラリを予め作成しておき、タイミング制約２を満たすことができるかを見積もる。タイミング制約２を満たすことが困難なパスにあるセルは、近接配置し、逆に容易なパスは離して配置する。その際、面積増加も見積もり、配線混雑が発生しないようにする。 （もっと読む）

【課題】高集積な半導体装置を提供すること。
【解決手段】スタンダードセルが行列状に配置された半導体装置であって、前記スタンダードセルは、半導体基板の主面に複数のトランジスタが形成された第１拡散領域が、前記半導体基板上に配置された２本の電源ライン間に挟まれた領域に形成され、前記第１拡散領域と同じ導電型の拡散層により前記半導体基板の主面に形成され、前記電源ラインの下部からコンタクトを介して前記拡散領域に直接電気的に接続されて前記電源ラインから前記第１拡散領域に電位を供給する電位供給部を備える。 （もっと読む）

【課題】配線性の向上とレイアウトサイズの縮小を図る。
【解決手段】標準セル１は、長方形の領域を持つセルであり、論理回路用の入力端子６と出力端子７が存在する信号配線領域３と、信号配線領域３を挟んで標準セル１の長手方向の両側にそれぞれ位置し、論理回路用の電源端子８が信号配線領域３から延びて内在する電源配線領域２とからなる。各々の電源配線領域２は、標準セル１の長手方向の両端側に位置する電源端子８の一部を除去可能な領域９を含む。複数の標準セル１を縦および横方向に隣接させて列状に並べると、隣接する２つの電源配線領域２をセル長手方向にて合わせた範囲Ｘ内で電源配線１０が移動可能である。電源配線１０の位置に応じて領域９を取り除いて、電源端子８の長さを変更可能である。標準セル１の長手方向における信号配線領域３の範囲Ｙは、信号配線の混雑予測に応じて拡縮可能である。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路のレイアウト処理におけるセル配置の際に、隣り合う２つのセルの特性を考慮した配置によって最適化することことを目的とする。
【解決手段】 上記課題は、隣接して配置されるセルの組み合せ毎にショート可否とセル枠のオーバーラップ可能な距離との対応付けを含む最適化ライブラリを格納する第一記憶領域と、デザインルールを満たすセル配置において、前記第一記憶領域に格納されている前記最適化ライブラリを参照することによって、前記ショート可能なセルの組み合せに対して前記セル枠をオーバーラップさせて配置する第一最適化手段とを有することを特徴とする半導体集積回路のレイアウト装置により達成される。 （もっと読む）

【課題】チップの設計期間を短縮する。
【解決手段】ＣＰＵ１は、設計対象の回路を構成するセルのうち、所定のサイズより大きいセルサイズを有するセルのみの回路情報をゲートレベルで記述した簡易ネットリスト４３と、所定のサイズより大きいセルサイズを有するセルのみの仕様データを含むセルリスト４４とを用いてフロアプランを行い、仮フロアプランデータ４７を生成する。ＣＰＵ１は、ユーザによって回路全体のフロアプランが行われるときに、回路を構成するセルの仕様データである全体ライブラリ４２と、回路を構成するセルの回路情報をゲートレベルで記述した全体ネットリスト４５と、仮フロアプランデータ４７と、簡易ネットリスト４３を全体ネットリスト４５に整合させるためのセルリスト４４とを出力する。 （もっと読む）

【課題】ダミー回路を備えることなく、設計時や製造時においても、配線パターンのみの変更によりＦＦにおけるホールドエラーを解消することができる半導体集積回路、ならびに、その設計方法および製造方法を提供する。
【解決手段】本発明の半導体集積回路は、第１および第２のフリップフロップセルを含む複数のスタンダードセルからなるものである。第１および第２のフリップフロップセルは、同一の寸法のそれぞれの領域内に共通のトランジスタ配置パターンで配置された複数のトランジスタを有するとともに、複数のトランジスタを相互に接続してフリップフロップ回路を構成する互いに異なる配線パターンの配線を有し、それぞれの領域内の同一の位置に配置された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用したフリップフロップ回路を構成するセルである。 （もっと読む）

【課題】基本データパスセルに基づいてＳｅＯＩ（絶縁体上半導体）基板上に製造された半導体デバイスに関する。
【解決手段】本発明は、第１の態様によれば、絶縁層によってバルク基板から分離された半導体材料の薄層を備えた、絶縁体上半導体の基板上に製造された集積回路内で用いるために特にそれ自体の環境に適合されたデータパスセルであって、セルは電界効果トランジスタのアレイを備え、各トランジスタは薄層内に、ソース領域（Ｓ_７）と、ドレイン領域（Ｄ_７）と、ソースおよびドレイン領域によって境界付けられたチャネル領域（Ｃ_７）とを有し、チャネル領域の上に形成された表面ゲート制御領域（ＧＡ_７）をさらに含むセルにおいて、少なくとも１つのトランジスタ（Ｔ_７）は、チャネル領域の下のバルク基板内に形成された裏面ゲート制御領域（ＧＮ_２）を有し、裏面ゲート領域はトランジスタの性能特性を変更するようにバイアスすることが可能であることを特徴とするセルに関する。 （もっと読む）

【課題】設計期間の短縮化を図ること。
【解決手段】設計支援装置は、クロックツリー合成処理（ステップ２３）にて生成したクロックツリーに含まれるクロックパスについて、電圧・温度の遅延感度をそれぞれ算出し、２つのクロックパスの遅延感度の差を０に近づけるように、クロックパスの遅延感度を調整する。 （もっと読む）

【課題】プリミティブセルに用いる金属配線層を増やすことなくプリミティブセルを小型化する。
【解決手段】素子形成領域に複数の回路素子によってプリミティブセルを構成する場合に、素子形成領域に前記プリミティブセルを構成するために必要な第１導電型の第１半導体ウェル領域及び第２導電型の第２半導体ウェル領域を並列的に複数個形成し、その上に前記素子形成領域の延在方向に一定ピッチで規則的に複数のゲート配線を配置したとき、形成された前記第１半導体ウェル領域及び前記第２半導体ウェル領域にＬ字型に屈曲された形状があるとき、これをＬ字形の屈曲部分を隣のウェル領域に延長してＴ字形の形状とし、延長した部分に、ソース電極とドレイン電極が共に電源ライン又はグランドラインに接続するダミーＭＯＳトランジスタを構成し、プリミティブセルを構成する素子の接続を一層の金属配線層の金属配線を用いて行う。 （もっと読む）

【課題】ＴＡＴの増加を抑えることのできる、半導体集積回路のレイアウト装置を提供する。
【解決手段】色分けスタンダードセルデータに基づいて、前記複数のパターン部分のなかからセルの外周部に配置された外周パターン部分を識別し、前記外周パターン部分が他のパターンの形成に影響を与える範囲を示す制約エリアを設定し、前記制約エリアを前記各フォトマスクと対応付けて示す制約データを生成し、前記制約データを前記スタンダードセルと対応付けて前記セルライブラリに登録する、制約データ生成部と、セルライブラリを参照し、半導体チップ上に複数の前記スタンダードセルをレイアウトし、チップレイアウトデータを生成する、チップ配置設計部と、前記チップレイアウトデータ及び前記制約データを取得し、前記チップレイアウトデータにおいて、同一のフォトマスクにおいて前記制約エリアが重なるか否かを判定する、色分け隣接評価部と、前記制約エリアが重なった場合に、前記チップレイアウトデータを修正する、隣接配置修正部とを具備する。 （もっと読む）

【課題】ハードマクロのレイアウト設計時に空き領域を削減して、ハードマクロのサイズを小さくすること。
【解決手段】半導体集積回路のハードマクロのレイアウト設計方法において、コンピュータが、中継用セルを配置する領域を規定するとともに該中継用セルが有する入出力端子に相当する箇所を配線禁止領域として含むレイアウトセルをハードマクロ上に配置する工程と、前記ハードマクロを構成する機能ブロックを配置する工程と、前記配線禁止領域を回避しつつ前記機能ブロックに対する配線を配置する工程と、を含む。 （もっと読む）

【課題】配線長やビア数に起因する不良の流出を削減すること。
【解決手段】本発明では、複数のセルと複数の信号線とを含む回路の接続を表す第１の回路情報に基づいてレイアウトを実行し（Ｓ２１）、その回路情報を第２の回路情報とすると共に、レイアウトの実行結果から、複数の信号線の各々の配線長と、複数の信号線の各々が経由するビアホールの数であるビア数とを抽出する（Ｓ２２）。第２の回路情報に対して故障シミュレーションを実行し、故障の検出ができないノードである故障未検出ポイントを抽出する（Ｓ２３）。故障未検出ポイントのそれぞれに対して、配線長及びビア数を用いて重み付けを施し（Ｓ２４）。故障未検出ポイントの中から、重み付けの結果を表す算出値が設定値を超える故障未検出ポイントを選択し、その故障未検出ポイントに対してテストポイントを挿入する（Ｓ２５）。 （もっと読む）

【課題】Ｉ／Ｏバッファ変更があった場合であっても、リワーク性を有する半導体集積回路を提供する。
【解決手段】半導体集積回路（７）のチップの外周部に沿って形成されたＩ／Ｏ配置領域（２）と、その外周部の内側に形成されたプリミティブブロック配置領域（３）とを具備する半導体集積回路（２）を構成する。その半導体集積回路（７）は、そのプリミティブブロック配置領域（３）は、容量セルの配置を許容する許容領域（３）と、そのＩ／Ｏ配置領域（２）に沿って形成され、その容量セルの配置が禁止された禁止領域（１１）とを含む。 （もっと読む）

【課題】トリプルウェル領域の配置に起因するレイアウト面積の増加量を低減できるスタンダードセルを提供する。
【解決手段】回路機能をもつトリプルウェル用機能セルＴＷＦ１（Ａ）で、Ｐウェル領域５に対するＤＮＷ領域７のはみ出し領域は、Ｎウェル領域３とＰウェル領域５の間でセル枠の第２辺１ｂから第４辺１ｄにわたって配置されている。回路機能をもたない第１トリプルウェル用セルＴＷ１−Ｌ（Ｂ）で、ウェル領域５ａに対するＤＮＷ領域７のはみ出し領域はセル枠の第２辺１ｂから第３辺１ｃにわたってＬ字型に配置されている。回路機能をもたない第１トリプルウェル用セルＴＷ１−Ｒ（Ｃ）で、ウェル領域５ｂに対するＤＮＷ領域７のはみ出し領域はセル枠の第３辺１ｃから第３辺１ｄにわたってＬ字型に配置されている。半導体集積回路のレイアウトで、セルＴＷＦ１，ＴＷ１−Ｌ，ＴＷ１−ＲはＤＮＷ領域７のはみ出し領域が環状になるように配列される。 （もっと読む）

【課題】チップサイズを縮小化すること。
【解決手段】第１領域に形成される活性領域１と第２領域に形成されるウェル領域２とトランジスタゲート電極３とダミーゲート電極５と、コンタクト８とを備えている。活性領域１とトランジスタゲート電極３とは、トランジスタを形成している。トランジスタゲート電極３とダミーゲート電極５とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。ダミーゲート電極５は、その第２領域とその第１領域との両方に配置されるように形成されている。コンタクト８は、その第２領域に形成され、ウェル領域２に同電位である配線層６にダミーゲート電極５を電気的に接続している。このような装置は、活性領域１とウェル領域２とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。 （もっと読む）

【課題】シリサイド配線の寄生抵抗による影響を許容できる範囲に抑制しながら、チップ面積の低減を実現する。
【解決手段】半導体装置は、半導体基板１０上に、セル高さＡＨのセルＡ及びセル高さＢＨのセルＢを備えている。セルＡは、Ｐ型ソース領域１３ＰＳ及びＰ型ドレイン領域１３ＰＤと、ゲート電極１６Ａとを含むＰ型ＭＩＳトランジスタと、Ｎ型基板コンタクト領域１３ＮＳＣとを有している。セルＢは、Ｐ型ソース領域１３ＰＳ及びＰ型ドレイン領域１３ＰＤと、ゲート電極１６Ｂとを含むＰ型ＭＩＳトランジスタと、Ｐ型電源供給領域１３ＰＳＰと、該Ｐ型電源供給領域１３ＰＳＰと接続するように、Ｐ型ソース領域１３ＰＳが引き出されてシリサイド化されたＰ型引き出し領域１３ＰＳＴとを有している。セル高さＡＨは、セル高さＢＨよりも大きい。 （もっと読む）

【課題】占有面積を増やすことなくロジック回路領域におけるトランジスタ特性の変動が抑制される半導体装置を提供する。
【解決手段】ＮＭＯＳ領域の素子形成領域４と、この素子形成領域４に隣り合う他の素子形成領域４との間隔（ゲート幅方向）が一定の間隔（距離２×ＬＡ）に設定されている。また、この素子形成領域４と、この素子形成領域４に隣り合う素子形成領域８との間隔（ゲート幅方向）も一定の間隔（距離２×ＬＡ）に設定されている。 （もっと読む）

【課題】近年のＣＭＯＳ型ＬＳＩの設計においてはリーク電力の削減が非常に大きな課題となっている。リーク電力を削減する手段としてはトランジスタの閾値電圧を複数使用し、速度の必要な場所には閾値電圧の低いトランジスタを、不要な場所には閾値電圧の高いトランジスタを使用する方法が広く用いられている。しかしながら先端プロセスほど閾値電圧制御だけではリーク電力が十分に抑制できず、様々なリーク電力削減手法が必要となってきている。
【解決手段】本願の一つの発明は、ＣＭＯＳまたはＣＭＩＳ型ＬＳＩにおいて、一部の論理ゲートを構成するＰチャネルＦＥＴおよびＮチャネルＦＥＴの両側のゲート電極形状を近接効果を利用して平面的に湾曲させることによって、実効的なゲート長を長くするものである。 （もっと読む）