半導体集積回路および半導体集積回路設計方法
【課題】チップサイズを縮小化すること。
【解決手段】第１領域に形成される活性領域１と第２領域に形成されるウェル領域２とトランジスタゲート電極３とダミーゲート電極５と、コンタクト８とを備えている。活性領域１とトランジスタゲート電極３とは、トランジスタを形成している。トランジスタゲート電極３とダミーゲート電極５とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。ダミーゲート電極５は、その第２領域とその第１領域との両方に配置されるように形成されている。コンタクト８は、その第２領域に形成され、ウェル領域２に同電位である配線層６にダミーゲート電極５を電気的に接続している。このような装置は、活性領域１とウェル領域２とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。
【解決手段】第１領域に形成される活性領域１と第２領域に形成されるウェル領域２とトランジスタゲート電極３とダミーゲート電極５と、コンタクト８とを備えている。活性領域１とトランジスタゲート電極３とは、トランジスタを形成している。トランジスタゲート電極３とダミーゲート電極５とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。ダミーゲート電極５は、その第２領域とその第１領域との両方に配置されるように形成されている。コンタクト８は、その第２領域に形成され、ウェル領域２に同電位である配線層６にダミーゲート電極５を電気的に接続している。このような装置は、活性領域１とウェル領域２とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および半導体集積回路設計方法に関し、特に、トランジスタのゲート電極の形状のばらつきを抑制するためのダミーゲート電極が形成される半導体集積回路および半導体集積回路設計方法に関する。
【背景技術】
【０００２】
近年の半導体プロセスの微細化に伴い、回路を構成するＭＩＳＦＥＴ（以下トランジスタと記す）のゲート間隔・ゲート長は非常に小さくなっている。そのため、リソグラフィ等でのゲート長（ゲート形状）の補正が非常に困難となっており、ゲート長のわずかなばらつきによって、回路特性が大きく影響を受け問題となっている。この問題を解決する為に、スタンダードセル境界にゲート長の等しいダミーゲート電極を挿入し、ゲート間隔を一定に保つことで、ゲート長変動を抑える技術が提案されている。
【０００３】
また、ダミーゲート電極を挿入する際、トランジスタのＳＴＩストレス依存性によるトランジスタ性能への影響を抑制する為に、スタンダードセルの拡散層を接続し、オフトランジスタで回路的に分離する手法が提案されている。
【０００４】
特開平０４−０６３４３７号公報には、混在形成された電界効果型トランジスタそれぞれのチャネル長を互いに揃えることができ、そのばらつきを抑制することができる半導体集積回路装置が開示されている。その半導体集積回路装置は、単一もしくは複数のゲート電極を有する複数個の電界効果型トランジスタが混在形成された半導体集積回装置であって、各電界効果型トランジスタのゲート電極の外側位置それぞれに、このゲート電極と所定間隔だけ離間して平行に位置決めされ、かつ、同一材料からなるダミーパターンを形成したことを特徴としている。
【０００５】
特開平０９−２８９２５１号公報には、トランジスタのゲート長バラツキをなくし、微細化プロセスにおいても高性能のＬＳＩが開示されている。そのスタンダードセルを用いた半導体集積回路のレイアウト構造は、ＭＯＳＦＥＴゲートと拡散領域によってトランジスタを形成し、複数の活性なトランジスタのＭＯＳＦＥＴゲート間隔を一定にするとともに、活性なトランジスタが隣接しないところでは、そのトランジスタが常にオフ状態となるＭＯＳＦＥＴゲートをもつダミートランジスタを、上記複数の活性なトランジスタと同一のＭＯＳＦＥＴゲート間隔となるよう配置することを特徴としている。
【０００６】
特開２００５−３５３９０５号公報には、チップ面積の増大や設計工数の増大を回避し、効率よく小型で信頼性の高い半導体装置が開示されている。その半導体装置は、第１のトランジスタのゲート電極と平行かつ一定距離に、前記ゲート電極と同一プロセスで形成され、同一組成である第１、第２の付加ゲートパターンを具備し、前記第１の付加ゲートパターンと第２の付加ゲートパターンは、前記ゲート電極に対して非対称となるように配置されることを特徴としている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０４−０６３４３７号公報
【特許文献２】特開平０９−２８９２５１号公報
【特許文献３】特開２００５−３５３９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、そのようなダミーゲート電極が挿入された半導体集積回路は、そのダミーゲート電極を常にオフにするためコンタクトを配置する必要があるために、そのダミーゲート電極を配置しないスタンダードセルに対して、レイアウトサイズが大きくなるという欠点があった。
【０００９】
本発明の目的は、チップサイズを縮小化する半導体集積回路および半導体集積回路設計方法を提供することにある。
【課題を解決するための手段】
【００１０】
以下に、発明を実施するための形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明による半導体集積回路は、第１領域に形成される第１拡散層（１）（２１）（３１−１）と、その第１領域と異なる第２領域に形成される第２拡散層（２）（２２）（３２−１）と、トランジスタゲート電極（３）（２３）（３３）と、ダミーゲート電極（５）（２５）（３５−１）と、その第２領域に形成される配線層（６）（２６）（３６−１）と、コンタクト（８）（２８）（３８−１）とを備えている。トランジスタゲート電極（３）（２３）（３３）とダミーゲート電極（５）（２５）（３５−１）とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。第１拡散層（１）（２１）（３１−１）とトランジスタゲート電極（３）（２３）（３３）とは、トランジスタを形成している。ダミーゲート電極（５）（２５）（３５−１）は、その第２領域とその第１領域との両方に配置されるように形成されている。コンタクト（８）（２８）（３８−１）は、その第２領域に形成され、ダミーゲート電極（５）（２５）（３５−１）を配線層（６）（２６）（３６−１）に電気的に接続している。このような半導体集積回路は、ダミーゲート電極（５）（２５）（３５−１）を電源電位または設置電位に電気的に接続するコンタクト（８）（２８）（３８−１）を設ける領域を第１領域でも第２領域でもない領域に設ける必要がなく、第１拡散層（１）（２１）（３１−１）と第２拡散層（２）（２２）（３２−１）とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。
【００１２】
本発明による半導体集積回路設計方法は、縮小化スタンダードセルを含んでいる複数のスタンダードセルを配置するステップと、その複数のスタンダードセルを電気的に接続する複数の配線層（６）（２６）（３６−１）を配置するステップとを備えている。その縮小化スタンダードセルは、第１領域に形成される第１拡散層（１）（２１）（３１−１）と、その第１領域と異なる第２領域に形成される第２拡散層（２）（２２）（３２−１）と、トランジスタゲート電極（３）（２３）（３３）と、ダミーゲート電極（５）（２５）（３５−１）と、その第２領域に形成される配線層（６）（２６）（３６−１）と、コンタクト（８）（２８）（３８−１）とを備えている。トランジスタゲート電極（３）（２３）（３３）とダミーゲート電極（５）（２５）（３５−１）とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。第１拡散層（１）（２１）（３１−１）とトランジスタゲート電極（３）（２３）（３３）とは、トランジスタを形成している。ダミーゲート電極（５）（２５）（３５−１）は、その第２領域とその第１領域との両方に配置されるように形成されている。コンタクト（８）（２８）（３８−１）は、その第２領域に形成され、ダミーゲート電極（５）（２５）（３５−１）を配線層（６）（２６）（３６−１）に電気的に接続している。このような半導体集積回路設計方法によれば、半導体集積回路は、ダミーゲート電極（５）（２５）（３５−１）を電源電位または設置電位に電気的に接続するコンタクト（８）（２８）（３８−１）を設ける領域を第１領域でも第２領域でもない領域に設ける必要がなく、第１拡散層（１）（２１）（３１−１）と第２拡散層（２）（２２）（３２−１）とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。
【発明の効果】
【００１３】
本発明による半導体集積回路および半導体集積回路設計方法は、チップサイズを縮小化することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明による半導体集積回路の実施の形態を示す平面図である。
【図２】図２は、図１のＢ−Ｂ’断面を示す断面図である。
【図３】図３は、図１のＡ−Ａ’断面を示す断面図である。
【図４】図４は、比較例の半導体集積回路を示す平面図である。
【図５】図５は、本発明による半導体集積回路の実施の他の形態を示す平面図である。
【図６】図６は、本発明を用いたスタンダードセルの一例を示す平面図である。
【図７】図７は、比較例のスタンダードセルを示す平面図である。
【発明を実施するための形態】
【００１５】
図面を参照して、本発明による半導体集積回路の実施の形態を記載する。その半導体集積回路は、図１に示されているように、活性領域１とウェル領域２とを備えている部分を含んでいる。活性領域１は、長方形状の領域に形成されている。ウェル領域２は、長方形状の領域に形成されている。ウェル領域２は、ウェル領域２の長方形の一辺が活性領域１の長方形の一辺に対向するように、配置されている。
【００１６】
その半導体集積回路は、さらに、複数のトランジスタゲート電極３と複数のダミーゲート電極５とを備えている。複数のトランジスタゲート電極３は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極５は、それぞれ、ポリシリコンから形成されている。
【００１７】
複数のトランジスタゲート電極３と複数のダミーゲート電極５とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域２の長方形のウェル領域２に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極３は、複数のダミーゲート電極５の間に配置されている。複数のトランジスタゲート電極３は、活性領域１が形成されている領域を横切るように形成され、ウェル領域２が形成されている領域から所定の距離以上に離れるように形成されている。複数のダミーゲート電極５は、活性領域１が形成されている領域を横切るように形成され、一端がウェル領域２に重なるように形成されている。
【００１８】
その半導体集積回路は、さらに、配線層６と複数のコンタクト７と複数のコンタクト８とを備えている。配線層６は、導体から形成され、ウェル領域２の上層側にウェル領域２に重なるように形成されている。複数のコンタクト７は、それぞれ、ウェル領域２が形成されている領域に配置されている。複数のコンタクト７は、それぞれ、導体から形成され、ウェル領域２を配線層６に電気的に接続している。複数のコンタクト８は、それぞれ、ウェル領域２が形成されている領域に配置されている。複数のコンタクト８は、それぞれ、導体から形成され、複数のダミーゲート電極５の一端をそれぞれ配線層６に電気的に接続している。
【００１９】
活性領域１は、図２に示されているように、ウェル領域１０にソース電極拡散層１１とドレイン電極拡散層１２とが形成されている。ソース電極拡散層１１は、ウェル領域１０より上層側に配置されている。ドレイン電極拡散層１２は、ウェル領域１０より上層側に配置されている。ソース電極拡散層１１とドレイン電極拡散層１２とは、複数のトランジスタゲート電極３の各々または複数のダミーゲート電極５の各々がソース電極拡散層１１とドレイン電極拡散層１２との間に配置されるように、形成されている。すなわち、複数のトランジスタゲート電極３の各々は、活性領域１とともに１つの電界効果トランジスタを形成している。複数のダミーゲート電極５の各々は、同様にして、活性領域１とともに１つの電界効果トランジスタを形成している。
【００２０】
複数のトランジスタゲート電極３は、複数のトランジスタゲート電極３からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。すなわち、複数のトランジスタゲート電極３は、幅が互いに等しくなるように、形成されている。複数のダミーゲート電極５は、複数のダミーゲート電極５からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。すなわち、複数のダミーゲート電極５は、それぞれ、幅がトランジスタゲート電極３の幅に等しくなるように、形成されている。さらに、複数のトランジスタゲート電極３と複数のダミーゲート電極５とは、複数のトランジスタゲート電極３と複数のダミーゲート電極５とのうちの隣り合う２つのゲート電極の間隔が長さＳに等しくなるように、形成されている。
【００２１】
複数のコンタクト７は、図３に示されているように、それぞれ、ウェル領域２と配線層６との間に配置されている。複数のコンタクト７は、それぞれ、ウェル領域２に電気的に接触し、配線層６に電気的に接触することにより、ウェル領域２を配線層６に電気的に接続している。複数のダミーゲート電極５の一端は、それぞれ、ウェル領域２と配線層６との間に配置されている。複数のコンタクト８は、それぞれ、複数のダミーゲート電極５の一端と配線層６との間に配置されている。複数のコンタクト８は、それぞれ、複数のダミーゲート電極５の一端に電気的に接触し、配線層６に電気的に接触することにより、複数のダミーゲート電極５の一端を配線層６に電気的に接続している。このため、複数のダミーゲート電極５から形成される電界効果トランジスタは、常にオフ状態である。
【００２２】
このような半導体集積回路は、複数のトランジスタゲート電極３と複数のダミーゲート電極５とのすべてで露光時の回折光などの条件が同一になり、複数のトランジスタゲート電極３のゲート長のばらつきを抑えることができる。その結果、このような半導体集積回路は、ゲート長のばらつきが回路特性に及ぼす影響を低減することができる。
【００２３】
図４は、本発明による半導体集積回路の比較例を示している。その比較例の半導体集積回路は、活性領域１０１とウェル領域１０２と複数のトランジスタゲート電極１０３と複数のダミーゲート電極１０５と複数のコンタクト１０７と複数のコンタクト１０８とを備えている部分を含んでいる。活性領域１０１は、長方形状の領域に形成されている。ウェル領域１０２は、長方形状の領域に形成されている。ウェル領域１０２は、ウェル領域１０２の長方形の一辺が活性領域１０１の長方形の一辺に対向するように、配置されている。複数のトランジスタゲート電極１０３は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極１０５は、それぞれ、ポリシリコンから形成されている。
【００２４】
複数のトランジスタゲート電極１０３と複数のダミーゲート電極１０５とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域１０２の長方形のウェル領域１０２に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極１０３は、ゲート長が長さＬに等しくなるように形成されている。複数のダミーゲート電極１０５は、それぞれ、ゲート長が長さＬに等しくなるように、形成されている。さらに、複数のトランジスタゲート電極１０３と複数のダミーゲート電極１０５とは、複数のトランジスタゲート電極１０３と複数のダミーゲート電極１０５とのうちの隣り合う２つのゲート電極の間隔が長さＳに等しくなるように、形成されている。
【００２５】
複数のトランジスタゲート電極１０３は、複数のダミーゲート電極１０５の間に配置されている。複数のトランジスタゲート電極１０３は、活性領域１０１が形成されている領域を横切るように形成され、ウェル領域１０２が形成されている領域から所定の距離以上に離れるように形成されている。複数のダミーゲート電極１０５は、活性領域１０１が形成されている領域を横切るように形成され、ウェル領域１０２が形成されている領域から所定の距離以上に離れるように形成されている。
【００２６】
複数のコンタクト１０７は、それぞれ、ウェル領域１０２が形成されている領域に配置されている。複数のコンタクト１０７は、それぞれ、導体から形成され、ウェル領域１０２の上層側に形成されている配線層にウェル領域１０２を電気的に接続している。
【００２７】
複数のダミーゲート電極１０５は、他の部分に比較して、幅が大きく正方形状に形成されているコンタクト部分を一端に備えている。複数のコンタクト１０８は、それぞれ、複数のダミーゲート電極１０５のコンタクト部分が形成されている領域に配置されている。複数のコンタクト１０８は、それぞれ、導体から形成され、複数のダミーゲート電極１０５のコンタクト部分の上層側に形成される配線層に複数のダミーゲート電極１０５のコンタクト部分をそれぞれ電気的に接続している。その配線層は、ウェル領域１０２を電気的に接続されている配線層に電気的に接続されている。このため、複数のダミーゲート電極１０５から形成される電界効果トランジスタは、常にオフ状態である。
【００２８】
複数のコンタクト１０８は、差し渡し幅が所定のコンタクトサイズＣ１に等しくなるように、形成されている。複数のダミーゲート電極１０５のコンタクト部分は、そのコンタクト部分の縁がコンタクト１０８の縁からコンタクト−ゲート電極間レイアウト基準Ｄ１以上に離れるようなサイズに、形成されている。複数のダミーゲート電極１０５のコンタクト部分は、ウェル領域１０２から拡散層−ゲート電極間レイアウト基準Ｄ２以上に離れるように形成されている。このような比較例の半導体集積回路は、コンタクトサイズＣ１、コンタクト−ゲート電極間レイアウト基準Ｄ１、拡散層−ゲート電極間レイアウト基準Ｄ２のために、ウェル領域１０２を活性領域１０１から十分に離す必要があり、レイアウトサイズが比較的大きくなる。
【００２９】
本発明による半導体集積回路は、複数のダミーゲート電極５に電気的に接続される複数のコンタクト８をウェル領域１０２が形成されている領域に配置させることによって、ウェル領域２とダミーゲート電極５との間隔を開ける必要がなくなり、このような比較例の半導体集積回路に比較して、レイアウトサイズを小さくすることができる。すなわち、本発明では、トランジスタゲート長（Ｌ）・間隔（Ｓ）を一定に保ちつつ、レイアウトサイズを縮小することができる。
【００３０】
本発明による半導体集積回路設計方法の実施の形態は、複数のスタンダードセルの配置を設計するステップと、配置後の複数のスタンダードセルを電気的に接続する複数の配線を設計するステップとを備えている。その複数のスタンダードセルは、それぞれ、矩形に形成され、電子回路を形成しているブロックを示している。その電子回路としては、ＮＡＮＤ、インバータ、フリップ・フロップが例示される。その複数のスタンダードセルは、図１〜図３に示されている部分を備えるスタンダードセルを含んでいる。
【００３１】
このような半導体集積回路設計方法により設計される半導体集積回路は、図４に示される部分を含む比較例の半導体集積回路に比較して、レイアウトサイズを小さくすることができる。
【００３２】
図５は、本発明による半導体集積回路の実施の他の形態を示している。その半導体集積回路は、活性領域２１とウェル領域２２と複数のトランジスタゲート電極２３と複数のダミーゲート電極２５と配線層２６と複数のコンタクト２７と複数のコンタクト２８とを備えている部分を含んでいる。活性領域２１は、長方形状の領域に形成されている。ウェル領域２２は、長方形状の領域に形成されている。ウェル領域２２は、ウェル領域２２の長方形の一辺が活性領域２１の長方形の一辺に対向するように、配置されている。複数のトランジスタゲート電極２３は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極２５は、それぞれ、ポリシリコンから形成されている。
【００３３】
複数のトランジスタゲート電極２３と複数のダミーゲート電極２５とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域２２の長方形のウェル領域２２に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極２３は、複数のダミーゲート電極２５の間に配置されている。複数のトランジスタゲート電極２３は、活性領域２１が形成されている領域を横切るように形成され、ウェル領域２２が形成されている領域から所定の距離以上に離れるように形成されている。複数のダミーゲート電極２５は、活性領域２１が形成されている領域を横切るように形成され、一端がウェル領域２２に重なるように形成されている。
【００３４】
複数のトランジスタゲート電極２３は、複数のトランジスタゲート電極２３からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。複数のダミーゲート電極２５は、複数のダミーゲート電極２５からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。さらに、複数のトランジスタゲート電極２３と複数のダミーゲート電極２５とは、複数のトランジスタゲート電極２３と複数のダミーゲート電極２５とのうちの隣り合う２つのゲート電極の間隔が長さＳに等しくなるように、形成されている。
【００３５】
複数のトランジスタゲート電極２３の各々は、活性領域２１とともに１つの電界効果トランジスタを形成している。複数のダミーゲート電極２５の各々は、同様にして、活性領域２１とともに１つの電界効果トランジスタを形成している。
【００３６】
配線層２６は、導体から形成され、ウェル領域２２の上層側にウェル領域２２に重なるように形成されている。複数のコンタクト２７は、それぞれ、ウェル領域２２が形成されている領域に配置されている。複数のコンタクト２７は、それぞれ、導体から形成され、ウェル領域２２を配線層２６に電気的に接続している。複数のコンタクト２８は、それぞれ、ウェル領域２２が形成されている領域に配置されている。複数のコンタクト２８は、それぞれ、導体から形成され、複数のダミーゲート電極２５の一端をそれぞれウェル領域２２と配線層２６に電気的に接続している。このため、複数のダミーゲート電極２５から形成される電界効果トランジスタは、常にオフ状態である。
【００３７】
このような半導体集積回路は、複数のトランジスタゲート電極２３と複数のダミーゲート電極２５とのすべてで露光時の回折光などの条件が同一になり、複数のトランジスタゲート電極２３のゲート長のばらつきを抑えることができる。その結果、このような半導体集積回路は、ゲート長のばらつきが回路特性に及ぼす影響を低減することができる。
【００３８】
このような半導体集積回路は、図１〜図３に示される既述の半導体集積回路と同様にして、ウェル領域２２とダミーゲート電極２５との間隔を開ける必要がなくなり、図４に示される比較例の半導体集積回路に比較して、レイアウトサイズをより小さくすることができる。
【００３９】
本発明による半導体集積回路設計方法の実施の他の形態は、既述の実施の形態における半導体集積回路設計方法に適用される複数のスタンダードセルが、図４に示されている部分を備えるスタンダードセルを含んでいる。このような半導体集積回路設計方法により設計される半導体集積回路は、既述の実施の形態における半導体集積回路設計方法と同様にして、レイアウトサイズを小さくすることができる。
【００４０】
図６は、本発明による半導体集積回路の実施のさらに他の形態を示している。その半導体集積回路は、複数のスタンダードセルから形成されている。その複数のスタンダードセルのうちのいくつかのスタンダードセルは、活性領域３１−１〜３１−２とウェル領域３２−１〜３２−２と複数のトランジスタゲート電極３３と複数のダミーゲート電極３５−１〜３５−２と配線層３６−１〜３６−２と複数のコンタクト３７−１〜３７−２と複数のコンタクト３８−１〜３８−２とを備えている。活性領域３１−１〜３１−２は、それぞれ、長方形状の領域に形成されている。ウェル領域３２−１〜３２−２は、それぞれ、長方形状の領域に形成されている。活性領域３１−１〜３１−２は、ウェル領域３２−１とウェル領域３２−２との間に配置されている。活性領域３１−１は、ウェル領域３２−１と活性領域３１−２との間に配置されている。複数のトランジスタゲート電極３３は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極３５−１〜３５−２は、それぞれ、ポリシリコンから形成されている。
【００４１】
複数のトランジスタゲート電極３３と複数のダミーゲート電極３５−１〜３５−２とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域３２−１〜３２−２の長方形のウェル領域３２−１〜３２−２に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極３３は、複数のダミーゲート電極３５−１〜３５−２の間に配置されている。複数のトランジスタゲート電極３３は、活性領域３１−１〜３１−２が形成されている領域を横切るように形成されている。複数のトランジスタゲート電極３３は、さらに、ウェル領域３２−１〜３２−２が形成されている領域から所定の距離以上に離れるように形成されている。ダミーゲート電極３５−１は、活性領域３１−１が形成されている領域を横切るように形成され、一端がウェル領域３２−１に重なるように形成されている。ダミーゲート電極３５−２は、活性領域３１−２が形成されている領域を横切るように形成され、一端がウェル領域３２−２に重なるように形成されている。ダミーゲート電極３５−２は、ダミーゲート電極３５−１が沿う直線に沿うように、形成されている。ダミーゲート電極３５−２は、さらに、ダミーゲート電極３５−１から所定の距離以上に離れるように形成されている。
【００４２】
複数のトランジスタゲート電極３３は、複数のトランジスタゲート電極３３からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。複数のダミーゲート電極３５−１〜３５−２は、複数のダミーゲート電極３５−１〜３５−２からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。さらに、複数のトランジスタゲート電極３３と複数のダミーゲート電極３５−１〜３５−２とは、複数のトランジスタゲート電極３３と複数のダミーゲート電極３５−１〜３５−２とのうちの隣り合う２つのゲート電極の間隔が長さＳに等しくなるように、形成されている。
【００４３】
複数のトランジスタゲート電極３３の各々は、活性領域３１−１とともに１つの電界効果トランジスタを形成している。複数のトランジスタゲート電極３３の各々は、さらに、活性領域３１−２とともに１つの電界効果トランジスタを形成している。複数のトランジスタゲート電極３３の各々と活性領域３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極３３の各々と活性領域３１−２とから形成されるトランジスタと異なる型のトランジスタに形成されている。すなわち、複数のトランジスタゲート電極３３の各々と活性領域３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極３３の各々と活性領域３１−２とから形成されるトランジスタがＰ型チャネルＭＯＳＦＥＴであるときに、Ｎ型チャネルＭＯＳＦＥＴである。
【００４４】
複数のダミーゲート電極３５−１の各々は、同様にして、活性領域３１−１とともに１つの電界効果トランジスタを形成している。複数のダミーゲート電極３５−２の各々は、さらに、活性領域３１−２とともに１つの電界効果トランジスタを形成している。複数のダミーゲート電極３５−１の各々と活性領域３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極３３の各々と活性領域３１−１とから形成されるトランジスタと同じ型のトランジスタに形成されている。複数のダミーゲート電極３５−２の各々と活性領域３１−２とから形成されるトランジスタは、複数のトランジスタゲート電極３３の各々と活性領域３１−２とから形成されるトランジスタと同じ型のトランジスタに形成されている。
【００４５】
配線層３６−１は、導体から形成され、ウェル領域３２−１の上層側にウェル領域３２−１に重なるように形成されている。複数のコンタクト３７−１は、それぞれ、ウェル領域３２−１が形成されている領域に配置されている。複数のコンタクト３７−１は、それぞれ、導体から形成され、ウェル領域３２−１を配線層３６−１に電気的に接続している。複数のコンタクト３８−１は、それぞれ、ウェル領域３２−１が形成されている領域に配置されている。複数のコンタクト３８−１は、それぞれ、導体から形成され、複数のダミーゲート電極３５−１の一端をそれぞれウェル領域３２−１と配線層３６−１に電気的に接続している。このため、複数のダミーゲート電極３５−１から形成される電界効果トランジスタは、常にオフ状態である。
【００４６】
配線層３６−２は、導体から形成され、ウェル領域３２−２の上層側にウェル領域３２−２に重なるように形成されている。複数のコンタクト３７−２は、それぞれ、ウェル領域３２−２が形成されている領域に配置されている。複数のコンタクト３７−２は、それぞれ、導体から形成され、ウェル領域３２−２を配線層３６−２に電気的に接続している。複数のコンタクト３８−２は、それぞれ、ウェル領域３２−２が形成されている領域に配置されている。複数のコンタクト３８−２は、それぞれ、導体から形成され、複数のダミーゲート電極３５−２の一端をそれぞれウェル領域３２−２と配線層３６−２に電気的に接続している。このため、複数のダミーゲート電極３５−２から形成される電界効果トランジスタは、常にオフ状態である。
【００４７】
そのスタンダードセルは、さらに、配線層４１−１〜４１−２と配線層４２と配線層４３とを備えている。配線層４１−１は、コンタクト４５−１を介してトランジスタゲート電極３３と活性領域３１−１とから形成される電界効果トランジスタのソース電極に電気的に接続され、配線層３６−１に電気的に接続されている。配線層４１−２は、コンタクト４５−２を介してトランジスタゲート電極３３と活性領域３１−２とから形成される電界効果トランジスタのソース電極に電気的に接続され、配線層３６−２に電気的に接続されている。配線層４２は、コンタクト４６を介してトランジスタゲート電極３３に電気的に接続されている。配線層４３は、コンタクト４７−１を介してトランジスタゲート電極３３と活性領域３１−１とから形成される電界効果トランジスタのドレイン電極に電気的に接続され、コンタクト４７−２を介してトランジスタゲート電極３３と活性領域３１−２とから形成される電界効果トランジスタのドレイン電極に電気的に接続されている。すなわち、そのスタンダードセルは、インバータに形成されている。
【００４８】
このような半導体集積回路は、複数のトランジスタゲート電極３３と複数のダミーゲート電極３５−１〜３５−２とのすべてで露光時の回折光などの条件が同一になり、複数のトランジスタゲート電極３３のゲート長のばらつきを抑えることができる。その結果、このような半導体集積回路は、ゲート長のばらつきが回路特性に及ぼす影響を低減することができる。
【００４９】
図７は、スタンダードセルの比較例を示している。その比較例のスタンダードセルは、活性領域１３１−１〜１３１−２とウェル領域１３２−１〜１３２−２と複数のトランジスタゲート電極１３３と複数のダミーゲート電極１３５−１〜１３５−２と複数のコンタクト１３７−１〜１３７−２と複数のコンタクト１３８−１〜１３８−２とを備えている。活性領域１３１−１〜１３１−２は、それぞれ、長方形状の領域に形成されている。ウェル領域１３２−１〜１３２−２は、それぞれ、長方形状の領域に形成されている。活性領域１３１−１〜１３１−２は、ウェル領域１３２−１とウェル領域１３２−２との間に配置されている。活性領域１３１−１は、ウェル領域１３２−１と活性領域１３１−２との間に配置されている。複数のトランジスタゲート電極１３３は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極１３５−１〜１３５−２は、それぞれ、ポリシリコンから形成されている。
【００５０】
複数のトランジスタゲート電極１３３と複数のダミーゲート電極１３５−１〜１３５−２とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域１３２−１〜１３２−２の長方形のウェル領域１３２−１〜１３２−２に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極１３３は、複数のダミーゲート電極１３５−１〜１３５−２の間に配置されている。複数のトランジスタゲート電極１３３は、活性領域１３１−１〜１３１−２が形成されている領域を横切るように形成されている。複数のトランジスタゲート電極１３３は、さらに、ウェル領域１３２−１〜１３２−２が形成されている領域から所定の距離以上に離れるように形成されている。ダミーゲート電極１３５−１は、活性領域１３１−１が形成されている領域を横切るように形成され、ウェル領域１３２−１が形成されている領域から所定の距離以上に離れるように形成されている。ダミーゲート電極１３５−２は、活性領域１３１−２が形成されている領域を横切るように形成され、ウェル領域１３２−２が形成されている領域から所定の距離以上に離れるように形成されている。ダミーゲート電極１３５−２は、ダミーゲート電極１３５−１が沿う直線に沿うように、形成されている。ダミーゲート電極１３５−２は、さらに、ダミーゲート電極１３５−１からゲート電極間レイアウト基準Ｄ３以上に離れるように形成されている。
【００５１】
複数のトランジスタゲート電極１３３は、複数のトランジスタゲート電極１３３からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。複数のダミーゲート電極１３５−１〜１３５−２は、複数のダミーゲート電極１３５−１〜１３５−２からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。さらに、複数のトランジスタゲート電極１３３と複数のダミーゲート電極１３５−１〜１３５−２とは、複数のトランジスタゲート電極１３３と複数のダミーゲート電極１３５−１〜１３５−２とのうちの隣り合う２つのゲート電極の間隔が長さＳに等しくなるように、形成されている。
【００５２】
複数のトランジスタゲート電極１３３の各々は、活性領域１３１−１とともに１つの電界効果トランジスタを形成している。複数のトランジスタゲート電極１３３の各々は、さらに、活性領域１３１−２とともに１つの電界効果トランジスタを形成している。複数のトランジスタゲート電極１３３の各々と活性領域１３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極１３３の各々と活性領域１３１−２とから形成されるトランジスタと異なる型のトランジスタに形成されている。すなわち、複数のトランジスタゲート電極１３３の各々と活性領域１３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極１３３の各々と活性領域１３１−２とから形成されるトランジスタがＰ型チャネルＭＯＳＦＥＴであるときに、Ｎ型チャネルＭＯＳＦＥＴである。
【００５３】
複数のダミーゲート電極１３５−１の各々は、同様にして、活性領域１３１−１とともに１つの電界効果トランジスタを形成している。複数のダミーゲート電極１３５−２の各々は、さらに、活性領域１３１−２とともに１つの電界効果トランジスタを形成している。複数のダミーゲート電極１３５−１の各々と活性領域１３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極１３３の各々と活性領域１３１−１とから形成されるトランジスタと同じ型のトランジスタに形成されている。複数のダミーゲート電極１３５−２の各々と活性領域１３１−２とから形成されるトランジスタは、複数のトランジスタゲート電極１３３の各々と活性領域１３１−２とから形成されるトランジスタと同じ型のトランジスタに形成されている。
【００５４】
複数のコンタクト１３７−１は、それぞれ、ウェル領域１３２−１が形成されている領域に配置されている。複数のコンタクト１３７−１は、それぞれ、導体から形成され、ウェル領域１３２−１の上層側にウェル領域１３２−１に重なるように形成されている配線層にウェル領域１３２−１を電気的に接続している。複数のコンタクト１３７−２は、それぞれ、ウェル領域１３２−２が形成されている領域に配置されている。複数のコンタクト１３７−２は、それぞれ、導体から形成され、ウェル領域１３２−２の上層側にウェル領域１３２−２に重なるように形成されている配線層にウェル領域１３２−２を電気的に接続している。
【００５５】
複数のコンタクト１３８−１は、それぞれ、複数のダミーゲート電極１３５−１のうちのダミーゲート電極１３５−２に近い側の端を配線層に電気的に接続している。その配線層は、ウェル領域１３２−１に電気的に接続されている配線層に電気的に接続されている。このため、複数のダミーゲート電極１３５−１から形成される電界効果トランジスタは、常にオフ状態である。複数のコンタクト１３８−２は、それぞれ、複数のダミーゲート電極１３５−２のうちのダミーゲート電極１３５−１に近い側の端を配線層に電気的に接続している。その配線層は、ウェル領域１３２−２に電気的に接続されている配線層に電気的に接続されている。このため、複数のダミーゲート電極１３５−２から形成される電界効果トランジスタは、常にオフ状態である。
【００５６】
複数のダミーゲート電極１３５−１は、正方形状に形成されているコンタクト部分を、ダミーゲート電極１３５−２に近い側の端に備えている。複数のコンタクト１３８は、差し渡し幅が所定のコンタクトサイズＣ１に等しくなるように、形成されている。複数のダミーゲート電極１３５−１のコンタクト部分は、そのコンタクト部分の縁がコンタクト１３８の縁からコンタクト−ゲート電極間レイアウト基準Ｄ１以上に離れるようなサイズに、形成されている。複数のダミーゲート電極１３５−２は、正方形状に形成されているコンタクト部分を、ダミーゲート電極１３５−１に近い側の端に備えている。複数のコンタクト１３８は、差し渡し幅が所定のコンタクトサイズＣ１に等しくなるように、形成されている。複数のダミーゲート電極１３５−２のコンタクト部分は、そのコンタクト部分の縁がコンタクト１３８の縁からコンタクト−ゲート電極間レイアウト基準Ｄ１以上に離れるようなサイズに、形成されている。複数のダミーゲート電極１３５−１のコンタクト部分は、複数のダミーゲート電極１３５−２のコンタクト部分からゲート電極間レイアウト基準Ｄ３以上に離れるように形成されている。このような比較例の半導体集積回路は、コンタクトサイズＣ１、コンタクト−ゲート電極間レイアウト基準Ｄ１、ゲート電極間レイアウト基準Ｄ３のために、活性領域１３１−１を活性領域１３１−２から十分に離す必要があり、レイアウトサイズが比較的大きくなる。
【００５７】
図６に示される本発明による半導体集積回路は、複数のダミーゲート電極３５−１〜３５−２に電気的に接続される複数のコンタクト３８−１〜３８−２をウェル領域３２−１〜３２−２が形成されている領域に配置させることによって、活性領域３１−１と活性領域３１−２との間隔を狭くすることができ、図７に示される比較例の半導体集積回路に比較して、レイアウトサイズを小さくすることができる。
【００５８】
なお、複数のトランジスタゲート電極３３の各々と活性領域３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極３３の各々と活性領域３１−２とから形成されるトランジスタと同じ型のトランジスタに形成されることもできる。すなわち、本発明による半導体集積回路を構成するスタンダードセルは、インバータ以外の電気回路を構成する場合も、同様にして、活性領域３１−１と活性領域３１−２との間隔を狭くすることができ、図７に示される比較例の半導体集積回路に比較して、レイアウトサイズを小さくすることができる。
【符号の説明】
【００５９】
１ ：活性領域
２ ：ウェル領域
３ ：トランジスタゲート電極
５ ：ダミーゲート電極
６ ：配線層
７ ：複数のコンタクト
８ ：複数のコンタクト
１０：ウェル領域
１１：ソース電極拡散層
１２：ドレイン電極拡散層
２１：活性領域
２２：ウェル領域
２３：複数のトランジスタゲート電極
２５：ダミーゲート電極
２６：配線層
２７：複数のコンタクト
２８：複数のコンタクト
３１−１〜３１−２：活性領域
３２−１〜３２−２：ウェル領域
３３：複数のトランジスタゲート電極
３５−１〜３５−２：ダミーゲート電極
３６−１〜３６−２：配線層
３７−１〜３７−２：複数のコンタクト
３８−１〜３８−２：複数のコンタクト
【技術分野】
【０００１】
本発明は、半導体集積回路および半導体集積回路設計方法に関し、特に、トランジスタのゲート電極の形状のばらつきを抑制するためのダミーゲート電極が形成される半導体集積回路および半導体集積回路設計方法に関する。
【背景技術】
【０００２】
近年の半導体プロセスの微細化に伴い、回路を構成するＭＩＳＦＥＴ（以下トランジスタと記す）のゲート間隔・ゲート長は非常に小さくなっている。そのため、リソグラフィ等でのゲート長（ゲート形状）の補正が非常に困難となっており、ゲート長のわずかなばらつきによって、回路特性が大きく影響を受け問題となっている。この問題を解決する為に、スタンダードセル境界にゲート長の等しいダミーゲート電極を挿入し、ゲート間隔を一定に保つことで、ゲート長変動を抑える技術が提案されている。
【０００３】
また、ダミーゲート電極を挿入する際、トランジスタのＳＴＩストレス依存性によるトランジスタ性能への影響を抑制する為に、スタンダードセルの拡散層を接続し、オフトランジスタで回路的に分離する手法が提案されている。
【０００４】
特開平０４−０６３４３７号公報には、混在形成された電界効果型トランジスタそれぞれのチャネル長を互いに揃えることができ、そのばらつきを抑制することができる半導体集積回路装置が開示されている。その半導体集積回路装置は、単一もしくは複数のゲート電極を有する複数個の電界効果型トランジスタが混在形成された半導体集積回装置であって、各電界効果型トランジスタのゲート電極の外側位置それぞれに、このゲート電極と所定間隔だけ離間して平行に位置決めされ、かつ、同一材料からなるダミーパターンを形成したことを特徴としている。
【０００５】
特開平０９−２８９２５１号公報には、トランジスタのゲート長バラツキをなくし、微細化プロセスにおいても高性能のＬＳＩが開示されている。そのスタンダードセルを用いた半導体集積回路のレイアウト構造は、ＭＯＳＦＥＴゲートと拡散領域によってトランジスタを形成し、複数の活性なトランジスタのＭＯＳＦＥＴゲート間隔を一定にするとともに、活性なトランジスタが隣接しないところでは、そのトランジスタが常にオフ状態となるＭＯＳＦＥＴゲートをもつダミートランジスタを、上記複数の活性なトランジスタと同一のＭＯＳＦＥＴゲート間隔となるよう配置することを特徴としている。
【０００６】
特開２００５−３５３９０５号公報には、チップ面積の増大や設計工数の増大を回避し、効率よく小型で信頼性の高い半導体装置が開示されている。その半導体装置は、第１のトランジスタのゲート電極と平行かつ一定距離に、前記ゲート電極と同一プロセスで形成され、同一組成である第１、第２の付加ゲートパターンを具備し、前記第１の付加ゲートパターンと第２の付加ゲートパターンは、前記ゲート電極に対して非対称となるように配置されることを特徴としている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０４−０６３４３７号公報
【特許文献２】特開平０９−２８９２５１号公報
【特許文献３】特開２００５−３５３９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、そのようなダミーゲート電極が挿入された半導体集積回路は、そのダミーゲート電極を常にオフにするためコンタクトを配置する必要があるために、そのダミーゲート電極を配置しないスタンダードセルに対して、レイアウトサイズが大きくなるという欠点があった。
【０００９】
本発明の目的は、チップサイズを縮小化する半導体集積回路および半導体集積回路設計方法を提供することにある。
【課題を解決するための手段】
【００１０】
以下に、発明を実施するための形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明による半導体集積回路は、第１領域に形成される第１拡散層（１）（２１）（３１−１）と、その第１領域と異なる第２領域に形成される第２拡散層（２）（２２）（３２−１）と、トランジスタゲート電極（３）（２３）（３３）と、ダミーゲート電極（５）（２５）（３５−１）と、その第２領域に形成される配線層（６）（２６）（３６−１）と、コンタクト（８）（２８）（３８−１）とを備えている。トランジスタゲート電極（３）（２３）（３３）とダミーゲート電極（５）（２５）（３５−１）とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。第１拡散層（１）（２１）（３１−１）とトランジスタゲート電極（３）（２３）（３３）とは、トランジスタを形成している。ダミーゲート電極（５）（２５）（３５−１）は、その第２領域とその第１領域との両方に配置されるように形成されている。コンタクト（８）（２８）（３８−１）は、その第２領域に形成され、ダミーゲート電極（５）（２５）（３５−１）を配線層（６）（２６）（３６−１）に電気的に接続している。このような半導体集積回路は、ダミーゲート電極（５）（２５）（３５−１）を電源電位または設置電位に電気的に接続するコンタクト（８）（２８）（３８−１）を設ける領域を第１領域でも第２領域でもない領域に設ける必要がなく、第１拡散層（１）（２１）（３１−１）と第２拡散層（２）（２２）（３２−１）とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。
【００１２】
本発明による半導体集積回路設計方法は、縮小化スタンダードセルを含んでいる複数のスタンダードセルを配置するステップと、その複数のスタンダードセルを電気的に接続する複数の配線層（６）（２６）（３６−１）を配置するステップとを備えている。その縮小化スタンダードセルは、第１領域に形成される第１拡散層（１）（２１）（３１−１）と、その第１領域と異なる第２領域に形成される第２拡散層（２）（２２）（３２−１）と、トランジスタゲート電極（３）（２３）（３３）と、ダミーゲート電極（５）（２５）（３５−１）と、その第２領域に形成される配線層（６）（２６）（３６−１）と、コンタクト（８）（２８）（３８−１）とを備えている。トランジスタゲート電極（３）（２３）（３３）とダミーゲート電極（５）（２５）（３５−１）とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。第１拡散層（１）（２１）（３１−１）とトランジスタゲート電極（３）（２３）（３３）とは、トランジスタを形成している。ダミーゲート電極（５）（２５）（３５−１）は、その第２領域とその第１領域との両方に配置されるように形成されている。コンタクト（８）（２８）（３８−１）は、その第２領域に形成され、ダミーゲート電極（５）（２５）（３５−１）を配線層（６）（２６）（３６−１）に電気的に接続している。このような半導体集積回路設計方法によれば、半導体集積回路は、ダミーゲート電極（５）（２５）（３５−１）を電源電位または設置電位に電気的に接続するコンタクト（８）（２８）（３８−１）を設ける領域を第１領域でも第２領域でもない領域に設ける必要がなく、第１拡散層（１）（２１）（３１−１）と第２拡散層（２）（２２）（３２−１）とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。
【発明の効果】
【００１３】
本発明による半導体集積回路および半導体集積回路設計方法は、チップサイズを縮小化することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明による半導体集積回路の実施の形態を示す平面図である。
【図２】図２は、図１のＢ−Ｂ’断面を示す断面図である。
【図３】図３は、図１のＡ−Ａ’断面を示す断面図である。
【図４】図４は、比較例の半導体集積回路を示す平面図である。
【図５】図５は、本発明による半導体集積回路の実施の他の形態を示す平面図である。
【図６】図６は、本発明を用いたスタンダードセルの一例を示す平面図である。
【図７】図７は、比較例のスタンダードセルを示す平面図である。
【発明を実施するための形態】
【００１５】
図面を参照して、本発明による半導体集積回路の実施の形態を記載する。その半導体集積回路は、図１に示されているように、活性領域１とウェル領域２とを備えている部分を含んでいる。活性領域１は、長方形状の領域に形成されている。ウェル領域２は、長方形状の領域に形成されている。ウェル領域２は、ウェル領域２の長方形の一辺が活性領域１の長方形の一辺に対向するように、配置されている。
【００１６】
その半導体集積回路は、さらに、複数のトランジスタゲート電極３と複数のダミーゲート電極５とを備えている。複数のトランジスタゲート電極３は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極５は、それぞれ、ポリシリコンから形成されている。
【００１７】
複数のトランジスタゲート電極３と複数のダミーゲート電極５とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域２の長方形のウェル領域２に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極３は、複数のダミーゲート電極５の間に配置されている。複数のトランジスタゲート電極３は、活性領域１が形成されている領域を横切るように形成され、ウェル領域２が形成されている領域から所定の距離以上に離れるように形成されている。複数のダミーゲート電極５は、活性領域１が形成されている領域を横切るように形成され、一端がウェル領域２に重なるように形成されている。
【００１８】
その半導体集積回路は、さらに、配線層６と複数のコンタクト７と複数のコンタクト８とを備えている。配線層６は、導体から形成され、ウェル領域２の上層側にウェル領域２に重なるように形成されている。複数のコンタクト７は、それぞれ、ウェル領域２が形成されている領域に配置されている。複数のコンタクト７は、それぞれ、導体から形成され、ウェル領域２を配線層６に電気的に接続している。複数のコンタクト８は、それぞれ、ウェル領域２が形成されている領域に配置されている。複数のコンタクト８は、それぞれ、導体から形成され、複数のダミーゲート電極５の一端をそれぞれ配線層６に電気的に接続している。
【００１９】
活性領域１は、図２に示されているように、ウェル領域１０にソース電極拡散層１１とドレイン電極拡散層１２とが形成されている。ソース電極拡散層１１は、ウェル領域１０より上層側に配置されている。ドレイン電極拡散層１２は、ウェル領域１０より上層側に配置されている。ソース電極拡散層１１とドレイン電極拡散層１２とは、複数のトランジスタゲート電極３の各々または複数のダミーゲート電極５の各々がソース電極拡散層１１とドレイン電極拡散層１２との間に配置されるように、形成されている。すなわち、複数のトランジスタゲート電極３の各々は、活性領域１とともに１つの電界効果トランジスタを形成している。複数のダミーゲート電極５の各々は、同様にして、活性領域１とともに１つの電界効果トランジスタを形成している。
【００２０】
複数のトランジスタゲート電極３は、複数のトランジスタゲート電極３からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。すなわち、複数のトランジスタゲート電極３は、幅が互いに等しくなるように、形成されている。複数のダミーゲート電極５は、複数のダミーゲート電極５からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。すなわち、複数のダミーゲート電極５は、それぞれ、幅がトランジスタゲート電極３の幅に等しくなるように、形成されている。さらに、複数のトランジスタゲート電極３と複数のダミーゲート電極５とは、複数のトランジスタゲート電極３と複数のダミーゲート電極５とのうちの隣り合う２つのゲート電極の間隔が長さＳに等しくなるように、形成されている。
【００２１】
複数のコンタクト７は、図３に示されているように、それぞれ、ウェル領域２と配線層６との間に配置されている。複数のコンタクト７は、それぞれ、ウェル領域２に電気的に接触し、配線層６に電気的に接触することにより、ウェル領域２を配線層６に電気的に接続している。複数のダミーゲート電極５の一端は、それぞれ、ウェル領域２と配線層６との間に配置されている。複数のコンタクト８は、それぞれ、複数のダミーゲート電極５の一端と配線層６との間に配置されている。複数のコンタクト８は、それぞれ、複数のダミーゲート電極５の一端に電気的に接触し、配線層６に電気的に接触することにより、複数のダミーゲート電極５の一端を配線層６に電気的に接続している。このため、複数のダミーゲート電極５から形成される電界効果トランジスタは、常にオフ状態である。
【００２２】
このような半導体集積回路は、複数のトランジスタゲート電極３と複数のダミーゲート電極５とのすべてで露光時の回折光などの条件が同一になり、複数のトランジスタゲート電極３のゲート長のばらつきを抑えることができる。その結果、このような半導体集積回路は、ゲート長のばらつきが回路特性に及ぼす影響を低減することができる。
【００２３】
図４は、本発明による半導体集積回路の比較例を示している。その比較例の半導体集積回路は、活性領域１０１とウェル領域１０２と複数のトランジスタゲート電極１０３と複数のダミーゲート電極１０５と複数のコンタクト１０７と複数のコンタクト１０８とを備えている部分を含んでいる。活性領域１０１は、長方形状の領域に形成されている。ウェル領域１０２は、長方形状の領域に形成されている。ウェル領域１０２は、ウェル領域１０２の長方形の一辺が活性領域１０１の長方形の一辺に対向するように、配置されている。複数のトランジスタゲート電極１０３は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極１０５は、それぞれ、ポリシリコンから形成されている。
【００２４】
複数のトランジスタゲート電極１０３と複数のダミーゲート電極１０５とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域１０２の長方形のウェル領域１０２に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極１０３は、ゲート長が長さＬに等しくなるように形成されている。複数のダミーゲート電極１０５は、それぞれ、ゲート長が長さＬに等しくなるように、形成されている。さらに、複数のトランジスタゲート電極１０３と複数のダミーゲート電極１０５とは、複数のトランジスタゲート電極１０３と複数のダミーゲート電極１０５とのうちの隣り合う２つのゲート電極の間隔が長さＳに等しくなるように、形成されている。
【００２５】
複数のトランジスタゲート電極１０３は、複数のダミーゲート電極１０５の間に配置されている。複数のトランジスタゲート電極１０３は、活性領域１０１が形成されている領域を横切るように形成され、ウェル領域１０２が形成されている領域から所定の距離以上に離れるように形成されている。複数のダミーゲート電極１０５は、活性領域１０１が形成されている領域を横切るように形成され、ウェル領域１０２が形成されている領域から所定の距離以上に離れるように形成されている。
【００２６】
複数のコンタクト１０７は、それぞれ、ウェル領域１０２が形成されている領域に配置されている。複数のコンタクト１０７は、それぞれ、導体から形成され、ウェル領域１０２の上層側に形成されている配線層にウェル領域１０２を電気的に接続している。
【００２７】
複数のダミーゲート電極１０５は、他の部分に比較して、幅が大きく正方形状に形成されているコンタクト部分を一端に備えている。複数のコンタクト１０８は、それぞれ、複数のダミーゲート電極１０５のコンタクト部分が形成されている領域に配置されている。複数のコンタクト１０８は、それぞれ、導体から形成され、複数のダミーゲート電極１０５のコンタクト部分の上層側に形成される配線層に複数のダミーゲート電極１０５のコンタクト部分をそれぞれ電気的に接続している。その配線層は、ウェル領域１０２を電気的に接続されている配線層に電気的に接続されている。このため、複数のダミーゲート電極１０５から形成される電界効果トランジスタは、常にオフ状態である。
【００２８】
複数のコンタクト１０８は、差し渡し幅が所定のコンタクトサイズＣ１に等しくなるように、形成されている。複数のダミーゲート電極１０５のコンタクト部分は、そのコンタクト部分の縁がコンタクト１０８の縁からコンタクト−ゲート電極間レイアウト基準Ｄ１以上に離れるようなサイズに、形成されている。複数のダミーゲート電極１０５のコンタクト部分は、ウェル領域１０２から拡散層−ゲート電極間レイアウト基準Ｄ２以上に離れるように形成されている。このような比較例の半導体集積回路は、コンタクトサイズＣ１、コンタクト−ゲート電極間レイアウト基準Ｄ１、拡散層−ゲート電極間レイアウト基準Ｄ２のために、ウェル領域１０２を活性領域１０１から十分に離す必要があり、レイアウトサイズが比較的大きくなる。
【００２９】
本発明による半導体集積回路は、複数のダミーゲート電極５に電気的に接続される複数のコンタクト８をウェル領域１０２が形成されている領域に配置させることによって、ウェル領域２とダミーゲート電極５との間隔を開ける必要がなくなり、このような比較例の半導体集積回路に比較して、レイアウトサイズを小さくすることができる。すなわち、本発明では、トランジスタゲート長（Ｌ）・間隔（Ｓ）を一定に保ちつつ、レイアウトサイズを縮小することができる。
【００３０】
本発明による半導体集積回路設計方法の実施の形態は、複数のスタンダードセルの配置を設計するステップと、配置後の複数のスタンダードセルを電気的に接続する複数の配線を設計するステップとを備えている。その複数のスタンダードセルは、それぞれ、矩形に形成され、電子回路を形成しているブロックを示している。その電子回路としては、ＮＡＮＤ、インバータ、フリップ・フロップが例示される。その複数のスタンダードセルは、図１〜図３に示されている部分を備えるスタンダードセルを含んでいる。
【００３１】
このような半導体集積回路設計方法により設計される半導体集積回路は、図４に示される部分を含む比較例の半導体集積回路に比較して、レイアウトサイズを小さくすることができる。
【００３２】
図５は、本発明による半導体集積回路の実施の他の形態を示している。その半導体集積回路は、活性領域２１とウェル領域２２と複数のトランジスタゲート電極２３と複数のダミーゲート電極２５と配線層２６と複数のコンタクト２７と複数のコンタクト２８とを備えている部分を含んでいる。活性領域２１は、長方形状の領域に形成されている。ウェル領域２２は、長方形状の領域に形成されている。ウェル領域２２は、ウェル領域２２の長方形の一辺が活性領域２１の長方形の一辺に対向するように、配置されている。複数のトランジスタゲート電極２３は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極２５は、それぞれ、ポリシリコンから形成されている。
【００３３】
複数のトランジスタゲート電極２３と複数のダミーゲート電極２５とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域２２の長方形のウェル領域２２に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極２３は、複数のダミーゲート電極２５の間に配置されている。複数のトランジスタゲート電極２３は、活性領域２１が形成されている領域を横切るように形成され、ウェル領域２２が形成されている領域から所定の距離以上に離れるように形成されている。複数のダミーゲート電極２５は、活性領域２１が形成されている領域を横切るように形成され、一端がウェル領域２２に重なるように形成されている。
【００３４】
複数のトランジスタゲート電極２３は、複数のトランジスタゲート電極２３からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。複数のダミーゲート電極２５は、複数のダミーゲート電極２５からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。さらに、複数のトランジスタゲート電極２３と複数のダミーゲート電極２５とは、複数のトランジスタゲート電極２３と複数のダミーゲート電極２５とのうちの隣り合う２つのゲート電極の間隔が長さＳに等しくなるように、形成されている。
【００３５】
複数のトランジスタゲート電極２３の各々は、活性領域２１とともに１つの電界効果トランジスタを形成している。複数のダミーゲート電極２５の各々は、同様にして、活性領域２１とともに１つの電界効果トランジスタを形成している。
【００３６】
配線層２６は、導体から形成され、ウェル領域２２の上層側にウェル領域２２に重なるように形成されている。複数のコンタクト２７は、それぞれ、ウェル領域２２が形成されている領域に配置されている。複数のコンタクト２７は、それぞれ、導体から形成され、ウェル領域２２を配線層２６に電気的に接続している。複数のコンタクト２８は、それぞれ、ウェル領域２２が形成されている領域に配置されている。複数のコンタクト２８は、それぞれ、導体から形成され、複数のダミーゲート電極２５の一端をそれぞれウェル領域２２と配線層２６に電気的に接続している。このため、複数のダミーゲート電極２５から形成される電界効果トランジスタは、常にオフ状態である。
【００３７】
このような半導体集積回路は、複数のトランジスタゲート電極２３と複数のダミーゲート電極２５とのすべてで露光時の回折光などの条件が同一になり、複数のトランジスタゲート電極２３のゲート長のばらつきを抑えることができる。その結果、このような半導体集積回路は、ゲート長のばらつきが回路特性に及ぼす影響を低減することができる。
【００３８】
このような半導体集積回路は、図１〜図３に示される既述の半導体集積回路と同様にして、ウェル領域２２とダミーゲート電極２５との間隔を開ける必要がなくなり、図４に示される比較例の半導体集積回路に比較して、レイアウトサイズをより小さくすることができる。
【００３９】
本発明による半導体集積回路設計方法の実施の他の形態は、既述の実施の形態における半導体集積回路設計方法に適用される複数のスタンダードセルが、図４に示されている部分を備えるスタンダードセルを含んでいる。このような半導体集積回路設計方法により設計される半導体集積回路は、既述の実施の形態における半導体集積回路設計方法と同様にして、レイアウトサイズを小さくすることができる。
【００４０】
図６は、本発明による半導体集積回路の実施のさらに他の形態を示している。その半導体集積回路は、複数のスタンダードセルから形成されている。その複数のスタンダードセルのうちのいくつかのスタンダードセルは、活性領域３１−１〜３１−２とウェル領域３２−１〜３２−２と複数のトランジスタゲート電極３３と複数のダミーゲート電極３５−１〜３５−２と配線層３６−１〜３６−２と複数のコンタクト３７−１〜３７−２と複数のコンタクト３８−１〜３８−２とを備えている。活性領域３１−１〜３１−２は、それぞれ、長方形状の領域に形成されている。ウェル領域３２−１〜３２−２は、それぞれ、長方形状の領域に形成されている。活性領域３１−１〜３１−２は、ウェル領域３２−１とウェル領域３２−２との間に配置されている。活性領域３１−１は、ウェル領域３２−１と活性領域３１−２との間に配置されている。複数のトランジスタゲート電極３３は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極３５−１〜３５−２は、それぞれ、ポリシリコンから形成されている。
【００４１】
複数のトランジスタゲート電極３３と複数のダミーゲート電極３５−１〜３５−２とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域３２−１〜３２−２の長方形のウェル領域３２−１〜３２−２に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極３３は、複数のダミーゲート電極３５−１〜３５−２の間に配置されている。複数のトランジスタゲート電極３３は、活性領域３１−１〜３１−２が形成されている領域を横切るように形成されている。複数のトランジスタゲート電極３３は、さらに、ウェル領域３２−１〜３２−２が形成されている領域から所定の距離以上に離れるように形成されている。ダミーゲート電極３５−１は、活性領域３１−１が形成されている領域を横切るように形成され、一端がウェル領域３２−１に重なるように形成されている。ダミーゲート電極３５−２は、活性領域３１−２が形成されている領域を横切るように形成され、一端がウェル領域３２−２に重なるように形成されている。ダミーゲート電極３５−２は、ダミーゲート電極３５−１が沿う直線に沿うように、形成されている。ダミーゲート電極３５−２は、さらに、ダミーゲート電極３５−１から所定の距離以上に離れるように形成されている。
【００４２】
複数のトランジスタゲート電極３３は、複数のトランジスタゲート電極３３からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。複数のダミーゲート電極３５−１〜３５−２は、複数のダミーゲート電極３５−１〜３５−２からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。さらに、複数のトランジスタゲート電極３３と複数のダミーゲート電極３５−１〜３５−２とは、複数のトランジスタゲート電極３３と複数のダミーゲート電極３５−１〜３５−２とのうちの隣り合う２つのゲート電極の間隔が長さＳに等しくなるように、形成されている。
【００４３】
複数のトランジスタゲート電極３３の各々は、活性領域３１−１とともに１つの電界効果トランジスタを形成している。複数のトランジスタゲート電極３３の各々は、さらに、活性領域３１−２とともに１つの電界効果トランジスタを形成している。複数のトランジスタゲート電極３３の各々と活性領域３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極３３の各々と活性領域３１−２とから形成されるトランジスタと異なる型のトランジスタに形成されている。すなわち、複数のトランジスタゲート電極３３の各々と活性領域３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極３３の各々と活性領域３１−２とから形成されるトランジスタがＰ型チャネルＭＯＳＦＥＴであるときに、Ｎ型チャネルＭＯＳＦＥＴである。
【００４４】
複数のダミーゲート電極３５−１の各々は、同様にして、活性領域３１−１とともに１つの電界効果トランジスタを形成している。複数のダミーゲート電極３５−２の各々は、さらに、活性領域３１−２とともに１つの電界効果トランジスタを形成している。複数のダミーゲート電極３５−１の各々と活性領域３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極３３の各々と活性領域３１−１とから形成されるトランジスタと同じ型のトランジスタに形成されている。複数のダミーゲート電極３５−２の各々と活性領域３１−２とから形成されるトランジスタは、複数のトランジスタゲート電極３３の各々と活性領域３１−２とから形成されるトランジスタと同じ型のトランジスタに形成されている。
【００４５】
配線層３６−１は、導体から形成され、ウェル領域３２−１の上層側にウェル領域３２−１に重なるように形成されている。複数のコンタクト３７−１は、それぞれ、ウェル領域３２−１が形成されている領域に配置されている。複数のコンタクト３７−１は、それぞれ、導体から形成され、ウェル領域３２−１を配線層３６−１に電気的に接続している。複数のコンタクト３８−１は、それぞれ、ウェル領域３２−１が形成されている領域に配置されている。複数のコンタクト３８−１は、それぞれ、導体から形成され、複数のダミーゲート電極３５−１の一端をそれぞれウェル領域３２−１と配線層３６−１に電気的に接続している。このため、複数のダミーゲート電極３５−１から形成される電界効果トランジスタは、常にオフ状態である。
【００４６】
配線層３６−２は、導体から形成され、ウェル領域３２−２の上層側にウェル領域３２−２に重なるように形成されている。複数のコンタクト３７−２は、それぞれ、ウェル領域３２−２が形成されている領域に配置されている。複数のコンタクト３７−２は、それぞれ、導体から形成され、ウェル領域３２−２を配線層３６−２に電気的に接続している。複数のコンタクト３８−２は、それぞれ、ウェル領域３２−２が形成されている領域に配置されている。複数のコンタクト３８−２は、それぞれ、導体から形成され、複数のダミーゲート電極３５−２の一端をそれぞれウェル領域３２−２と配線層３６−２に電気的に接続している。このため、複数のダミーゲート電極３５−２から形成される電界効果トランジスタは、常にオフ状態である。
【００４７】
そのスタンダードセルは、さらに、配線層４１−１〜４１−２と配線層４２と配線層４３とを備えている。配線層４１−１は、コンタクト４５−１を介してトランジスタゲート電極３３と活性領域３１−１とから形成される電界効果トランジスタのソース電極に電気的に接続され、配線層３６−１に電気的に接続されている。配線層４１−２は、コンタクト４５−２を介してトランジスタゲート電極３３と活性領域３１−２とから形成される電界効果トランジスタのソース電極に電気的に接続され、配線層３６−２に電気的に接続されている。配線層４２は、コンタクト４６を介してトランジスタゲート電極３３に電気的に接続されている。配線層４３は、コンタクト４７−１を介してトランジスタゲート電極３３と活性領域３１−１とから形成される電界効果トランジスタのドレイン電極に電気的に接続され、コンタクト４７−２を介してトランジスタゲート電極３３と活性領域３１−２とから形成される電界効果トランジスタのドレイン電極に電気的に接続されている。すなわち、そのスタンダードセルは、インバータに形成されている。
【００４８】
このような半導体集積回路は、複数のトランジスタゲート電極３３と複数のダミーゲート電極３５−１〜３５−２とのすべてで露光時の回折光などの条件が同一になり、複数のトランジスタゲート電極３３のゲート長のばらつきを抑えることができる。その結果、このような半導体集積回路は、ゲート長のばらつきが回路特性に及ぼす影響を低減することができる。
【００４９】
図７は、スタンダードセルの比較例を示している。その比較例のスタンダードセルは、活性領域１３１−１〜１３１−２とウェル領域１３２−１〜１３２−２と複数のトランジスタゲート電極１３３と複数のダミーゲート電極１３５−１〜１３５−２と複数のコンタクト１３７−１〜１３７−２と複数のコンタクト１３８−１〜１３８−２とを備えている。活性領域１３１−１〜１３１−２は、それぞれ、長方形状の領域に形成されている。ウェル領域１３２−１〜１３２−２は、それぞれ、長方形状の領域に形成されている。活性領域１３１−１〜１３１−２は、ウェル領域１３２−１とウェル領域１３２−２との間に配置されている。活性領域１３１−１は、ウェル領域１３２−１と活性領域１３１−２との間に配置されている。複数のトランジスタゲート電極１３３は、それぞれ、ポリシリコンから形成されている。複数のダミーゲート電極１３５−１〜１３５−２は、それぞれ、ポリシリコンから形成されている。
【００５０】
複数のトランジスタゲート電極１３３と複数のダミーゲート電極１３５−１〜１３５−２とは、複数の直線にそれぞれ沿うように、形成されている。その複数の直線は、それぞれ、ウェル領域１３２−１〜１３２−２の長方形のウェル領域１３２−１〜１３２−２に対向する一辺に垂直である。すなわち、その複数の直線は、互いに平行である。複数のトランジスタゲート電極１３３は、複数のダミーゲート電極１３５−１〜１３５−２の間に配置されている。複数のトランジスタゲート電極１３３は、活性領域１３１−１〜１３１−２が形成されている領域を横切るように形成されている。複数のトランジスタゲート電極１３３は、さらに、ウェル領域１３２−１〜１３２−２が形成されている領域から所定の距離以上に離れるように形成されている。ダミーゲート電極１３５−１は、活性領域１３１−１が形成されている領域を横切るように形成され、ウェル領域１３２−１が形成されている領域から所定の距離以上に離れるように形成されている。ダミーゲート電極１３５−２は、活性領域１３１−２が形成されている領域を横切るように形成され、ウェル領域１３２−２が形成されている領域から所定の距離以上に離れるように形成されている。ダミーゲート電極１３５−２は、ダミーゲート電極１３５−１が沿う直線に沿うように、形成されている。ダミーゲート電極１３５−２は、さらに、ダミーゲート電極１３５−１からゲート電極間レイアウト基準Ｄ３以上に離れるように形成されている。
【００５１】
複数のトランジスタゲート電極１３３は、複数のトランジスタゲート電極１３３からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。複数のダミーゲート電極１３５−１〜１３５−２は、複数のダミーゲート電極１３５−１〜１３５−２からそれぞれ形成される複数の電界効果トランジスタのゲート長が長さＬに等しくなるように、形成されている。さらに、複数のトランジスタゲート電極１３３と複数のダミーゲート電極１３５−１〜１３５−２とは、複数のトランジスタゲート電極１３３と複数のダミーゲート電極１３５−１〜１３５−２とのうちの隣り合う２つのゲート電極の間隔が長さＳに等しくなるように、形成されている。
【００５２】
複数のトランジスタゲート電極１３３の各々は、活性領域１３１−１とともに１つの電界効果トランジスタを形成している。複数のトランジスタゲート電極１３３の各々は、さらに、活性領域１３１−２とともに１つの電界効果トランジスタを形成している。複数のトランジスタゲート電極１３３の各々と活性領域１３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極１３３の各々と活性領域１３１−２とから形成されるトランジスタと異なる型のトランジスタに形成されている。すなわち、複数のトランジスタゲート電極１３３の各々と活性領域１３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極１３３の各々と活性領域１３１−２とから形成されるトランジスタがＰ型チャネルＭＯＳＦＥＴであるときに、Ｎ型チャネルＭＯＳＦＥＴである。
【００５３】
複数のダミーゲート電極１３５−１の各々は、同様にして、活性領域１３１−１とともに１つの電界効果トランジスタを形成している。複数のダミーゲート電極１３５−２の各々は、さらに、活性領域１３１−２とともに１つの電界効果トランジスタを形成している。複数のダミーゲート電極１３５−１の各々と活性領域１３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極１３３の各々と活性領域１３１−１とから形成されるトランジスタと同じ型のトランジスタに形成されている。複数のダミーゲート電極１３５−２の各々と活性領域１３１−２とから形成されるトランジスタは、複数のトランジスタゲート電極１３３の各々と活性領域１３１−２とから形成されるトランジスタと同じ型のトランジスタに形成されている。
【００５４】
複数のコンタクト１３７−１は、それぞれ、ウェル領域１３２−１が形成されている領域に配置されている。複数のコンタクト１３７−１は、それぞれ、導体から形成され、ウェル領域１３２−１の上層側にウェル領域１３２−１に重なるように形成されている配線層にウェル領域１３２−１を電気的に接続している。複数のコンタクト１３７−２は、それぞれ、ウェル領域１３２−２が形成されている領域に配置されている。複数のコンタクト１３７−２は、それぞれ、導体から形成され、ウェル領域１３２−２の上層側にウェル領域１３２−２に重なるように形成されている配線層にウェル領域１３２−２を電気的に接続している。
【００５５】
複数のコンタクト１３８−１は、それぞれ、複数のダミーゲート電極１３５−１のうちのダミーゲート電極１３５−２に近い側の端を配線層に電気的に接続している。その配線層は、ウェル領域１３２−１に電気的に接続されている配線層に電気的に接続されている。このため、複数のダミーゲート電極１３５−１から形成される電界効果トランジスタは、常にオフ状態である。複数のコンタクト１３８−２は、それぞれ、複数のダミーゲート電極１３５−２のうちのダミーゲート電極１３５−１に近い側の端を配線層に電気的に接続している。その配線層は、ウェル領域１３２−２に電気的に接続されている配線層に電気的に接続されている。このため、複数のダミーゲート電極１３５−２から形成される電界効果トランジスタは、常にオフ状態である。
【００５６】
複数のダミーゲート電極１３５−１は、正方形状に形成されているコンタクト部分を、ダミーゲート電極１３５−２に近い側の端に備えている。複数のコンタクト１３８は、差し渡し幅が所定のコンタクトサイズＣ１に等しくなるように、形成されている。複数のダミーゲート電極１３５−１のコンタクト部分は、そのコンタクト部分の縁がコンタクト１３８の縁からコンタクト−ゲート電極間レイアウト基準Ｄ１以上に離れるようなサイズに、形成されている。複数のダミーゲート電極１３５−２は、正方形状に形成されているコンタクト部分を、ダミーゲート電極１３５−１に近い側の端に備えている。複数のコンタクト１３８は、差し渡し幅が所定のコンタクトサイズＣ１に等しくなるように、形成されている。複数のダミーゲート電極１３５−２のコンタクト部分は、そのコンタクト部分の縁がコンタクト１３８の縁からコンタクト−ゲート電極間レイアウト基準Ｄ１以上に離れるようなサイズに、形成されている。複数のダミーゲート電極１３５−１のコンタクト部分は、複数のダミーゲート電極１３５−２のコンタクト部分からゲート電極間レイアウト基準Ｄ３以上に離れるように形成されている。このような比較例の半導体集積回路は、コンタクトサイズＣ１、コンタクト−ゲート電極間レイアウト基準Ｄ１、ゲート電極間レイアウト基準Ｄ３のために、活性領域１３１−１を活性領域１３１−２から十分に離す必要があり、レイアウトサイズが比較的大きくなる。
【００５７】
図６に示される本発明による半導体集積回路は、複数のダミーゲート電極３５−１〜３５−２に電気的に接続される複数のコンタクト３８−１〜３８−２をウェル領域３２−１〜３２−２が形成されている領域に配置させることによって、活性領域３１−１と活性領域３１−２との間隔を狭くすることができ、図７に示される比較例の半導体集積回路に比較して、レイアウトサイズを小さくすることができる。
【００５８】
なお、複数のトランジスタゲート電極３３の各々と活性領域３１−１とから形成されるトランジスタは、複数のトランジスタゲート電極３３の各々と活性領域３１−２とから形成されるトランジスタと同じ型のトランジスタに形成されることもできる。すなわち、本発明による半導体集積回路を構成するスタンダードセルは、インバータ以外の電気回路を構成する場合も、同様にして、活性領域３１−１と活性領域３１−２との間隔を狭くすることができ、図７に示される比較例の半導体集積回路に比較して、レイアウトサイズを小さくすることができる。
【符号の説明】
【００５９】
１ ：活性領域
２ ：ウェル領域
３ ：トランジスタゲート電極
５ ：ダミーゲート電極
６ ：配線層
７ ：複数のコンタクト
８ ：複数のコンタクト
１０：ウェル領域
１１：ソース電極拡散層
１２：ドレイン電極拡散層
２１：活性領域
２２：ウェル領域
２３：複数のトランジスタゲート電極
２５：ダミーゲート電極
２６：配線層
２７：複数のコンタクト
２８：複数のコンタクト
３１−１〜３１−２：活性領域
３２−１〜３２−２：ウェル領域
３３：複数のトランジスタゲート電極
３５−１〜３５−２：ダミーゲート電極
３６−１〜３６−２：配線層
３７−１〜３７−２：複数のコンタクト
３８−１〜３８−２：複数のコンタクト
【特許請求の範囲】
【請求項１】
第１領域に形成される第１拡散層と、
前記第１領域と異なる第２領域に形成される第２拡散層と、
トランジスタゲート電極と、
ダミーゲート電極と、
前記第２領域に形成される配線層と、
コンタクトとを具備し、
前記トランジスタゲート電極と前記ダミーゲート電極とは、互いに平行である複数の直線にそれぞれ沿うように形成され、
前記第１拡散層と前記トランジスタゲート電極とは、トランジスタを形成し、
前記ダミーゲート電極は、前記第２領域と前記第１領域との両方に配置されるように形成され、
前記コンタクトは、前記第２領域に形成され、前記ダミーゲート電極を前記配線層に電気的に接続する
半導体集積回路。
【請求項２】
請求項１において、
前記コンタクトは、前記第２領域で前記ダミーゲート電極を前記第２拡散層にさらに電気的に接続する共有コンタクトである
半導体集積回路。
【請求項３】
請求項２において、
前記第２拡散層の電位は、ウェル電位または基板電位である
半導体集積回路。
【請求項４】
請求項１〜請求項３のいずれかにおいて、
前記第１領域と異なる第３領域に形成される第３拡散層と、
前記第３領域と異なる第４領域に形成される第４拡散層と、
前記ダミーゲート電極が沿う直線に沿うように形成される他のダミーゲート電極と、
前記第４拡散層と同電位である他の配線層と、
他のコンタクトとをさらに具備し、
前記第３拡散層と前記トランジスタゲート電極とは、前記トランジスタと異なる他のトランジスタを形成し、
前記第１領域と前記第３領域とは、前記第２領域と前記第４領域との間に配置され、
前記他のダミーゲート電極は、前記第４領域と前記第３領域との両方に配置されるように形成され、
前記他のコンタクトは、前記第４領域で前記他のダミーゲート電極を前記他の配線層に電気的に接続する
半導体集積回路。
【請求項５】
請求項１〜請求項４のいずれかにおいて、
前記ダミーゲート電極は、２つのダミーゲート電極を含み、
前記トランジスタゲート電極は、前記２つのダミーゲート電極の間に配置される
半導体集積回路。
【請求項６】
縮小化スタンダードセルを含む複数のスタンダードセルを配置するステップと、
前記複数のスタンダードセルを電気的に接続する複数の配線層を配置するステップとを具備し、
前記縮小化スタンダードセルは、
第１領域に形成される第１拡散層と、
前記第１領域と異なる第２領域に形成される第２拡散層と、
トランジスタゲート電極と、
ダミーゲート電極と、
前記第２領域に形成される配線層と、
コンタクトとを備え、
前記トランジスタゲート電極と前記ダミーゲート電極とは、互いに平行である複数の直線にそれぞれ沿うように形成され、
前記第１拡散層と前記トランジスタゲート電極とは、トランジスタを形成し、
前記ダミーゲート電極は、前記第２領域と前記第１領域との両方に配置されるように形成され、
前記コンタクトは、前記第２領域に形成され、前記ダミーゲート電極を前記配線層に電気的に接続する
半導体集積回路設計方法。
【請求項７】
請求項６において、
前記コンタクトは、前記第２領域で前記ダミーゲート電極を前記第２拡散層にさらに電気的に接続する共有コンタクトである
半導体集積回路設計方法。
【請求項８】
請求項７において、
前記第２拡散層の電位は、ウェル電位または基板電位である
半導体集積回路設計方法。
【請求項９】
請求項６〜請求項８のいずれかにおいて、
前記縮小化スタンダードセルは、
前記第１領域と異なる第３領域に形成される第３拡散層と、
前記第３領域と異なる第４領域に形成される第４拡散層と、
前記ダミーゲート電極が沿う直線に沿うように形成される他のダミーゲート電極と、
前記第４拡散層と同電位である他の配線層と、
他のコンタクトとをさらに備え、
前記第３拡散層と前記トランジスタゲート電極とは、前記トランジスタと異なる他のトランジスタを形成し、
前記第１領域と前記第３領域とは、前記第２領域と前記第４領域との間に配置され、
前記他のダミーゲート電極は、前記第４領域と前記第３領域との両方に配置されるように形成され、
前記他のコンタクトは、前記第４領域で前記他のダミーゲート電極を前記他の配線層に電気的に接続する
半導体集積回路設計方法。
【請求項１０】
請求項６〜請求項９のいずれかにおいて、
前記ダミーゲート電極は、２つのダミーゲート電極を含み、
前記トランジスタゲート電極は、前記２つのダミーゲート電極の間に配置される
半導体集積回路設計方法。
【請求項１】
第１領域に形成される第１拡散層と、
前記第１領域と異なる第２領域に形成される第２拡散層と、
トランジスタゲート電極と、
ダミーゲート電極と、
前記第２領域に形成される配線層と、
コンタクトとを具備し、
前記トランジスタゲート電極と前記ダミーゲート電極とは、互いに平行である複数の直線にそれぞれ沿うように形成され、
前記第１拡散層と前記トランジスタゲート電極とは、トランジスタを形成し、
前記ダミーゲート電極は、前記第２領域と前記第１領域との両方に配置されるように形成され、
前記コンタクトは、前記第２領域に形成され、前記ダミーゲート電極を前記配線層に電気的に接続する
半導体集積回路。
【請求項２】
請求項１において、
前記コンタクトは、前記第２領域で前記ダミーゲート電極を前記第２拡散層にさらに電気的に接続する共有コンタクトである
半導体集積回路。
【請求項３】
請求項２において、
前記第２拡散層の電位は、ウェル電位または基板電位である
半導体集積回路。
【請求項４】
請求項１〜請求項３のいずれかにおいて、
前記第１領域と異なる第３領域に形成される第３拡散層と、
前記第３領域と異なる第４領域に形成される第４拡散層と、
前記ダミーゲート電極が沿う直線に沿うように形成される他のダミーゲート電極と、
前記第４拡散層と同電位である他の配線層と、
他のコンタクトとをさらに具備し、
前記第３拡散層と前記トランジスタゲート電極とは、前記トランジスタと異なる他のトランジスタを形成し、
前記第１領域と前記第３領域とは、前記第２領域と前記第４領域との間に配置され、
前記他のダミーゲート電極は、前記第４領域と前記第３領域との両方に配置されるように形成され、
前記他のコンタクトは、前記第４領域で前記他のダミーゲート電極を前記他の配線層に電気的に接続する
半導体集積回路。
【請求項５】
請求項１〜請求項４のいずれかにおいて、
前記ダミーゲート電極は、２つのダミーゲート電極を含み、
前記トランジスタゲート電極は、前記２つのダミーゲート電極の間に配置される
半導体集積回路。
【請求項６】
縮小化スタンダードセルを含む複数のスタンダードセルを配置するステップと、
前記複数のスタンダードセルを電気的に接続する複数の配線層を配置するステップとを具備し、
前記縮小化スタンダードセルは、
第１領域に形成される第１拡散層と、
前記第１領域と異なる第２領域に形成される第２拡散層と、
トランジスタゲート電極と、
ダミーゲート電極と、
前記第２領域に形成される配線層と、
コンタクトとを備え、
前記トランジスタゲート電極と前記ダミーゲート電極とは、互いに平行である複数の直線にそれぞれ沿うように形成され、
前記第１拡散層と前記トランジスタゲート電極とは、トランジスタを形成し、
前記ダミーゲート電極は、前記第２領域と前記第１領域との両方に配置されるように形成され、
前記コンタクトは、前記第２領域に形成され、前記ダミーゲート電極を前記配線層に電気的に接続する
半導体集積回路設計方法。
【請求項７】
請求項６において、
前記コンタクトは、前記第２領域で前記ダミーゲート電極を前記第２拡散層にさらに電気的に接続する共有コンタクトである
半導体集積回路設計方法。
【請求項８】
請求項７において、
前記第２拡散層の電位は、ウェル電位または基板電位である
半導体集積回路設計方法。
【請求項９】
請求項６〜請求項８のいずれかにおいて、
前記縮小化スタンダードセルは、
前記第１領域と異なる第３領域に形成される第３拡散層と、
前記第３領域と異なる第４領域に形成される第４拡散層と、
前記ダミーゲート電極が沿う直線に沿うように形成される他のダミーゲート電極と、
前記第４拡散層と同電位である他の配線層と、
他のコンタクトとをさらに備え、
前記第３拡散層と前記トランジスタゲート電極とは、前記トランジスタと異なる他のトランジスタを形成し、
前記第１領域と前記第３領域とは、前記第２領域と前記第４領域との間に配置され、
前記他のダミーゲート電極は、前記第４領域と前記第３領域との両方に配置されるように形成され、
前記他のコンタクトは、前記第４領域で前記他のダミーゲート電極を前記他の配線層に電気的に接続する
半導体集積回路設計方法。
【請求項１０】
請求項６〜請求項９のいずれかにおいて、
前記ダミーゲート電極は、２つのダミーゲート電極を含み、
前記トランジスタゲート電極は、前記２つのダミーゲート電極の間に配置される
半導体集積回路設計方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１４６４７８（Ｐ２０１１−１４６４７８Ａ）
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願番号】特願２０１０−５０４２（Ｐ２０１０−５０４２）
【出願日】平成２２年１月１３日（２０１０．１．１３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願日】平成２２年１月１３日（２０１０．１．１３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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