【課題】セットアップタイミングの制約に違反しているデータパス内のセルを含むＲＯＷ領域の消費電力値が低くなるようにセルを再配置して電圧降下の抑制化を図ること。
【解決手段】設計支援装置５００は、セットアップタイミングの制約に違反しているデータパス内のセルを抽出部５０４により抽出し、データパス内のセルを含むＲＯＷ領域を第１の特定部５０５により第１のＲＯＷ領域に特定し、第１のＲＯＷ領域内のセルから、データパス内のセルを除くセルを第１の決定部５０６により第１のセルに決定し、データパス内のセルを含まない第２のＲＯＷ領域を第２の特定部５０９により特定し、第２のＲＯＷ領域内のセルを第２の決定部５０９により第２のセルに決定し、第２のセルの消費電力値が第１のセルの消費電力値未満の場合、第１のセルと第２のセルの配置位置を置換部５１１により置換する。 （もっと読む）

【課題】回路規模を大きくすることなくスタンバイモード時における消費電力抑制制御を行えるような半導体集積回路を提供する。
【解決手段】フリップフロップ群１１への電源電圧の供給経路、クロック伝達系回路１２への電源電圧の供給経路、および組み合わせ回路１３への電源電圧の供給経路の各々が、異なる電源線として分かれている。電源制御回路１５は、当該半導体集積回路１０の組み合わせ回路１３を駆動させる必要のないスタンバイモードになったときには、スイッチ５１，５２をオンにしたままスイッチ５３をオフにすることにより、組み合わせ回路１３への電源電圧の供給だけを遮断する。 （もっと読む）

【課題】回路面積の狭小化の要請と電源電圧ドロップによる動作不良の防止の要請とをともに満足する半導体集積回路を提供する。
【解決手段】半導体集積回路１０の内部回路配置領域２２を、電源電圧ドロップ対策を施する領域Ｐと電源電圧ドロップ対策を施さない領域Ｌとに分ける。そして、内部回路をなすセルのうち消費電流の大きいセルを領域Ｐに行として配置し、消費電流の大きくないセルを領域Ｌに行として配置する。さらに、高電位側電源線３１，３３および低電位側電源線３２の線幅を太くする第１の電源電圧ドロップ対策と、セル間にデカップリング容量８−ｍ（ｍ＝１，２…）を形成する第２の電源電圧ドロップ対策とを施す。 （もっと読む）

【課題】低コストで半導体集積回路の製造が可能な半導体集積回路のレイアウト装置を提供する。
【解決手段】半導体集積回路内の回路部分の配置及び配線を行う半導体集積回路のレイアウト装置において、ライブラリ、デザインルール、レイアウト、ネットリストを読み込む入力部と、ライブラリ、デザインルール、レイアウト、ネットリストの情報をもとに、表示部にレイアウト表示を行うための処理を行い、また、操作部からの操作により制御が行われる本体部と、本体部を制御するための操作を行う操作部と、表示画面においてレイアウト表示するとともに、表示画面には表示されないものであって、レイアウト表示されている配線と電気的に接続される回路情報を表示するための表示部を有することを特徴とする半導体集積回路のレイアウト装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】製造が容易で集積度が高く動作の速い低廉なルックアップテーブルを短期間で開発すること。
【解決手段】
ルックアップテーブル２００は、入力端子１０１と、出力端子１０２と、入力端子１０１の個数により決定される入力パターン数に対応したビア挿入箇所と、トランジスタにより構成される選択回路と、プリチャージ回路とを備える。ビア挿入箇所は、単一のビア層が有している。ビア挿入箇所の中から組合せ回路に応じてビアが挿入され、挿入されたビアを介して入力端子１０１と出力端子１０２とが接続される。入力端子１０１に入力される入力パターンが、ビアが挿入されたビア挿入箇所に対応している場合、出力端子１０２にはＶＳＳが出力される。入力端子１０１に入力される入力パターンが、ビアが挿入されたビア挿入箇所に対応していない場合、出力端子１０２にはプリチャージ回路によりＶＤＤが出力される。 （もっと読む）

【課題】省電力化が可能なアイソレーション・セルが挿入された集積回路を提供する。
【解決手段】半導体チップ上に形成された複数の電子回路と、前記各々の電子回路に電力を供給する電源回路と、一方の入力は前記電源回路と接続されており、他方の入力は他の電子回路と接続されており、出力が各々の前記電子回路と接続されている複数の選択回路と、を有し、前記選択回路は、制御部からの制御により、前記電子回路に対し電力を供給するか、又は、前記他の電子回路の信号を入力するかいずれかの選択制御を行うことを特徴とする集積回路を提供することにより上記課題を解決する。 （もっと読む）

【課題】実行中の処理の終了を待つことなく、演算内容を割り当てることができるようにして、処理全体の高速化を図る。
【解決手段】実行する処理の演算内容と上記処理を実行する際に必要なＰＥ３の個数を記憶している処理基幹メモリ５と、動的再構成回路２を構成しているＰＥ３の中で、現在処理を実行していないＰＥ３を検出する空き領域検出部６と、空き領域検出部６により検出されたＰＥ３の中から、処理基幹メモリ５により記憶されている個数分のＰＥ３を選択する回路構成生成部７とを設け、マッピング制御部８が回路構成生成部７により選択されたＰＥ３に対して上記演算内容を割り当てるように構成する。 （もっと読む）

【課題】タイミング検証が必要なタイミング検証対象パスに対してもれなくタイミング検証を行うことができるタイミング検証方法およびその装置を提供する。
【解決手段】集積回路の接続情報を解析し、複数のタイミング検証対象パスを抽出するタイミング検証対象パス抽出工程と、複数のタイミング検証対象パスに対して、集積回路の製造条件および動作条件を含む代表タイミング検証条件に基づいて、信号の遅延関連情報を求め、当該遅延関連情報から複数のタイミング検証対象パスの信号遅延時間を求めて複数のタイミング検証対象パスを伝搬する信号のタイミング解析を行う第1のタイミング解析工程と、複数のタイミング検証対象パスから特定の判別条件を入力する工程と、特定の判別条件に合致する一部のパスを特定パスとして選択する特定パス選択工程と、特定パスを伝搬する信号のタイミング解析を行う第2のタイミング解析工程とを有するタイミング検証方法。 （もっと読む）

【課題】ゲートもしくはダミーゲートのゲート長が不規則な標準セルにおいて、特性のばらつきを抑制する。
【解決手段】本発明の標準セルでは、他のトランジスタと異なるゲート長を有するトランジスタの両隣のトランジスタのうち少なくとも一方のトランジスタは常にオフ状態とする。これにより、ゲート仕上がり寸法がばらついても標準セルの動作には影響を与えないので、標準セルの特性のばらつきを抑制することができる。 （もっと読む）

【課題】電源分離処理を行うと、チップサイズが増大する課題があった。
【解決手段】セルデータ格納部と、分離処理部とを具備する半導体装置のレイアウト設計装置によって解決できる。セルデータ格納部は、複数のセルが隣接して連続する構造を有する半導体装置における各セルのセルデータを格納する。分離処理部は、セルデータを処理し、複数のセルに亘って設けられるメタル配線を、半導体装置の設計基準に従って、セル間で分離する。分離処理部は、延伸・短縮部と、反転部とを備える。延伸・短縮部は、セルデータのそれぞれについて、メタル配線の一部であって、各セルのセル枠内に配置されるべきメタル部分の一端を延伸すると共に、他端を、一端を延伸した方向と同じ方向に短縮する。反転部は、延伸・短縮部によって、延伸され及び短縮されたメタル部分を有する任意のセルを、延伸された一端と、短縮された他端とが入れ替わるように、ミラー反転する。 （もっと読む）

【課題】内部セル領域の周辺部に入出力セル領域を配列すると共に、入出力セル領域列とチップの辺との間にパッドを配列する半導体集積回路に関し、チップ面を有効に使用し、内部セルの増大化又はチップの小型化を図る。
【解決手段】複数の入出力セル領域８を、幅を同一とする矩形かつ入出力セルが必要とする面積に応じた面積とし、かつ、奥行が異なる入出力セル領域を含み、パッド７側に凹凸ができず、内部セル領域９側に凹凸ができるように、幅方向を配列方向として配列し、内部セル領域９を、その外周部が複数の入出力セル領域８の内部セル領域９側の凹凸に沿うように形成する。 （もっと読む）

【課題】近年システムの低消費電力化、システムの大規模化、及び動作周波数の高速化のために、セルの電圧降下を低減するだけでなく、各セルの電圧降下のばらつきを低減することが求められている。そこで各セルの電圧降下のばらつきを低減するための半導体集積回路の設計装置を提供する。
【解決手段】設計仕様に定められた電圧であるターゲット電圧を含む半導体集積回路のパラメータ及び電圧降下のばらつきの許容範囲を入力する入力部１２と、パラメータに基づいて、半導体集積回路の電源供給点と電源供給点に接続されるセルとの間の電源配線レイアウトを作成するレイアウト作成部１４ａと、電源配線レイアウトの電源配線電圧を算出する電源配線電圧算出部１４ｃと、ターゲット電圧と電源配線電圧との差分電圧を算出する差分電圧算出部１４ｄと、差分電圧が許容範囲に含まれている場合に、電源配線レイアウトを出力する出力部１８と、を備えている。 （もっと読む）

【課題】集積回路をより容易に製造できるように設計する。
【解決手段】集積回路が、複数の別々にプリントされるパターン層から１つのリソグラフ層を形成する工程段階を含むリソグラフ工程で形成される。集積回路内には、少なくとも２つのマッチされたデバイスを含む回路が形成されており、これらのマッチされたデバイスの性能特性の整合がずれると、その回路の性能が低下する。マッチすべきデバイスの機能的コンタクト（構造的特徴部）を強制的に同じパターン層に割り当てるようにするためのダミーコンタクト３２（構造的特徴部）が回路デザイン中に設けられている。これにより、コンタクトの位置および／またはサイズのデバイス間でのバラツキが低減される。 （もっと読む）

【課題】様々な電気光学パネルに対応できる集積回路装置等の提供。
【解決手段】集積回路装置は、コモン信号又はセグメント信号を出力する第１〜第ｎの出力セルＱ１〜Ｑｎと、第１〜第ｎの出力セルＱ１〜Ｑｎの制御を行う制御回路１０を含む。第１の出力モードでは、第１〜第ｎの出力セルＱ１〜Ｑｎのうちの第１〜第ｉの出力セルＱ１〜Ｑｉがコモン信号を出力し、第１〜第ｎの出力セルＱ１〜Ｑｎのうちの第ｊ〜第ｋの出力セルＱｊ〜Ｑｋがセグメント信号を出力する。第２の出力モードでは、第１〜第ｉの出力セルＱｉがセグメント信号を出力し、第ｊ〜第ｋの出力セルＱｊ〜Ｑｋがコモン信号を出力する。 （もっと読む）

【課題】様々な電気光学パネルに対応した場合にも適正な表示画像を得ることができる集積回路装置等の提供。
【解決手段】集積回路装置は駆動回路と制御回路を含み、制御回路はアドレス制御回路を含む。表示メモリーには電気光学パネルの第１、第２の表示領域の表示データを記憶する第１、第２のメモリー領域ＭＲ１、ＭＲ２が確保される。アドレス制御回路は、第１の表示モードでは第１、第２のメモリー領域ＭＲ１、ＭＲ２のアドレスを、第１のアドレスＡＤ１から第ＮのアドレスＡＤＮへと変化させて、表示データを読み出し、第２の表示モードでは、第１のメモリー領域ＭＲ１のアドレスについては第１のアドレスＡＤ１から第ＮのアドレスＡＤＮへと変化させ、第２のメモリー領域ＭＲ２のアドレスについては第ＮのアドレスＡＤＮから第１のアドレスＡＤ１へと変化させて表示データを読み出す。 （もっと読む）

【課題】半導体集積回路そのもののパフォーマンスを維持しつつその消費電流を低く抑えることができるようにする。
【解決手段】クロック伝達系回路１１への電源電圧の供給経路をなす高電位側電源線２１は電圧源ＶＤＤ＿Ｃの正極と接続され、非クロック伝達系回路１２への電源電圧の供給経路をなす高電位側電源線２２は電圧源ＶＤＤの正極と接続され、クロック伝達系回路１１および非クロック伝達系回路１２への電源電圧の供給経路をなす低電位側電源線２５は電圧源ＶＤＤ＿Ｃおよび電圧源ＶＤＤの負極と共通接続される。また、高電位側電源幹線２１を介してクロック伝達系回路１１に供給する電源電圧を、高電位側電源幹線２２を介して非クロック伝達系回路１２へ供給する電源電圧よりも低くする。 （もっと読む）

【課題】総和電流と瞬時電流とを共に低減可能な半導体集積回路の設計装置および半導体集積回路の設計方法を提供する。
【解決手段】半導体集積回路の設計装置は、配置部１と、タイミング解析部２と、クロックライン配線部３と、ロジック配線部４と、ライブラリ５と、設定値取得部６とを備えている。タイミング解析部２が、各フリップフロップＦ０〜Ｆｎのタイミングウィンドウを算出し、タイミングウィンドウに基づいて各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間を適切に設定するため、半導体集積回路の総和電流および瞬時電流の少なくとも一方を必要に応じて低減できる。また、ユーザの設定に応じて、総和電流または瞬時電流のいずれかを特に優先して低減させることも可能である。 （もっと読む）

【課題】メタル配線のレイヤ数を増やすことなく配線の自由度を高くでき、かつ、トランジスタ特性がばらつき難いパターンの回路セルを有するスタンダードセル集積回路を提供する。
【解決手段】ゲート電極を有しメタル配線層が未接続の複数のＥＣＯセルがスタンダードセルＳＣ周囲に配置される。ＥＣＯセルのゲート電極２０Ａ,２０Ｂは、ゲートパッド部２１Ａ,２１Ｂと、当該ゲートパッド部から共通セル長方向（縦方向）の相反する側に延びる２つのゲートフィンガー部２２Ａと２３Ａ、または、２２Ｂと２３Ｂと、を有する。ＥＣＯセルのゲートパッド部の任意セル長方向（横方向）の長さＬは、第１配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上である。 （もっと読む）

【課題】供給位置の片寄りを緩和して面内の電源電位差の抑制可能な配線の半導体装置を
提供する。
【解決手段】マクロセル３５のある半導体基板５と、半導体基板５の上、直線状で、両端
部で高電位パッド１１に接続された幹配線２２ａ、及び幹配線２２ａと交差した枝配線２
２ｂを有する上位高電位電源配線２１と、幹配線２２ａの面にあり交互に並行して直線状
で、両端部で低電位パッド１３に接続された幹配線２４ａ、及び幹配線２４ａと交差した
枝配線２４ｂを有する上位低電位電源配線２３と、半導体基板５と上位高電位電源配線２
１の間で、幹配線２２ａに並行して直線状に伸び、マクロセル３５に接続し、上位高電位
電源配線２１にビアプラグ３１で接続された下位高電位電源配線２５と、下位高電位電源
配線２５の面にあり交互に並行して直線状で、マクロセル３５に接続し、上位低電位電源
配線２３にビアプラグ３１で接続された下位低電位電源配線２７とを備える。 （もっと読む）

【課題】大規模特殊マクロセルのコーナー部近辺の配線を更に高密度に行い、チップサイズを更に縮小しかつチップコストをも低減する。
【解決手段】大規模特殊マクロセル２〜４とスタンダードセルを含む半導体集積回路において、大規模特殊マクロセル２〜４のコーナー部近辺（コーナー領域）の配線を、水平配線および垂直配線をコンタクトを設けることなく同一層で効率よく平行に配置した水平・垂直配線乗換え専用セル５を用いることにより、大規模マクロセル２〜４のコーナー部近辺の配線を更に高密度に行う。 （もっと読む）