【課題】チップサイズを大きくすることなく、半導体集積回路をより好ましく設計することが可能な半導体集積回路の設計方法及び設計装置を提供することである。
【解決手段】上記課題は、複数のセルが組み合わされた半導体集積回路の設計装置による設計方法であって、前記設計装置が、前記セルが組み合わされた後の前記セルの寄生抵抗及び寄生容量を示す特性データを算出する算出手順と、レイアウトデータに前記特性データをフィードバックさせるフィードバック手順と、前記特性データがフィードバックされた後のレイアウトデータを用いてタイミング検証を行う検証手順と、を実行する設計方法により達成される。 （もっと読む）

【課題】配線効率を悪くすることなく効率よくノイズを除去可能な半導体集積回路を提供する。
【解決手段】スタンダードセル１０に論理回路領域１０ａと容量領域１０ｂとを具備させ、同一の配線層に属する１本の電源配線２２及び２本の接地配線２０，２１（または２本の電源配線及び１本の接地配線）をスタンダードセル１０に接続し、容量領域１０ｂにおいて、ＭＯＳ容量１７を同一の配線層の電源配線２２と接地配線２１との間に接続する。 （もっと読む）

【課題】閾値電圧が互いに同一であることを要求される２つのトランジスタにおいて、閾値電圧が異なる値になることを抑制する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】第１素子形成領域１２には第１トランジスタ２０２及び第２トランジスタ２０４が形成され、第２素子形成領域１３には第３トランジスタ３０２が形成される。これら３つのトランジスタは同一導電型である。第１トランジスタ２０２及び第２トランジスタ２０４は同一の閾値電圧を有する。第１マスクパターンを用いて第１素子形成領域１２に第１ウェル２１０を形成し、第２マスクパターンを用いて第２素子形成領域１３に第２ウェル４１０を形成する。第１トランジスタ２０２のチャネル領域及び第２トランジスタ２０４のチャネル領域は基準線Ｌを介して線対称な形状を有している。また第１マスクパターンも、基準線Ｌを介して線対称な形状を有している。 （もっと読む）

【課題】サイズおよびコストを抑えることができる半導体装置を提供する。
【解決手段】ｐＭＩＳ領域は、方向Ｘに沿って複数のスタンダードセルＣｆｆの各々を通る境界ＢＲと、第１の外縁ＯＴｐとの間に形成されている。ｎＭＩＳ領域は、境界ＢＲと第２の外縁ＯＴｎとの間に形成されている。電源配線ＶＤおよび接地配線ＶＳのそれぞれは、第１および第２の外縁ＯＴｐ、ＯＴｎに沿って延びている。複数のｐＭＩＳ配線Ｍ１ｐおよび複数のｎＭＩＳ配線Ｍ１ｎのそれぞれは、方向Ｘに沿って延びかつ方向Ｙに沿ってピッチＰｍｉｎで配置された複数の第１の仮想ラインＶＬｐおよび複数の第２の仮想ラインＶＬｎの上に配置されている。複数の第１の仮想ラインＶＬｐのうち境界ＢＲに最も近いものと、複数の第２の仮想ラインＶＬｎのうち境界ＢＲに最も近いものとの間隔は、ピッチＰｍｉｎよりも大きい。 （もっと読む）

【課題】半導体集積回路のレイアウト設計において、バックバイアス制御のためのＴＡＰセルを用いる場合であっても、他のマクロセルやスタンダードセルを効率よく配置し、効率の良い配線を行い、ＥＣＯによる改訂時の制約にはならず、信号配線とのショートやデザインエラーを発生させない設計とする。
【解決手段】本発明は、半導体集積回路のレイアウト設計に用いられるマクロセルライブラリに、ファンクション機能を内部に備えた、バックバイアス機能を構成するためのファンクションＴＡＰセルを格納しておく工程を含む半導体集積回路レイアウト設計方法である。 （もっと読む）

【課題】小型化の進んだ回路セルでも回路信頼性の低下を防止できる回路レイアウトの設計方法を提供する。
【解決手段】ゲート電極１に電位差の大きい電源電位あるいは基準電位からのノイズの影響が及んで誤動作を起こしてしまうことを防ぐために、ゲート電極１に接続するプラグ５と電源電位あるいは基準電位が供給されるプラグ６との間は、プラグ５に電源電位あるいは基準電位からのノイズの影響が及ばない十分な距離だけ離間させるために、配線４下にて等間隔で配置されているプラグ６のうち、プラグ５（５Ａ）と十分離間していない配置位置６Ａに配置されるプラグ６のみを平面レイアウトの設計時に消去する。 （もっと読む）

【課題】好適なクロスバー・デバイスを提供する。
【解決手段】クロスバー・デバイスは、第１のセットの入力線と第２のセットの出力線とを含む。複数のパス・トランジスタ・チェーンを設け、寄生容量性負荷を減少させた形で入力線を出力線に選択的に結合させる。メモリ素子とデコーダ論理を設けて、選択的結合の制御を容易にする。クロスバー・デバイスの各メモリ素子にＶｔｈだけ高い供給電圧が供給されるようにして、対応する出力バッファの入力電圧をＶｄｄに維持することにより、複数のクロスバー・デバイスの再構成可能回路ブロックへの低電力応用を改善させることができる。相互に接続したクロスバー・デバイスの全ての出力バッファに制御線を介して制御回路を結合し、これらのクロスバー・デバイスの出力バッファを既知のパワーオン状態にすることにより、複数のクロスバー・デバイスの再構成可能回路ブロックへの適用を改善する。 （もっと読む）

【課題】プリント回路基板（ＰＣＢ）に搭載する前の伝搬遅延試験時に、ＰＣＢと同程度の容量下で、入力セル、出力セル又は入出力セルの伝搬遅延試験を行うことができる半導体集積回路装置を提供する。
【解決手段】ＩＯ伝搬遅延試験時以外の時は、トランスミッションゲート８をＯＮ、トランスミッションゲート１０をＯＦＦとする。ＩＯ伝搬遅延試験時は、トランスミッションゲートをＯＮとする。また、トランスミッションゲート８のＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２のゲート電圧を制御し、入力セル７から見たテスター容量が、ＩＯ伝搬遅延試験後に本発明の第１実施形態が搭載されるＰＣＢと同程度の容量となるようにする。そして、フリップフロップ６から試験信号をトランスミッションゲート１０を介して入力セル７の入力端子に与え、入力セル７の出力信号をバウンダリスキャンレジスタ５に取り込む。 （もっと読む）

【課題】リワークセル上でのダミー配線に起因するショートエラーを抑制すること。
【解決手段】レイアウトパターン生成方法は、半導体チップ領域に配置されたリワークセルとフィルセルのうち、編集に使用されるリワークセルを特定し、該特定リワークセルの配線層に所定形状の特定パターンを生成するステップと、前記リワークセルのうち前記特定リワークセル以外の非特定リワークセルと前記フィルセルの少なくとも一部の前記配線層にダミー配線パターンを配置するステップと、前記特定リワークセルの前記配線層から前記特定パターンを削除するステップと、前記特定リワークセルを論理セルとして配線して、前記特定リワークセルの前記配線層に配線パターンを配置するステップとを具備している。 （もっと読む）

【課題】半導体集積回路内部の遅延調整回路の故障を検出するにあたって、遅延誤差が数ｐｓという非常に微細である場合には、線路の長さの誤差が原因で誤判定が発生してしまう。基板レイアウトの改善以外の方法で、遅延調整回路の故障を検出するテスト回路及びテスト方法を提供する。
【解決手段】２つの遅延調整回路の出力をワイヤード接続し、両遅延調整回路に別々のテスト用信号を入力する。ワイヤード接続部の出力電圧を測定し、予め求めた期待値と照合することによって、故障が検出可能となる。 （もっと読む）

【課題】 ＭＯＳトランジスタなどの回路素子を共有部分を介して連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法を提供する。
【解決手段】 回路図設計装置１００を、シンボル回路図や選択画面から回路シンボルを選択する回路記号選択部１２と、回路図の表示制御を行う回路図表示制御部１８と、パラメータ設定可能な回路シンボルに対してマルチ素子回路を生成するためのパラメータを設定するパラメータ設定部２０と、設定されたパラメータが正しいか誤りかを判定するパラメータ判定部２２と、パラメータの設定内容に誤りがあるときに正しい設定内容に修正するパラメータ修正部２４と、予め設定されたルールと回路シンボルに対して設定されたパラメータとに基づきマルチ素子回路の接続関係情報を生成する接続関係情報生成部２６と、を含んだ構成とした。 （もっと読む）

【課題】 ＭＯＳトランジスタなどの回路素子を共有部分を介して連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法を提供する。
【解決手段】 回路図設計装置１００を、レイアウトされた回路図や選択画面から回路記号を選択する回路記号選択部１２と、表示情報に基づき回路図の表示制御を行う回路図表示制御部１６と、パラメータ設定可能な回路記号に対してマルチ素子回路を生成するためのパラメータを設定するパラメータ設定部１８と、予め設定されたルールと回路記号に対して設定されたパラメータとに基づきマルチ素子回路の接続関係情報を生成する接続関係情報生成部２０と、予め設定された表示方法のルールに基づきマルチ素子回路の回路記号の表示情報を生成する回路表示情報生成部２２とを含んだ構成とした。 （もっと読む）

【課題】電源ノイズを抑制する。
【解決手段】電源電圧Ｖｄｄまたは基準電圧Ｖｓｓが印加される主配線（第１基準電圧幹線ＶＳＳ１）と、複数の副配線（基準電圧枝線ＶＳＳＢ）と、複数の基準電圧枝線ＶＳＳＢに接続されている複数の回路セル（不図示）と、入力される制御信号に応じて、複数の基準電圧枝線ＶＳＳＢのうち、所定の回路セルが接続されている基準電圧枝線ＶＳＳＢと第１基準電圧幹線ＶＳＳ１との接続および遮断を制御する電源スイッチセルＳＷ１,ＳＷ２,…と、複数の基準電圧枝線ＶＳＳＢを相互に接続する補助配線５０と、を有する。 （もっと読む）

【課題】本発明は、半導体装置のロジック領域に冗長救済を行う構成を提供することを目的とする。
【解決手段】本発明の１つの実施の形態は、ロジック領域２を有する半導体装置１である。そして、当該半導体装置１は、ロジック領域２内に設けられる同一の構成を有する複数の基本セル２１と、複数の基本セル２１と同一の構成を有する冗長セル２２と、複数の基本セル２１及び冗長セル２２のそれぞれに入力される信号を切り替える入力セレクタ２３と、基本セル２１及び冗長セル２２のそれぞれから出力される信号を切り替える出力セレクタ２４とを備えている。さらに、当該半導体装置１は、入力セレクタ２３及び出力セレクタ２４のうち少なくとも一方を切り替えて、冗長セル２２を機能させ複数の基本セル２１のうち故障したセルを救済する。 （もっと読む）

【課題】所望のＥＭ信頼性検証用ライブラリを生成すること。
【解決手段】本発明では、セルを表すデータが格納されたセルレイアウトライブラリ（１７）を生成する。セルは複数のメタル配線素子を有している。複数のメタル配線素子のうちの、第１方向に設けられた第１メタル配線素子群には、第１方向又は第１方向の逆方向に電流が片方向電流として流れる。複数のメタル配線素子のうちの、第２方向に設けられた第２メタル配線素子群には、第２方向と第２方向の逆方向とに電流が双方向電流として流れる。本発明では、セルレイアウトライブラリ（１７）を参照して、それぞれ第１、２メタル配線素子群を表すデータ（３１）（３２）（３４）と第１、２メタル配線素子群の抵抗値（３７）と片方向電流、双方向電流を表す識別子（３３）とを対応付けるネットリスト（１８）を生成する。 （もっと読む）

【課題】基板上に形成された第１導電型のウェルと第２導電型のウェルとの間でデカップリング容量を形成する際に、高い周波数まで追随できるようにする。
【解決手段】半導体装置１００は、Ｐ型基板１０２上に形成された埋込Ｐウェル１０４と、その上に形成され、互いに隣接して交互に設けられた複数のＰウェル１０６および複数のＮウェル１０８と、を含む。各Ｎウェル１０８が埋込Ｐウェル１０４と接する領域の幅は、２μｍ以下である。Ｐウェル１０６およびＮウェル１０８には、それぞれ接地電圧および電源電圧が印加される。Ｎウェル１０８と埋込Ｐウェル１０４との間でデカップリング容量が形成される。 （もっと読む）

【課題】入出力信号が入出力可能なピンを複数、備えた半導体装置で発生するＳＳＯノイズによる影響を定量化するための技術、更には、ＳＳＯノイズに適切に対応するための技術を提供する。
【解決手段】半導体装置に構成される内部回路の最大動作周波数の内部電源電圧による変化を示す電圧依存情報、及びＳＳＯノイズに対する内部回路の最大動作周波数の変化を示すノイズ依存情報を用意する。ノイズ依存情報を参照して、予測されるＳＳＯノイズ量に対応する最大動作周波数を特定する。電圧依存情報を参照して、特定した最大動作周波数に対応する内部電源電圧を特定する。特定した内部電源電圧と想定する内部電源電圧ＶＣＣｔｙｐの差分ΔＶＣＣを、内部電源電圧ＶＣＣｔｙｐの等価的な変動量として算出する。それにより、ＳＳＯノイズの影響を変動量の形で定量化する。 （もっと読む）

【課題】設計期間の短縮が実現可能な半導体装置の設計方法を提供する。
【解決手段】例えば、セルレイアウトライブラリＣＬＬＩＢ上に、それぞれ同一のレイアウト寸法、入力・出力端子配置を備えたバッファ用セルレイアウトＣＬ＿ＢＦ［１］〜ＣＬ＿ＢＦ［ｎ］や、それぞれ同一のレイアウト寸法、入力・出力端子配置を備えたフリップフロップ用セルレイアウトＣＬ＿ＦＦ［１］〜ＣＬ＿ＦＦ［ｍ］を準備する。コンピュータシステムは、このようなＣＬＬＩＢと回路図データ（ネットリスト）ＮＬＤＡＴを入力として、初期値となるセルレイアウト（例えばＣＬ＿ＢＦ［ｋ］）を用いて配置配線、実負荷抽出、タイミング検証を行う。タイミング違反が生じた場合には、初期値となるセルレイアウト（例えばＣＬ＿ＢＦ［ｋ］）を次のセルレイアウト（例えばＣＬ＿ＢＦ［ｋ＋１］）に差し替え、実負荷抽出に戻って同様の処理を繰り返す。 （もっと読む）

Ｉ／Ｏクラスタ（３００）及びその製造方法が開示される。Ｉ／Ｏクラスタは、第１のＩ／Ｏパッド（３０２）と、第２のＩ／Ｏパッド（３０４）と、を備える。第１のＩ／Ｏパッドは、第１のＩ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタ（３１８）と、第１の端部から離して配置された第２のタイプのトランジスタ（３２２）と、を備える。第２のＩ／Ｏパッドは、第２のＩ／Ｏパッドの第１の端部に配置された他の第１のタイプのトランジスタ（３２０）と、第１の端部から離して配置された他の第２のタイプトランジスタ（３２４）と、を備え、第２のＩ／Ｏパッドは、第１のＩ／Ｏパッドと隣り合わせであり、このため、第１のタイプのトランジスタは、他の第２のタイプのトランジスタ（３２２）よりも他の第１のタイプのトランジスタ（３１８）により近い。このＩ／Ｏパッド配列は、静電気放電及びラッチアップのリスクを低減させる。
（もっと読む）

【課題】本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。 （もっと読む）