【課題】ヒューズ素子のレイアウト面積を増大させることなく確実にヒューズを溶断するとともに、ヒューズ銅原子の拡散を防止する防護壁の配線層数を低減する。
【解決手段】ヒューズ（ＦＵ）を複数のメタル配線層のうちの上層のメタル配線層（Ｍ４）の配線を用いて形成する。ヒューズの直上および直下部においては、少なくとも２層の配線層をおいて配線が配置される。上層においては、電源電圧（ＶＤＤ）を伝達する電源線（１０２）をヒューズ直上の防護壁構造の蓋部分として利用する。 （もっと読む）

【課題】回路を構成する二重ゲート電界効果トランジスタの動作モードを、回路組み上げ後に適宜変更できるようにした二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路およびＣＭＯＳトランジスタ回路を提供する。
【解決手段】二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路は、二重ゲート電界効果トランジスタＸ１（２１）の第１ゲートＧ１に第１の入力信号ｉｎ１を加え、第２ゲートＧ２に選択回路１１ａを接続し、その選択回路１１ａに第１の入力信号ｉｎ１と第２の入力信号ｉｎ２を加え、選択回路１１ａにより第１の入力信号ｉｎ１または第２の入力信号ｉｎ２を選択して第２ゲートＧ２に加える。第２ゲートＧ２に切り替えて入力される入力信号に応じて、３端子動作又は４端子動作を行わせる。 （もっと読む）

【課題】高集積化および低消費電力化を可能にする。
【解決手段】第１乃至第４の方向にそれぞれ設けられた第１乃至第ｎ（≧１）の信号線と、前記第１乃至第４の方向にそれぞれ設けられた第１乃至第ｎの入出力部であって、各方向における第ｉ（１≦ｉ≦ｎ）の入出力部は、一端が対応する方向の第ｉの信号線に接続する第１乃至第ｎの入出力部と、第１乃至第２ｎの接続端子と、前記第１乃至第４の方向にそれぞれ設けられ、各方向において前記第１乃至第ｎの入出力部のそれぞれと、前記第１乃至第２ｎの接続端子のそれぞれを接続するためにそれらの間に１個ずつ設けられ、ゲートにクロック信号を受ける２ｎ^２個のスピンＭＯＳＦＥＴと、を備えている。 （もっと読む）

【課題】ゲートもしくはダミーゲートのゲート長が不規則な標準セルにおいて、特性のばらつきを抑制する。
【解決手段】本発明の標準セルでは、他のトランジスタと異なるゲート長を有するトランジスタの両隣のトランジスタのうち少なくとも一方のトランジスタは常にオフ状態とする。これにより、ゲート仕上がり寸法がばらついても標準セルの動作には影響を与えないので、標準セルの特性のばらつきを抑制することができる。 （もっと読む）

【課題】配線群およびバッファ回路におけるチップ占有面積を小さくする。
【解決手段】順に並んだ平行な第１〜第Ｎ（Ｎは２以上の整数）の配線位置にそれぞれ配線され、それぞれの配線が始端側と終端側とに二分される配線群と、第Ｍ（Ｍは、１≦Ｍ≦Ｋを満たす整数、ただし、Ｋは、Ｋ≦Ｎ／２を満たす整数）の配線位置の始端側の配線を入力とし、第Ｍ＋Ｎ−Ｋの配線位置の終端側の配線を出力として接続する第Ｍのバッファ回路と、を備える。配線群は、バッファ回路の配置領域の上層の配線層において、第Ｊ（Ｊは、Ｋ＜Ｊ≦Ｎを満たす整数）の配線位置の始端側の配線が第Ｊ−Ｋの配線位置の終端側の配線に接続替えされて配線される構造を有する。 （もっと読む）

【課題】半導体装置の診断の所要時間を短縮し、且つ、診断の精度を向上させるための半導体装置の診断装置及び診断方法を提供する。
【解決手段】発光解析によって取得された半導体装置の各セルのトランジスタの発光像情報、並びにレイアウトを含む設計情報に基づいて、発光像情報の発光位置情報に対応する故障セルリストを作成し、設計情報から接続関係を示すトランジスタ回路網リスト及び診断パターンを作成する故障セルリスト作成部１４ａと、設計情報、診断パターン、及び故障辞書に基づいて、セル内のトランジスタの基板電流に関するシミュレーションを実行して、セル内のトランジスタの基板電流を含む発光箇所辞書を作成する発光箇所辞書作成部１４ｃと、発光像情報、設計情報、及び発光箇所辞書に基づいて、第１故障回路網候補の中から第２故障回路網候補を抽出する故障回路網抽出部１４ｄと、第２故障回路網候補を出力する出力部１８と、を備えている。 （もっと読む）

【課題】メタル配線のレイヤ数を増やすことなく配線の自由度を高くでき、かつ、トランジスタ特性がばらつき難いパターンの回路セルを有するスタンダードセル集積回路を提供する。
【解決手段】ゲート電極を有しメタル配線層が未接続の複数のＥＣＯセルがスタンダードセルＳＣ周囲に配置される。ＥＣＯセルのゲート電極２０Ａ,２０Ｂは、ゲートパッド部２１Ａ,２１Ｂと、当該ゲートパッド部から共通セル長方向（縦方向）の相反する側に延びる２つのゲートフィンガー部２２Ａと２３Ａ、または、２２Ｂと２３Ｂと、を有する。ＥＣＯセルのゲートパッド部の任意セル長方向（横方向）の長さＬは、第１配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上である。 （もっと読む）

【課題】設計途上にある半導体集積回路について、半導体集積回路の製造ばらつきを考慮して最大動作周波数を予測する回路遅延検証を効率よく行うことを可能にする。
【解決手段】半導体集積回路の回路遅延検証装置１０に、ばらつき遅延感度特性を導出するばらつき遅延感度作成手段と、回路規模特性を導出する回路規模情報管理手段と、動作周波数特性を導出する動作周波数情報管理手段と、未考慮遅延時間特性を作成する未考慮遅延時間作成手段と、前記ばらつき遅延感度特性と前記回路規模特性と前記動作周波数特性と前記未考慮遅延時間特性とから、半導体集積回路における製造ばらつきを考慮した回路遅延時間特性を作成しこれを管理する回路遅延時間演算手段とを備え、この回路遅延時間特性を利用して半導体集積回路の回路遅延検証を実施する。 （もっと読む）

【課題】 半導体素子領域のサイズを小さくし、半導体素子領域のレイアウトに必要な時間を短縮する。
【解決手段】 第１領域と第２領域との間に生成される第１半導体素子領域内に第１および第２ゲート電極を生成する。第１配線と、第１配線より外側に位置する第２配線とを、第１半導体素子領域上を延在して配線する。そして、第１ゲート電極と第２配線とを第１領域上または第２領域上で接続し、第２ゲート電極と第１配線とを接続して半導体装置を生成する。これにより、第２配線と第１ゲート電極との接続部分のレイアウトルールを考慮することなく、第１半導体素子領域における第２配線側の境界を設定できる。この結果、第１半導体素子領域のサイズを小さくできる。また、第１半導体素子領域の境界を一度のレイアウトで設定できるため、第１半導体素子領域のレイアウトに必要な時間を短縮できる。 （もっと読む）

【課題】既存の技術において、トライステートゲートの制御信号の故障を検出する手法はいくつか提案されている。しかしながら、テスト回路挿入による面積増加，あるいは，通常動作時の速度劣化が課題となっている。
【解決手段】本発明では、トライステートゲートを用いた故障検出補助回路を設けることにより、従来技術より小面積でかつ通常動作の速度を劣化させずに、トライステートゲートの制御信号の故障検出ができる半導体集積回路および電子情報機器を提案する。 （もっと読む）

【課題】エリアバンプ構造の半導体チップに最適化したＩ／Ｏセルのレイアウトを施すことにより、チップサイズを縮小化する。
【解決手段】Ｉ／Ｏセル３は、半導体チップの辺側から中心側にかけて、信号電圧変換回路６、論理部７、プリバッファ部８、ＥＳＤ保護部の抵抗３０、出力バッファ部におけるトランジスタ２８、ＥＳＤ保護部の抵抗３１、ＥＳＤ保護部のダイオード３２、パッド接続口３ａを挟んでダイオード３３、出力バッファ部におけるトランジスタ２９、およびコアバッファ部５が直線状にレイアウトされている。プリバッファ部８をパッド接続口３ａよりも半導体チップ辺側に配置することによって、該パッド接続口３ａをＩ／Ｏセル３の中央部よりも半導体チップの中心側にレイアウトでき、半導体チップの辺部に最も近いパッドをＩ／Ｏセル３の領域からはみ出すことなくレイアウトできる。 （もっと読む）

【課題】配線による面積を小さくすることができるトリミング回路を内蔵した半導体装置及びそのトリミング方法を得る。
【解決手段】ヒューズ溶断回路ｋ０（ｋ＝１〜４）は、クロック信号ＣＫの信号レベルがハイレベルのときにヒューズ電源電圧Ｖｐが入力されると、第１ヒューズＦｋ１の溶断を行うか否かを選択する第１信号が入力され、クロック信号ＣＫがローレベルであるときにヒューズ電源電圧Ｖｐが入力されると、対応するトリミングヒューズＴＦ１〜ＴＦ３の溶断を行うか否かを選択する第２信号が入力され、クロック信号ＣＫがローレベルのときの第１ヒューズＦｋ１の状態を、次のクロック信号ＣＫがハイレベルである間、一時的に保持するインバータ回路ｋ２、ＮＭＯＳトランジスタＭｋ３及びＭｋ４からなる記憶回路の出力信号を、前記第１信号として出力し、前記第２信号として出力するようにした。 （もっと読む）

【課題】タイミング検証における収束時間を短くしてレイアウト設計の効率化を図る。
【解決手段】ハードマクロとハードマクロを跨ぐ通過用配線とを含み、ハードマクロ内に含まれる複数の交点セル配置領域に関し、通過用配線が交点セル配置領域間を繋ぐ第１の配線と交点セル配置領域内を第１の配線に接続可能となるように繋ぐ第２の配線とを含んで構成される半導体集積回路装置における設計方法である。この設計方法は、全ての交点セル配置領域に関して第１の配線のみを配線した場合（図７のステップＳ２３）のハードマクロにおける第１のタイミング検証を行うステップ（図７のＳ２５）と、全ての交点セル配置領域に関して第２の配線を第１の配線に最大限接続するようにさらに配線した場合（図７のステップＳ２６）のハードマクロにおける第２のタイミング検証を行うステップ（図７のＳ２７）と、を含む。 （もっと読む）

【課題】ＰＡＤ ｏｎ Ｉ／Ｏセル構造において、パッド引き出し部のレイアウトをＩ／Ｏ部の略中心に配置し、半導体チップのレイアウト面積を削減する。
【解決手段】Ｉ／Ｏ部５において、トランジスタ８は、半導体チップの周辺部に最も近い位置にレイアウトされている。このトランジスタ８の上方には、抵抗１２がレイアウトされており、抵抗１２の上方には、ダイオード１０，１１がレイアウトされている。ダイオード１０，１１の上方には、トランジスタ９がレイアウトされており、トランジスタ９の上方には、たとえば、メタル配線層に形成されたパッド引き出し部５ａを挟んでロジック部６がレイアウトされている。これにより、パッド２からトランジスタ９のドレインまでを同じノードとすることができるので、パッド引き出し部５ａをＩ／Ｏ部５の略中央にレイアウトすることが可能となる。 （もっと読む）

【課題】半導体集積回路装置の集積度の向上を図ることのできる技術を提供する。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。 （もっと読む）

【課題】スタンダードセルを小型化することのできる技術を提供する。
【解決手段】電源電位Ｖｄｄを供給し、第１方向に沿って形成された第１タップと、電源電位Ｖｓｓを供給し、第１方向と交差する第２方向に第１タップと対向して配置され、第１方向に沿って形成された第２タップと、第１タップと第２タップとの間に形成されたスタンダードセル３において、第２方向における第１タップの中心と第２方向における第２タップの中心との間のセルの高さ（距離Ｌ）を［（整数＋０．５）×第２層目の配線の配線ピッチ］または［（整数＋０．２５）×第２層目の配線の配線ピッチ］とする。 （もっと読む）

【課題】短いリードタイムで製造でき、高い集積度を有するアナログ回路の実現。
【解決手段】複数のトランジスタセルPMOSC2,NMOSC2が、アレイ状に配置されたアナログ回路用セルアレイARYP1,ARYN1であって、各トランジスタセルは、隣接して順に配置された第１ソース領域SOURCE1、第１チャネル領域、共通のドレイン領域DRAIN、第２チャネル領域および第２ソース領域SOURCE2と、第１チャネル領域および前記第２チャネル領域上にそれぞれ配置された第１ゲート電極POLYG1および第２ゲート電極POLYG2と、を備え、第１ゲート電極POLYG1と第２ゲート電極POLYG2は接続して使用され、第１ソース領域SOURCE1と第２ソース領域SOURCE2は接続して使用される。 （もっと読む）

【課題】高精度なトランジスタ間相対比を求められるアナログ回路を実現できる半導体集積回路装置を小型・低コストで提供する。
【解決手段】１つのウェル領域内にＭＯＳトランジスタを１つのみ配し、複数のそのようなＭＯＳトランジスタを組み合わせてアナログ回路ブロックを構成することで、ウェル領域とチャネル領域間距離を同一にすることができ、高精度な半導体集積回路装置とすることができる。 （もっと読む）

【課題】基本セルから変更セルに置き換える場合、変更セルの周囲のセルや配線も考慮して半導体集積回路を設計すること。
【解決手段】本発明では、基本セルを表すデータ、及び、基本セルとは論理が異なるセル群を表すデータを生成する（Ｓ１１）。ここで、セル群の外形及び配線パターンの位置は、基本セルの外形及び配線パターンの位置と同一である。基本セルの配線パターン、及び、セル群の配線パターンは、通過配線を禁止する領域（ＯＢＳ；Ｏｂｓｔｒｕｃｔｉｏｎ）を表す通過配線禁止部を含んでいる。設計変更が行われるときに、前記基本セルは、セル群のうちの、設計変更に対応する変更セルに置き換えられる。次に、基本セルを表すデータ、及び、セル群を表すデータをライブラリ２０に格納する（Ｓ１２）。 （もっと読む）

【課題】性能を改善する新しいレイアウト構造を有する集積回路を提供する。
【解決手段】半導体基板の活性領域１０２、第１ゲート１１４、前記活性領域に形成され、前記第１ゲートに隣接した第１領域に設置された第１ソース１１６、及び前記活性領域に形成され、前記第１ゲートに隣接した第２領域に設置された第１ドレイン１１８を含む前記活性領域に設置された電界効果トランジスタ１０８、及び前記第１ドレインに隣接して設置された分離ゲート１４０、及び前記活性領域に形成され、前記分離ゲートに隣接して設置されて、それと前記第１ドレインが前記分離ゲートの異なる側に位置する分離ソース１４２を含む前記活性領域に設置された分離構造を含む集積回路。 （もっと読む）