【課題】レイアウトデータに含まれる導電層の電圧を正しく設定できるレイアウト検証装置を提供する。
【解決手段】半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する電圧設定部２０と、設計電圧が設定されたレイアウトデータを、デザインルールに基づいて検証する検証部３０とを具備する。電圧設定部２０は、レイアウトデータに含まれる第１電圧で動作する第１素子７０に対して、第１導電型の第１半導体層７２をＧＮＤ電圧と認識し、第２導電型の第２半導体層７４及び第３半導体層７４を第１電圧と認識する電圧認識部２１と、第１半導体層７２のＧＮＤ電圧が伝播され、第１半導体層７２及び第２半導体層７４に接続する複数の第１導電層９０、９１、９２の設計電圧を、ＧＮＤ電圧に設定するＧＮＤ設定部２２と、複数の第１導電層９０、９１、９２の設計電圧がＧＮＤ電圧に設定された後で、第３半導体層７３の第１電圧が伝播される第２導電層９３の設計電圧を、第１電圧に設定する電源電圧設定部２３とを備える。 （もっと読む）

【課題】配線効率が向上した半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１の配線層と、その上方に形成された第２の配線層と、第２の配線層で第１の方向に平行離間して形成されると共にその方向に略直交する第２の方向に延在する第１及び第２の電源線で、第１及び第２の電源線には第１の電源電位が供給され、第１の電源線は第１のトランジスタの上方に配置してその第１の拡散層に接続され、第２の電源線は第２のトランジスタの上方に配置してその第１の拡散層に接続されている第１及び第２の電源線と、第１のトランジスタの第２の拡散層と第２のトランジスタの第１のゲート電極との間、又は、第１及び第２のトランジスタの第１のゲート電極の間のいずれか一方に配置された信号経路であって、信号経路は第１及び第２の電源線の間に第２の配線層に形成された第１の部分を含む信号経路とを備えたことを特徴とする。 （もっと読む）

【課題】トランジスタ等の電気的特性のばらつきを低減し得る半導体装置の設計方法及び半導体装置の製造方法を提供する。
【解決手段】素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、レイアウト領域を複数の分割領域に分割するステップと、レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、分割領域内における第１の実パターン、第２の実パターン、第１のダミーパターン及び第２のダミーパターンの周囲長の総和の、分割領域間におけるばらつきが、所定の範囲内となるように、第１のダミーパターン及び第２のダミーパターンを配置する。 （もっと読む）

【課題】制御信号の系統を整理して、不定信号伝播防止回路等の検討漏れの危険性を回避し、さらに、自動化ツールへの搭載へ向けた検討を容易にし、また、チップ内部での電源遮断制御を容易化することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置において、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩごとに電源遮断の優先順を設け、優先順の高い回路がＯＮしている場合にはそれより優先順の低い電源領域はＯＦＦにできないという規則を設けて、設計方法の容易化を図る。また、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩ内において、さらに別の電源を印加できる領域を設け、その領域に中継バッファ（リピータ）やクロックバッファ、情報退避用の情報保持ラッチを集積する。レイアウト上は、電源線の電流を分散させる目的でセルがロウ方向に並ぶ方向と垂直な方向にまとめてレイアウトすればよい。 （もっと読む）

【課題】電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現する。
【解決手段】第１配線層に、電源電位配線１０１ａ〜１０１ｄおよび基板電位配線１０２ａ〜１０２ｄが形成されており、配線層全体の真ん中より下層側の配線層に、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが形成されている。上方ビア部１１４は、下方ビア部１１２よりも、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが延びる方向における配置密度が低くなっている。 （もっと読む）

【課題】高集積な半導体装置を提供すること。
【解決手段】スタンダードセルが行列状に配置された半導体装置であって、前記スタンダードセルは、半導体基板の主面に複数のトランジスタが形成された第１拡散領域が、前記半導体基板上に配置された２本の電源ライン間に挟まれた領域に形成され、前記第１拡散領域と同じ導電型の拡散層により前記半導体基板の主面に形成され、前記電源ラインの下部からコンタクトを介して前記拡散領域に直接電気的に接続されて前記電源ラインから前記第１拡散領域に電位を供給する電位供給部を備える。 （もっと読む）

【課題】配線性の向上とレイアウトサイズの縮小を図る。
【解決手段】標準セル１は、長方形の領域を持つセルであり、論理回路用の入力端子６と出力端子７が存在する信号配線領域３と、信号配線領域３を挟んで標準セル１の長手方向の両側にそれぞれ位置し、論理回路用の電源端子８が信号配線領域３から延びて内在する電源配線領域２とからなる。各々の電源配線領域２は、標準セル１の長手方向の両端側に位置する電源端子８の一部を除去可能な領域９を含む。複数の標準セル１を縦および横方向に隣接させて列状に並べると、隣接する２つの電源配線領域２をセル長手方向にて合わせた範囲Ｘ内で電源配線１０が移動可能である。電源配線１０の位置に応じて領域９を取り除いて、電源端子８の長さを変更可能である。標準セル１の長手方向における信号配線領域３の範囲Ｙは、信号配線の混雑予測に応じて拡縮可能である。 （もっと読む）

【課題】ダミー回路を備えることなく、設計時や製造時においても、配線パターンのみの変更によりＦＦにおけるホールドエラーを解消することができる半導体集積回路、ならびに、その設計方法および製造方法を提供する。
【解決手段】本発明の半導体集積回路は、第１および第２のフリップフロップセルを含む複数のスタンダードセルからなるものである。第１および第２のフリップフロップセルは、同一の寸法のそれぞれの領域内に共通のトランジスタ配置パターンで配置された複数のトランジスタを有するとともに、複数のトランジスタを相互に接続してフリップフロップ回路を構成する互いに異なる配線パターンの配線を有し、それぞれの領域内の同一の位置に配置された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用したフリップフロップ回路を構成するセルである。 （もっと読む）

【課題】従来のヒューズ制御回路よりも回路規模が低減されたヒューズ制御回路、照度センサ、近接センサ、携帯電話、デジタルスチルカメラ、および電源回路を提供する。
【解決手段】ヒューズ制御回路１は、ヒューズ溶断回路２がヒューズ素子Ｆ１に電流を流すとき、ノードＢとヒューズ溶断検知回路３とを切断するとともに、ヒューズ溶断回路２がヒューズ素子Ｆ１に電流を流さないとき、ノードＢとヒューズ溶断検知回路３とを接続する分離用素子４を備える。 （もっと読む）

【課題】 ゲート酸化膜の信頼性を維持しながら、待機時のリーク電流を抑制でき、回路面積の増加を最小限にでき、欠陥を確実に検出することができる半導体集積回路を実現する。
【解決手段】 論理回路１０と電源電圧Ｖ_ddの供給端子との間にスイッチング回路２０を設ける。動作時に、スイッチング回路２０のトランジスタＭＰ０のゲートに０Ｖの電圧を印加し、チャネル領域に電源電圧Ｖ_ddと同じかまたは僅かに低いバイアス電圧Ｖ_Bを印加することで、トランジスタＭＰ０のしきい値電圧を低くし、その電流駆動能力を大きくする。待機時にトランジスタＭＰ０のゲートに電源電圧Ｖ_ddと同じ電圧を印加し、ソースに電源電圧より低い電圧を印可し、チャネル領域に電源電圧Ｖ_ddと同じかまたはそれより高いバルクバイアス電圧Ｖ_Bを印加し、トランジスタＭＰ０のドレイン電流を最少化することにより、論理回路１０の電流経路を遮断し、リーク電流の発生を抑制する。 （もっと読む）

【課題】中間ノード直下に形成される空乏層による影響を再現してシミュレーション精度の向上を図ること。
【解決手段】検証装置は、ＮＭＯＳに関する回路モデルである等価回路４００内から、接合抵抗ＲＪＬＧ_Sおよび接合容量ＣＪＧ_Sと、接合抵抗ＲＪＬＧ_Dおよび接合容量ＣＪＧ_Dとを備える並列回路と、並列回路と基板電極とを接続する接続抵抗Ｒｄｅｐを検出する。つぎに、検証装置は、接合抵抗ＲＪＬＧ_Sおよび接合抵抗ＲＪＬＧ_Dと、接続抵抗Ｒｄｅｐとが振幅の変化に与える影響を示す第１の係数を算出し、接合容量ＣＪＧ_SとＣＪＧ_Dと接続抵抗Ｒｄｅｐとが位相の変化に与える影響を示す第２の係数を算出する。そして、第１の係数と第２の係数との合計値により接合容量ＣＪＧ（＝ＣＪＧ_S＝ＣＪＧ_D）を補正する。 （もっと読む）

【課題】 異なったＬＶＴＴＬ Ｉ／Ｏ規格に対して互換性を持つように集積回路の各Ｉ／Ｏを個別に再構成する回路を提供する。
【解決手段】 上述課題は１つのＩ／Ｏ電源電圧のみを用いて達成でき、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。回路はＩ／Ｏセルの出力電圧を、適合されるべきＬＶＴＴＬ規格のＶＯＨよりも高く最高ＶＩＨよりも低くなるように調節することによって動作する。Ｉ／Ｏセルは、Ｉ／Ｏ電源電圧とパッドの間に接続されるプルアップトランジスタと、該パッドの電圧と対応の規格に応じた基準電圧とを差動増幅する差動増幅器と、差動増幅器の出力信号と出力制御信号とにプルアップトランジスタを選択的にオン状態とするロジックゲートを備える。各Ｉ／Ｏセルは別個に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。 （もっと読む）

【課題】 ソース領域側だけに不活性イオン注入領域が形成される非対称型ＳＯＩ電界効果トランジスタを容易に実現する半導体装置の製造方法を提供する。
【解決手段】 イオン注入前にトランジスタが形成される半導体層のゲート電極について対称構造をなす２つの電極のいずれか一方をソース又はドレインとして指定する電極指定データを予め保持する設計工程と、電極指定データに応じてソース領域側だけのイオン注入を可能にするためのイオン注入用マスクを製作するマスク製作工程と、対称をなす２つの電極を有する半導体層表面にフォトレジストを塗布しイオン注入用マスクを用いて露光してフォトレジストの少なくともソース領域に対応する部分を除去するレジスト形成工程と、レジスト形成工程の実行後、イオン注入用マスクに対応して残されたフォトレジストを有する半導体層表面からイオンを注入する工程と、を備える。 （もっと読む）

【課題】消費電力を低減し、誤動作を防止することができるフリップフロップ回路を設計するための設計装置を提供することを課題とする。
【解決手段】第１の入力信号、第１のイネーブル信号及び第１のクロック信号を入力する第１のフリップフロップ回路の第１の設計データに対して、第１のクロック信号の周波数の２倍以上の周波数のクロック信号で第１の静的タイミング解析を行う第１の静的タイミング解析部（Ｓ１１）と、第１の静的タイミング解析の結果が合格の場合には、第１の設計データを入力し、第１のフリップフロップ回路を第２のフリップフロップ回路に変換した第２の設計データを生成する第１の変換部（Ｓ１３）とを有し、第１のフリップフロップ回路はクロックゲーティング回路を有さず、第２のフリップフロップ回路はクロックゲーティング回路を有する設計装置が提供される。 （もっと読む）

【課題】プリミティブセルに用いる金属配線層を増やすことなくプリミティブセルを小型化する。
【解決手段】素子形成領域に複数の回路素子によってプリミティブセルを構成する場合に、素子形成領域に前記プリミティブセルを構成するために必要な第１導電型の第１半導体ウェル領域及び第２導電型の第２半導体ウェル領域を並列的に複数個形成し、その上に前記素子形成領域の延在方向に一定ピッチで規則的に複数のゲート配線を配置したとき、形成された前記第１半導体ウェル領域及び前記第２半導体ウェル領域にＬ字型に屈曲された形状があるとき、これをＬ字形の屈曲部分を隣のウェル領域に延長してＴ字形の形状とし、延長した部分に、ソース電極とドレイン電極が共に電源ライン又はグランドラインに接続するダミーＭＯＳトランジスタを構成し、プリミティブセルを構成する素子の接続を一層の金属配線層の金属配線を用いて行う。 （もっと読む）

【課題】トリプルウェル領域の配置に起因するレイアウト面積の増加量を低減できるスタンダードセルを提供する。
【解決手段】回路機能をもつトリプルウェル用機能セルＴＷＦ１（Ａ）で、Ｐウェル領域５に対するＤＮＷ領域７のはみ出し領域は、Ｎウェル領域３とＰウェル領域５の間でセル枠の第２辺１ｂから第４辺１ｄにわたって配置されている。回路機能をもたない第１トリプルウェル用セルＴＷ１−Ｌ（Ｂ）で、ウェル領域５ａに対するＤＮＷ領域７のはみ出し領域はセル枠の第２辺１ｂから第３辺１ｃにわたってＬ字型に配置されている。回路機能をもたない第１トリプルウェル用セルＴＷ１−Ｒ（Ｃ）で、ウェル領域５ｂに対するＤＮＷ領域７のはみ出し領域はセル枠の第３辺１ｃから第３辺１ｄにわたってＬ字型に配置されている。半導体集積回路のレイアウトで、セルＴＷＦ１，ＴＷ１−Ｌ，ＴＷ１−ＲはＤＮＷ領域７のはみ出し領域が環状になるように配列される。 （もっと読む）

【課題】スイッチノードのデータ転送時間を極小として動作を高速化することができるプログラマブルデバイス回路を提供する。
【解決手段】二次元アレイ状に配置されている複数の回路ブロックに個々に接続されている複数のスイッチノード１００が相互接続により二次元の可変自在な接続網を形成する。このスイッチノード１００が、回路ブロックがデータ出力を実行しているときに並行してプリチャージ動作を実行するプリチャージロジック回路からなる。プリチャージロジック回路はプリチャージ動作に多分に時間を必要とすることでデータ転送時間を短縮できる。そのプリチャージ時間は回路ブロックのデータ出力時間と重複しているのでタイムロスとならない。 （もっと読む）

【課題】異なる電源系統の論理回路が交互に接続されている場合であっても、同一電源系統の論理回路で構成した場合と同様に、レイアウト面積を削減することができる半導体装置を提供する。
【解決手段】半導体装置は、交互に接続された電源系統（電源線Ｌ１、電源線Ｌ２、ＧＮＤ線ＬＳ１、ＧＮＤ線ＬＳ２）が異なる複数の論理回路（インバータ回路）のうち、同一の電源系統に接続される論理回路が隣接してレイアウト配置され、当該隣接した一方の論理回路を形成する素子と他方の論理回路を形成する素子との電源に接続される拡散層が共有化されている。 （もっと読む）

【課題】占有面積を増やすことなくロジック回路領域におけるトランジスタ特性の変動が抑制される半導体装置を提供する。
【解決手段】ＮＭＯＳ領域の素子形成領域４と、この素子形成領域４に隣り合う他の素子形成領域４との間隔（ゲート幅方向）が一定の間隔（距離２×ＬＡ）に設定されている。また、この素子形成領域４と、この素子形成領域４に隣り合う素子形成領域８との間隔（ゲート幅方向）も一定の間隔（距離２×ＬＡ）に設定されている。 （もっと読む）

【課題】シリサイド配線の寄生抵抗による影響を許容できる範囲に抑制しながら、チップ面積の低減を実現する。
【解決手段】半導体装置は、半導体基板１０上に、セル高さＡＨのセルＡ及びセル高さＢＨのセルＢを備えている。セルＡは、Ｐ型ソース領域１３ＰＳ及びＰ型ドレイン領域１３ＰＤと、ゲート電極１６Ａとを含むＰ型ＭＩＳトランジスタと、Ｎ型基板コンタクト領域１３ＮＳＣとを有している。セルＢは、Ｐ型ソース領域１３ＰＳ及びＰ型ドレイン領域１３ＰＤと、ゲート電極１６Ｂとを含むＰ型ＭＩＳトランジスタと、Ｐ型電源供給領域１３ＰＳＰと、該Ｐ型電源供給領域１３ＰＳＰと接続するように、Ｐ型ソース領域１３ＰＳが引き出されてシリサイド化されたＰ型引き出し領域１３ＰＳＴとを有している。セル高さＡＨは、セル高さＢＨよりも大きい。 （もっと読む）