【課題】ヒューズの切断または非切断をより正しく判定することが可能な半導体装置および判定方法を提供する。
【解決手段】半導体装置は、ヒューズの切断または非切断の判定を行う半導体装置であって、多数のヒューズと、多数のヒューズのうち切断状態である切断ヒューズの数が所定の切断閾値を超える場合には、ヒューズの切断を示す切断信号を出力し、切断ヒューズの数が切断閾値よりも小さい場合には、ヒューズの非切断を示す非切断信号を出力する判定回路と、を含む。 （もっと読む）

【課題】ウエハーテストにおいて、キャリブレーション動作の評価を、容易、かつ高精度に行うことができる半導体装置を提供する。
【解決手段】キャリブレーション端子ＺＱを駆動するレプリカバッファ（１３１）と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ＺＱに接続される可変インピーダンス回路（１７０）と、を備える。 （もっと読む）

【課題】配線抵抗に起因した電圧降下を抑制し、検査工程での誤判定を受けにくい半導体チップおよび半導体ウェハを提供する。更に、配線抵抗に起因した電圧降下を抑制し、検査工程で誤判定を受けにくい半導体チップの検査方法を提供する。
【解決手段】電極パッド領域は、絶縁膜（７）上で一列に配列されたｎ個（ｎ≧３）の電極パッド（４_ｍ−４から４_ｍ＋４）を備える。内部セル領域は、電極パッド領域側に配列されている半導体回路（３_ｌ−３から３_ｌ＋３）にそれぞれ接続された配線（ＶＤＤＬ）をｎ個の電極パッドの配列方向に備える。ｎ個の電極パッドの内、第１の電極パッド（４_ｍ−１）と、第１の電極パッドから１個の電極パッドを隔てた第２の電極パッド（４_ｍ＋１）とが、絶縁膜中で互いに接続され、かつ、配線Ｌ_ｍ−１およびＬ_ｍ＋１によって、配線（ＶＤＤＬ）にそれぞれ接続されている。 （もっと読む）

【課題】内部コアエリアのトランジスタを犠牲にすることなく、周辺エリアのトランジスタを用いてリップルフィルタによる電源供給回路を構成する。
【解決手段】入出力回路を構成するためのトランジスタが配列されてなる周辺エリア（図２の１２に相当）をチップ上に有する半導体集積回路装置であって、ドレインを電源に接続し、ソースを負荷側に接続し、ゲートを容量素子（図２のＣ１）を介して交流的に接地する第１のトランジスタ（図２のＭＮ１）と、容量素子をゲート・基板間によって形成する第２のトランジスタと、を周辺エリアに備える。 （もっと読む）

【課題】半導体装置の製造後におけるチャージ蓄積用素子からのチャージの放電を防止してデバイス機能素子のチャージダメージを低減する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板上に形成されたデバイス機能素子と、半導体基板上に形成されたチャージ蓄積用素子と、半導体基板上に形成され、デバイス機能素子とチャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子とを有する。 （もっと読む）

【課題】フリップフロップにおけるアクティブ領域のレイアウトの凹凸を低減する。
【解決手段】半導体チップには、クロック領域ＣＲ１、ラッチ領域ＬＲ１およびバッファ領域ＢＲ１が設けられ、クロック領域ＣＲ１にはアクティブ領域ＡＫ５、ＡＫ６が形成され、ラッチ領域ＬＲ１にはアクティブ領域ＡＫ１、ＡＫ２が形成され、バッファ領域ＢＲ１にはアクティブ領域ＡＫ３、ＡＫ４が形成され、アクティブ領域ＡＫ１〜ＡＫ６の幅をそれぞれにおいて均一の幅として分割されている。 （もっと読む）

【課題】電源供給が遮断されるＩＯ領域が存在する場合でも、ランダムロジック領域内でのラッチアップの発生を防止するガードバンドセル及びガードバンドを提供すること。
【解決手段】本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１を有する。また、本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１の上に形成された、Ｎウェル層と同じ導電型であるＮ型ガードバンド拡散層ＮＧＢ１を有する。Ｎ型ガードバンド拡散層ＮＧＢ１は、十分な低抵抗の配線により、ランダムロジック領域２の電源電位と接続される。 （もっと読む）

【課題】３層以上の配線を接続する際に、最も効率的にかつ最小面積で接続を行えるコンタクト構造を実現可能な半導体装置およびその製造方法、並びに表示装置を提供する。
【解決手段】基板２０１上に３層以上のｎ層の導電層２０２〜２０４が積層して形成され、ｎ層の導電層がコンタクトパターンを介して接続され、コンタクトパターンが形成される一つの主コンタクト領域には、（ｎ−１）個の導電層２０２，２０３を接続する（ｎ−１）個の接続領域２１１，２１２を有し、（ｎ−１）個の導電層のうち基板２０１に対する積層方向（基板２０１の主面に対する法線方向）において第１層より上層の導電層は、その終端部がコンタクトパターンＣＰＴＮの縁の一部に臨むように形成され、（ｎ−１）個の導電層は、第ｎ層の導電層により電気的に接続されている。第ｎ層の導電層は、コンタクトパターンＣＰＴＮであるコンタクト孔を埋めつくよう形成されている。 （もっと読む）

【課題】半導体集積回路装置において、レイアウトの面積効率の低下を抑制可能となる、マルチハイトセルのレイアウト構造を提供する。
【解決手段】標準論理セル１０は、電源配線または接地配線となるメタル配線１２を共有するようにＹ方向に隣接して配置された第１および第２回路領域Ａ１，Ａ２を備えている。Ｘ方向において、第１回路領域Ａ１の両端部の位置ｘ１ａ，ｘ１ｂと第２回路領域Ａ２の両端部の位置ｘ２ａ，ｘ２ｂとは、少なくともいずれか一方が異なっている。すなわち、標準論理セル１０の外形形状ＣＦは、第１および第２回路領域Ａ１，Ａ２の外形形状が矩形であるにもかかわらず、非矩形となっている。 （もっと読む）

【課題】標準論理セルのセル高さを縮小する。
【解決手段】第１，第２，第３の電源配線(WP1,WP2,WP3)および複数の第１の信号配線(WS1)は、半導体基板の上層に形成され、少なくとも１つの第２の信号配線(WS2)は、複数の第１の信号配線(WS1)の上層に形成される。第１および第２の電源配線(WP1,WP2)は、セル高さ方向に互いに離間してセル幅方向に延伸する。第３の電源配線(WP3)は、第１および第２の電源配線(WP1,WP2)の間をセル幅方向に延伸する。複数の第１の信号配線(WS1)は、第１，第２，第３の電源配線(WP1,WP2,WP3)から離間し、複数の回路要素(DF,GW)の少なくとも１つに電気的に接続される。少なくとも１つの第２の信号配線(WS2)は、セル幅方向に延伸し、複数の回路要素(DF,GW)および複数の第１の信号配線(WS1)の少なくとも１つに電気的に接続される。 （もっと読む）

【課題】ドライバの故障による出力異常を救済することが可能な故障検出救済回路を含んだ半導体装置を提供すること。
【解決手段】故障検知部１は、ドライバ１０の出力の期待電位の逆電位となるようにドライバ１０の出力にプルアップ抵抗１５またはプルダウン抵抗１８を接続し、ドライバ１０の入力電位と出力電位とを比較することによりドライバ１０の故障を検出する。故障救済部２は、故障検知部１によってドライバ１０の故障が検出された場合に、期待電位と同電位となるようにドライバ１０の出力にプルアップ抵抗２６またはプルダウン抵抗２９を接続してドライバ１０の故障を救済する。したがって、ドライバ１０の故障による出力異常を救済することが可能となる。 （もっと読む）

【課題】セル高さが低減した場合であっても、容量セルの容量値を十分に確保可能なレイアウト構成を提供する。
【解決手段】第１の電源電圧を供給する電源配線１１が第１の方向に延びており、電源配線１１と平行に、第２の電源電圧を供給する電源配線１２および第３の電源電圧を供給する電源配線１３が延びている。容量素子１６は、ソースおよびドレインに第１の電源電圧が与えられ、ゲートに第２または第３の電源電圧が与えられるトランジスタによって構成されている。容量素子１６は電源配線１１の下に、電源配線１２側の領域から電源配線１３側の領域にわたって形成されている。 （もっと読む）

【課題】トラップによって引き起こされる半導体集積回路の特性変位量を精度良く高速に求める。
【解決手段】半導体集積回路を構成するトランジスタ中のトラップの数を乱数により決定する工程（ステップＳ０２）と、トラップの各々の属性値を乱数により決定する工程（ステップＳ０３）と、トラップの集合の部分集合であって、部分集合に属するトラップがすべて同時に特性変動を起こした状態に遭遇する確率と、部分集合に属するトラップがすべて同時に特性変動を起こしたときに生じる半導体集積回路の特性変位量と、から所定の期間内に生じる半導体集積回路の特性変位量を推測する工程（ステップＳ０４）と、を含む。 （もっと読む）

【課題】半導体装置の電源線および接地線の高抵抗化を抑制する。
【解決手段】第１の方向に延伸された第１の回路セル列及び第２の回路セル列と、第１の方向に延伸され、第１の回路セル列上に配置され、第１の電源線には第１の電源電位が供給される、第１及び第２の電源線と、第１の方向に延伸され、第２の回路セル列上に配置され、第２の電源電位が供給される第３の電源線と、第２の電源線と第３の電源線との間に接続され、導通状態において第２の電源線と第３の電源線とを接続して第３の電源線から第２の電源線に第２の電源電位を供給し、非導通状態において第２の電源線と第３の電源線とを電気的に切り離す第１のトランジスタと、第１の回路セル列に配置され、第１の電源線から供給される第１の電源電位と第２の電源線から供給される第２の電源電位との間の電源電圧で動作する第１の回路素子とを備える。 （もっと読む）

【課題】 例えば半導体集積回路等のチップに搭載する電気ヒューズの容量を省スペースで効率よく増加させることのできる電気ヒューズ、及び、それを備える半導体装置を提供する。
【解決手段】 電気ヒューズは、第１導電層４と、第１導電層４上に形成された第２導電層５とを有しフィラメント１を備える。そして、フィラメント１は、第１導電層４の状態及び第２導電層５の状態の組み合わせを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるように構成される。 （もっと読む）

【課題】電源幹線内で同電位の電源線を相互に接続することにより配線抵抗を削減するとともに、電源幹線間で同電位の電源線を接続することにより配線抵抗をさらに削減できるようにすること。
【解決手段】半導体集積回路装置は、第１の層において第１の方向に延伸する第１の電源線および第２の電源線と、第２の層において第１の方向に延伸するとともに第１の電源線の直上に設けられた第３の電源線と、第２の層において第１の方向に延伸するとともに第２の電源線の直上に設けられた第４の電源線とを備え、第１の電源線および第２の電源線は第１の方向に延伸するセル棚（セル列）に含まれる複数のセルに電源を供給し、第３の電源線は第１の電源線の電位と異なる電位が供給され、第４の電源線は第２の電源線の電位と異なる電位が供給される。 （もっと読む）

【課題】回路シミュレーション用のネットリストに基づいて、当該回路のファンアウトを計算できるようにすること。
【解決手段】回路設計検証装置は、半導体素子レベルの回路シミュレーション用のネットリストを、論理を構成する複数の駆動回路に分割するネットリスト分割部と、前記複数の駆動回路のそれぞれに含まれるＭＯＳトランジスタのゲート長およびゲート幅からゲートサイズを算出するゲートサイズ算出部と、前記複数の駆動回路のそれぞれによって駆動される後段の素子の負荷容量を算出する負荷容量算出部と、算出されたゲートサイズおよび算出された負荷容量に基づいて、前記複数の駆動回路のそれぞれに対するファンアウトを算出するファンアウト算出部と、を備えている。 （もっと読む）

【課題】複数の電源電圧を有する半導体装置設計の自動化による作業工数の削減とレイアウト面積の省面積化を図ることが可能な自動配置配線装置を提供する。
【解決手段】処理部は、自動配置の結果から複数のセル間を接続する複数の配線経路であって、第１のパワードメイン中のセルから第２のパワードメイン中のセルへ接続される配線経路を抽出する（１６）。処理部は、第１のパワードメインと第２のパワードメインとの各々の動作モード毎の電源活性情報を抽出し（１７）、第１のパワードメインと第２のパワードメインとが活性状態であるときに活性状態である第３のパワードメインを抽出し（１８）、特定セルの仕様項目違反を解消するために、第３のパワードメインに追加セルを挿入し（１９）、かつ、第１のパワードメイン中の特定セルと第２のパワードメイン中の特定セルとの間を追加セルを経由して配線する（２２）。 （もっと読む）

【課題】入出力（Ｉ／Ｏ）積層体を含むシステムを提供する。
【解決手段】入出力（Ｉ／Ｏ）積層体を含むシステム及びこのシステムを製造する方法が記述されている。一実装において、本方法は、Ｉ／Ｏ素子を含むと共に論理素子を含まないＩ／Ｏダイを積層するステップを有する。又、一実装において、本方法は、Ｉ／Ｏダイに対して集積回路ダイを積層するステップを更に含む。集積回路は、論理素子を含み、且つ、Ｉ／Ｏ素子を含まない。集積回路ダイからＩ／Ｏダイを分離することにより、それぞれのダイの独立的な開発や従来のダイのものとの比較におけるＩ／ＯダイのＩ／Ｏ基板上のＩ／Ｏ素子用の相対的に大きな空間などの様々な利益が得られる。空間の増大により、多数の論理素子を集積回路ダイの基板の同一の表面積内に収容する集積回路ダイの新しいプロセス世代が可能となる。 （もっと読む）

【課題】隣接する２つのトランジスタ同士が接続された構成を有し、省スペースと電流集中による信頼性の低下の抑制とを両立させた半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１のトランジスタ１０１と接続された第１のバス１１１、第２のトランジスタ１０２と接続された第２のバス１１２と、第１のバス１１１と第２のバス１１２との間に形成され、第１のバス１１１と第２のバス１１２とを接続するバス間配線１２１とを備えている。バス間配線１２１は、第１のバス１１１における第２のバス１１２と対向する辺の一部及び第２のバス１１２における第１のバス１１１と対向する辺の一部と接続されている。第１のコンタクトパッド１３１は、第１のバス１１１の一部と接続され、第２のコンタクトパッド１３２は、第２のバス１１２の一部と接続されている。 （もっと読む）