【課題】小型化を実現し得る半導体装置を提供することにある。
【解決手段】半導体基板に形成され、素子分離領域により画定された第１の素子領域１２ｂと、第１の素子領域上に形成された第１のゲート電極２１ｂと、第１のゲート電極の第１の側における第１の素子領域に形成された第１のソース領域３２Ｓと、第１のゲート電極の第２の側における第１の素子領域に形成された第１のドレイン領域３２Ｄとを有する第１のトランジスタ３６と、第１のゲート電極の第１の側における素子分離領域上に、第１のゲート電極と並行するように形成された第１のパターン３８ａと、第１のソース領域に接続された第１の導体プラグ４４ｃとを有し、第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、第１のパターンは、接地線及び電源線のうちの他方に電気的に接続されている。 （もっと読む）

【課題】高誘電率の絶縁膜を有するｎチャネル型トランジスタやｐチャネル型トランジスタを有する半導体装置の製造方法において、ｎチャネル型トランジスタのゲート絶縁膜の側面への異物の付着を抑制する。
【解決手段】半導体基板の主表面上の、ｐ型不純物領域ＰＷＬに機能用ｎチャネル型トランジスタが、ｎ型不純物領域ＮＷＬに機能用ｐチャネル型トランジスタが形成される。ｐ型不純物領域ＰＷＬの、平面視における機能用ｎチャネル型トランジスタ以外の領域に形成される複数の第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように形成される。 （もっと読む）

【課題】メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができるとともに、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供する。
【解決手段】所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、セルライブラリに登録するようにした。 （もっと読む）

【課題】プログラマブルゲートアレイ部を備えるマスクプログラマブル論理装置を提供すること。
【解決手段】集積回路の基板上に配置される複数のマスク−プログラマブル領域と、上記マスク−プログラマブル領域に結合されると共に上記マスク−プログラマブル領域を相互接続するために基板上に配置される複数の相互接続導体と、基板上に配置される複数のゲートアレイ部とからなり、ゲートアレイ部はマスクプログラマブル論理装置上の回路設計の実行を促進する少なくとも一つの機能を達成するようにプログラム可能である集積回路上に配置されるマスク−プログラマブル論理装置。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、半導体基板の上方に形成された半導体素子と、半導体素子の上方に形成された第１絶縁膜と、第１絶縁膜上に形成されたアルミニウム（Ａｌ）を含有する第１導電性膜よりなるヒューズ素子Ｆと、を有する。さらに、第１絶縁膜上に形成され、第１導電性膜よりなる第１配線と、第１配線上に形成された第２絶縁膜と、を有し、ヒューズ素子Ｆのプログラム領域は、第２絶縁膜に設けられた開口部ＯＡ１から露出している。また、ヒューズ素子Ｆのプログラム期間およびヒューズ素子にプログラムされたデータの読み出し期間以外の期間において、ヒューズ素子Ｆの両端を接地電位に維持する。例えば、ヒューズ素子Ｆの一端は、接地電位に接続され、他端は、スイッチング素子を介して接地電位に接続されている。 （もっと読む）

【課題】ヒューズ回路の２つの出力側にそれぞれ所期の論理値に設定された論理信号出力する。
【解決手段】ヒューズ回路１０は、電圧源ＶＤＤと、第１主電極、第２主電極、及び制御電極を有する第１及び第２のトランジスタＱ１１，Ｑ１２と、電圧源と第１のトランジスタのソースＳとの間に直列に配置される第１の電気ヒューズＲｆ１と、電圧源と第２のトランジスタのソースとの間に直列に配置される第２の電気ヒューズＲｆ２を備える。さらに、第１，第２の電力供給回路Ｑ１３，Ｑ１４と、第１及び第２のトランジスタのドレインＤ側から論理値出力を取り出す第１及び第２の出力Ｘ，Ｙを備える。 （もっと読む）

【課題】複数の電圧レベルの電源電圧が供給される入出力バッファ回路に対して、従来よりも少ない電源配線スペースで十分な電源供給を可能にする。
【解決手段】半導体装置３において、入出力バッファ回路ＢＦは電圧レベルの変換を行なう。第１の電源配線ＨＶＬは、入出力バッファ回路ＢＦの第１の回路部分ＨＣと接続され、第１の回路部分ＨＣに第１の電源電圧ＶＣＣ１を供給する。第２の電源配線ＬＶＬは、入出力バッファ回路ＢＦの第２の回路部分ＬＣと接続され、第２の回路部分ＬＣに第２の電源電圧ＶＣＣ２を供給する。複数のスイッチ部ＳＷは、第３の電源配線ＳＶＬに沿った複数箇所にそれぞれ設けられる。複数のスイッチ部ＳＷの各々は、内部回路１０から出力された制御信号に応じて、第１および第２の電源配線ＨＶＬ，ＬＶＬのうち選択された一方の電源配線と第３の電源配線ＳＶＬとを接続する。 （もっと読む）

【課題】プロセス寸法の縮小に伴う光相互作用の予測品質の低下を抑止する。
【解決手段】ゲートレベル仮想格子の、連続的に隣接して配置された少なくとも３本の仮想ラインのそれぞれは、その上に定義された少なくとも１つの線形導電体形状を有し、ゲートレベル仮想格子の少なくとも３本の仮想ラインの第１の仮想ラインは、その上に定義され、第１の終端−終端間スペーシングで分離された２つの線形導電体セグメントを有し、ゲートレベル仮想格子の少なくとも３本の仮想ラインの第２の仮想ラインは、その上に定義され、第２の終端−終端間スペーシングで分離された他の２つの線形導電体セグメントを有し、第１の仮想ラインに沿って測定された第１の終端−終端間スペーシングの寸法は、第２の仮想ラインに沿って測定された第２の終端−終端間スペーシングの寸法に等しく、ゲートレベル仮想格子の仮想ラインは、いかなる導電体形状によっても占有されない。 （もっと読む）

【課題】マルチプレクサとクロック分割回路との間における相互の電源ノイズの影響を低減する。
【解決手段】外部クロック信号ＣＫに基づいて内部クロック信号ＬＣＬＫ１を生成するＤＬＬ回路１００と、内部クロック信号ＬＣＬＫ１に基づいて、互いに位相の異なる内部クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂを生成するクロック分割回路２００と、内部データ信号ＣＤ，ＣＥに基づいて、クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂにそれぞれ同期した内部データ信号ＤＱＰ，ＤＱＮを出力するマルチプレクサ３００とを備える。クロック分割回路２００に供給される内部電源電圧ＶＰＥＲＩ２とマルチプレクサ３００に供給される内部電源電圧ＶＰＥＲＩ３は、互いに異なる電源回路８２，８３によって生成され、且つ、該半導体装置内で分離されている。これにより、相互にノイズの影響を及ぼし合うことがなくなる。 （もっと読む）

【課題】電源分離領域内の配線密度を低下させる。
【解決手段】動作モードに応じて電源電圧が供給される電源線ＶＶＤＤと、常に電源電圧が供給される電源線ＶＤＤと、通常モードで電源線ＶＶＤＤを電源線ＶＤＤに接続するか、またはスリープモードで電源線ＶＶＤＤを接地電位とするか、を切り替える電源切替回路（１０４、１１１、１１０が相当）と、電源線ＶＶＤＤから電源供給されスリープモードでは動作を停止する第１回路ブロック１０１と、電源線ＶＤＤからの電源供給によって常に動作可能とする第２回路ブロック１０３と、電源線ＶＶＤＤの電位が接地電位近傍にあるか否かにそれぞれ応じて、第２回路ブロック１０３の入力端をハイレベルにするか、第１回路ブロック１０１の出力信号を第２回路ブロック１０３に伝達可能とするか、を制御する入力制御回路（１１４、１１８が相当）と、を備える。 （もっと読む）

【課題】並列駆動構成のＩ／Ｏバッファから出力される信号を安定化し、信頼性を向上する。
【解決手段】Ｉ／Ｏセル２は、１つの出力信号を正転信号と反転信号からなる相補信号として出力する相補型Ｉ／Ｏセルからなり、２つのＩ／Ｏセル２が並列接続された構成からなる。２つのＩ／Ｏセル２の出力部となるインバータ６の出力部は、配線１７によってそれぞれ接続されており、２つのＩ／Ｏセル２の出力部となるインバータ７の出力部は、配線１８によってそれぞれ接続されている。配線１７は、Ｉ／Ｏセル２の下辺側に２つのＩ／Ｏセル２を横断するように形成され。配線１８は、該配線１７の上方に形成されており、２つのＩ／Ｏセル２を横断するように形成されている。また、配線１７の配線長と配線１８の配線長は、略同等となるようにレイアウトされている。 （もっと読む）

【課題】チップ面積を拡大することなく信頼性の高い配線レイアウトを実現する。
【解決手段】信号線Ｓ１〜Ｓ３と電源線ＶＤＤ１，ＶＳＳ１がＹ方向に延在する下層配線層と、信号線Ｓ４〜Ｓ６と電源線ＶＤＤ２，ＶＳＳ２がＸ方向に延在する上層配線層と、対応する信号線が重なり合うオーバーラップ領域ＯＬ１に設けられたビア導体ＶＥ１と、対応する電源線が重なり合うオーバーラップ領域ＯＬ２，ＯＬ３に設けられたビア導体ＶＥ２，ＶＥ３とを備える。領域ＯＬ１のＸ方向における幅は、領域ＯＬ２，ＯＬ３のＸ方向における幅よりも広く、これにより、領域ＯＬ１には複数のビア導体ＶＥ１ａ，ＶＥ１ｂが設けられる。また、電源線ＶＤＤ１，ＶＳＳ１は、領域ＯＬ１との干渉を避けるようＹ方向に分断されている。複数の下層配線は、一つのビアを含むミニマムピッチで２つのビアを配置している。 （もっと読む）

【課題】正規回路のタイミングを変えずに、未使用セル群の全てのセルのダイナミック電流及びチャンネルリーク電流を削減することができる回路レイアウト設計システムを提供する。
【解決手段】本発明の回路レイアウト設計システムは、レイアウトデータから、出力端子がオープン状態の未使用インバーターセルを検出する出力オープンセル検出部と、オープンセル検出部が検出した未使用インバーターセルの出力オープンセル情報を、出力オープンセル情報ファイルに格納する出力オープンセル情報抽出部と、レイアウトデータから、未使用インバーターセルを削除する出力オープンセル削除部と、出力オープンセル情報のセル名を、リーク対策セルに対応するセル名に変換した置換情報ファイルに格納するセル名変換部と、置換情報ファイルを参照して、レイアウトデータの未使用インバーターセルをリーク対策セルに置換する出力オープンセル置換部とを備える。 （もっと読む）

【課題】半導体装置において、所望の数のトランジスタをハンドリングすること。
【解決手段】半導体装置は、半導体基板内に形成された第１導電型の第１から第４の拡散層と、半導体基板内に形成された第２導電型の第５から第８の拡散層と、第１と第２の拡散層の間及び第５と第６の拡散層の間の上方に形成された第１の電極と、第３と第４の拡散層の間及び第７と第８の拡散層の間の上方に形成された第２の電極と、第６の拡散層と第７の拡散層との間の上方に形成された絶縁膜及び第３の電極を備える。第３の電極は、第１電位に接続されている。 （もっと読む）

【課題】外部放射線に対して応答する接合を分析することを通して機能を推測することによる、集積回路の非破壊的なリバースエンジニアリングのためのシステム及び技術を提供する。
【解決手段】少なくとも１つの電源と電気的に導通している複数の半導体接合を含む半導体装置の機能を決定するための以下を含む方法。
・半導体装置の表面を照射すること；
・照射に応答する複数の半導体接合のうち少なくとも幾つかのレイアウトを決定すること；
・決定されたレイアウト内で、複数の半導体接合の少なくとも幾つかのグルーピングを同定し、各ブルーピングはそれぞれの機能セルを表すこと；
・複数の外部アクセス可能な接点のうち少なくとも１つへの刺激を変化させること；及び
・前記変化した刺激に応答して複数の相互接続された機能セルの１つ以上の接続を推測すること。 （もっと読む）

【課題】設計段階でインプラチェックを自動的に行う。
【解決手段】実施形態に係わるレイアウト検証装置は、半導体集積回路のレイアウトから抽出した素子が回路図と一致しているか否かを検証する第１の検証部６０と、半導体集積回路のレイアウトが仕様情報から抽出したデザインルールに違反しているか否かを検証する第２の検証部７０とを備える。第１及び第２の検証部６０，７０のうちの１つ内のフィルター処理部は、被検証素子と、被検証素子を形成するために必要なマスクデータと、被検証素子を形成するために不要なマスクデータの反転データとのアンドロジックを実行し、被検証素子に対してインプラが適切に行われているか否かを判断する。 （もっと読む）

【課題】電圧降下解析の実行時間を短縮することが可能な電圧降下解析装置を提供する。
【解決手段】電圧降下解析装置の電流解析部は、素子に流れる電流を解析し、素子に流れる電流の電流情報を出力する。電圧降下解析部は、素子の接続、素子の配置、および素子に接続された電源配線の情報を含む回路配置情報と、電流情報と、に基づいて、素子の電圧降下を解析し、素子の電圧降下の電圧降下情報を出力する。コーナ選択部は、複数のコーナ情報を含むコーナ情報リストから素子のコーナ情報を選択する。電圧降下補正部は、電圧降下情報と、選択されたコーナ情報と、コーナ情報と電圧降下情報の補正量との関係を規定する電圧降下補正情報と、に基づいて、電圧降下情報を補正した補正後電圧降下情報を出力する。 （もっと読む）

【課題】回路サイズを減少させることを可能にする。
【解決手段】素子分離領域１０２によって分離された、隣接する第１導電型の第１半導体領域１０１ａおよび第２導電型の第２半導体領域１０１ｃと、第１半導体領域１０１ａ上に設けられた不揮発性メモリセルトランジスタ１０と、第２半導体領域１０１ｃ上に設けられ、第１半導体領域１０１ａに設けられた第１ドレイン領域１０ｂと電気的に接続されたゲート電極２０_Ｃ２とを有するパストランジスタ２０と、第１半導体領域１０１ａに設けられ第１半導体領域に基板バイアスを印加する第１電極８と、第２半導体領域１０１ｃに設けられ第２半導体領域に基板バイアスを印加する第２電極９と、を備えている。 （もっと読む）

【課題】ヒューズの切断状態または非切断状態を正しく判定する半導体装置を提供する。
【解決手段】半導体装置は、ヒューズと当該ヒューズに直列に接続された所定抵抗素子とを含むヒューズ抵抗回路と、ヒューズが非切断状態であるときのヒューズ抵抗回路の抵抗値よりも所定の抵抗値だけ大きな抵抗値を有する特定抵抗素子を含む基準抵抗回路と、ヒューズ抵抗回路の抵抗値が、基準抵抗回路の抵抗値よりも大きい場合には、ヒューズの切断を示す切断信号を出力し、ヒューズ抵抗回路の抵抗値が、基準抵抗回路の抵抗値よりも小さい場合には、ヒューズの非切断を示す非切断信号を出力する判定回路と、を含む。 （もっと読む）

【課題】集積回路の設計において電力を最適化する為に、コンピュータによって読取可能であり、コンピュータによって用いられる１つ以上のセルを有するセルライブラリを記録する記憶媒体の提供。
【解決手段】１つ以上のセルは、フィジカルディメンションパラメータとチャネル幅パラメータとを有する。フィジカルディメンションパラメータは、１つ以上のセルのフットプリントである。チャネル幅パラメータは、最小ドライバサイズと最大ドライバサイズとを有する。チャネル幅パラメータは、１つ以上の電力基準に基づいて集積回路の設計フロー中に、フットプリントを変更せずに、ツールが最大ドライバサイズと最小ドライバサイズとの間でチャネル幅を変更する範囲を定義する。 （もっと読む）