【課題】複数の相補トランジスタ対（ＣＭＯＳ対）を同相駆動するような回路を実現するためのスタンダードセルのスペース削減、コスト低減を図る。
【解決手段】所望の回路を形成するためのセルに相補対を同相駆動するタイプのスタンダードセルを含む。例えばダブルハイトの場合、ＣＭＯＳ対を複数（ここでは７対）含み、その少なくとも一部（ここでは７対とも）同相駆動される。このスタンダードセルは、ＣＭＯＳ対の１対分に対応した基本セル長のＭ（ここではＭ＝２）倍のＭ倍セル長で、規格化されたセル長（縦）のサイズが規定されている。同相駆動される少なくとも２対分の共通ゲート電極２１,２２,２３が規格セル長（縦）の方向に直線配置されている。 （もっと読む）

半導体装置が半導体基板上のゲートを含む。ゲートの１つの側壁が少なくとも１つの突出部を含んでいてもよく、ゲートの反対側壁が少なくとも１つの凹部を含んでいてもよい。接触部が、ゲート上に配置された絶縁層を通して形成されている。接触部は、ゲートの少なくとも１つの突出部に少なくとも部分的に重なっている。金属層が絶縁層上に配置されている。金属層は、ゲートの第１の側に移動した第１の構造を含む。接触部が絶縁層を通して第１の構造をゲートに電気的に連結するように、第１の構造は接触部に少なくとも部分的に重なっている。 （もっと読む）

【課題】誤動作を抑制しつつセルサイズを小さくしたフリップフロップ回路を備える、半導体装置を提供する。
【解決手段】ＣＭＯＳ半導体集積回路内に構成されたフリップフロップ回路を備える半導体装置であって、前記フリップフロップ回路は、少なくとも、第１のクロック信号を生成する、第１のクロック生成インバーターと、前記第１のクロック信号を反転させた第２のクロック信号を生成する、第２のクロック生成インバーターと、を備え、前記第１及び第２のクロック生成インバーターは、前記フリップフロップ回路のマスターラッチ部とスレーブラッチ部とから構成されるラッチ部を挟むように配置され、前記第１のクロック生成インバーターと、前記第１のクロック生成インバーターに隣り合う前記フリップフロップ回路内の第１の他の回路とは、ソース領域を共有し、前記第２のクロック生成インバーターと、前記第２のクロック生成インバーターに隣り合う前記フリップフロップ回路内の第２の他の回路とは、ソース領域を共有する。 （もっと読む）

【課題】それぞれ少なくとも２つの巻数からなる２つのコイルを備え、２つの導電層に実現可能であって、これによりコイルの端子がこの構造の反対側に配置される、対称型トランスのための構造を提供する。
【解決手段】積層コイル構造を持つ対称型トランスは、それぞれ少なくとも２つの巻線を有する２つのコイルを備える。該構造は、４つの同じ基本エレメントを備え、各基本エレメントは、前記コイルの一部のための導電経路を提供するものである。トランスの端子は、該構造の反対側に配置されており、構造はチェーン式に容易に接続できる。本発明はまた、こうした構造を備えた半導体デバイスに関する。 （もっと読む）

【課題】切断された電気ヒューズがグローバックする前に、その切断されている電気ヒューズを再切断してチップ固有の情報が読み出せなくなるのを防止するヒューズプログラム回路を提供する。
【解決手段】電流を流すことによって溶断し切断される電気ヒューズｅｆｎと、電気ヒューズｅｆｎの切断の有無をラッチデータＦＤｎとしてラッチするラッチ回路２５を含むヒューズ回路Ｆｎを複数有し、前記各ヒューズ回路Ｆｎが個々に選択されるごとに、前記選択されたヒューズ回路Ｆｎのラッチ回路２５のラッチデータＦＤｎを入力し、ラッチデータＦＤｎが、該電気ヒューズｅｆｎが切断されているラッチデータＦＤｎである時、切断回路１４にて電気ヒューズｅｆｎを通電させる。 （もっと読む）

【課題】ロジックセルを配置するためのスペースを十分に確保することのできる、半導体集積回路、半導体集積回路のレイアウト方法、半導体集積回路のレイアウトプログラム、及び半導体集積回路のレイアウト装置を提供する。
【解決手段】自動配置配線ツールにより、ロジックセル、及び前記ロジックセルに接続される信号配線をレイアウトし、ロジックセルレイアウトデータを生成するステップと、前記自動配置配線ツールにより、可変容量セル及び前記可変容量セルの容量を制御する制御配線をレイアウトし、可変容量セルレイアウトデータを生成するステップと、前記ロジックセルレイアウトデータ及び前記可変容量セルレイアウトデータに基づいて、半導体集積回路のレイアウトデータを生成するステップとを具備する。前記可変容量セルレイアウトデータを生成するステップは、前記制御配線を、同一配線層内で単位長あたりの抵抗が前記信号配線のそれと同じになるように、レイアウトするステップを含んでいる。 （もっと読む）

【課題】アンチヒューズ素子が導通状態の際に形成される導電パスの電気抵抗を低くし、また、抵抗値のばらつきを抑制することができる半導体装置を提供する。
【解決手段】アンチヒューズ素子４を備えた半導体装置１であって、前記アンチヒューズ素子４は、半導体基板５に設けられたウェル４１と、前記ウェル４１上に設けられた絶縁膜４２と、前記絶縁膜４２上に設けられ、前記ウェル４１と同じ導電型のポリシリコン膜４３と、前記ウェル４１内の一面４１ａ側に設けられた、前記ウェル４１と同じ導電型の不純物導入領域４６とを備え、前記不純物導入領域４６の不純物濃度が、前記ウェルの不純物濃度よりも高く、前記不純物導入領域４６は、前記ポリシリコン膜４３の前記ウェル４１上に位置する端部と前記絶縁膜４２を介して対向する部分を備えていることを特徴とする。 （もっと読む）

【課題】半導体チップのチップサイズを縮小化することができる技術を提供する。特に、ＬＣＤドライバを構成する長方形形状の半導体チップにおいて、短辺方向のレイアウト配置を工夫することにより、半導体チップのチップサイズを縮小化することができる技術を提供する。
【解決手段】ＬＣＤドライバを構成する半導体チップＣＨＰ２は、複数の入力用バンプ電極ＩＢＭＰのうち一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されている一方、複数の入力用バンプ電極ＩＢＭＰのうち他の一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されずにＳＲＡＭ２ａ〜２ｃ（内部回路）が配置されている。 （もっと読む）

集積回路（９５０）のための向上した静電放電（「ＥＳＤ」）保護が記載される。一実施例は概して、ＥＳＤに対する保護のための回路（９５０）に関する。回路（９５０）は、入力／出力ノード（４０１）およびドライバ（９９１，９９２，９９３，９９４）を有する。ドライバは、第１のトランジスタ（９９１，９９２）および第２のトランジスタ（９９２，９９１）を有する。第１のトランジスタ（９９１，９９２）の第１のソース／ドレインノードは、入力／出力ノード（４０１）に結合される。第１のトランジスタ（９９１，９９２）の第２のソース／ドレインノードは、電気的に浮動すると電荷を蓄積することが可能な第１の内部ノード（４６５，４６６）を形成する。第１の電流フロー制御回路（９０１，９０２）は、放電ノード（４３０，４３１）および第１のトランジスタ（９９１，９９２）の第２のソース／ドレインノードに結合される。第１の電流フロー制御回路（９０１，９０２）は、蓄積された電荷を第１の内部ノード（４６５，４６６）から第１の電流フロー制御回路（９０１，９０２）を介して放電ノード（４３０，４３１）に放電させるためにバイアス方向に電気的に方向付けられる。
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【課題】リペアヒューズ部から出力される貫通ラインの不良情報を複数のラッチ部に保存する半導体装置を提供する。
【解決手段】本発明の半導体装置は、積層された複数の半導体チップと、ノーマル貫通ラインとリダンダンシ貫通ラインを備え、積層された前記複数の半導体チップに信号を共通に伝達する複数の半導体チップ貫通ラインと、を備え、前記複数の半導体チップのうち少なくとも１つの半導体チップは、前記半導体チップ貫通ラインの不良情報を保存する複数のリペアヒューズ部と、前記複数の半導体チップ貫通ラインに各々割当てられ前記複数のリペアヒューズ部から出力される複数の貫通ライン不良情報信号を保存する複数のラッチ部と、を備えることを特徴とする。 （もっと読む）

【課題】デカップリング容量セルを用いて電源配線の電圧変動を抑制し、かつ、電源配線の電源共振を防ぐ半導体装置を提供する。
【解決手段】半導体チップ１００に複数配置されたデカップリング容量セルを、トランジスタ素子及び容量素子の直列回路で構成する。制御回路ＣＴＲＣにおいては、半導体チップ１００を動作させる基準クロック又はそこから生成される高周波数のクロックが入力され、そのクロックに同期した制御信号ＣＴＲＬを生成し、デカップリング容量セルの電源配線ＶＤＤへの容量素子の接続／非接続を行う。 （もっと読む）

【課題】マスタースライス配線用の配線トラックの領域をより有効に活用することを可能にした半導体装置を提供する。
【解決手段】第１の方向に並んで配置された複数の論理回路の入力端子のそれぞれが第１の方向に直交する第２の方向について同じ位置に配置され、活性化される論理回路の入力端子のそれぞれが第１の方向に延在する入力配線に接続され、非活性化される論理回路の入力端子が非活性配線と接続されており、入力配線と非活性配線とは第２の方向について互いに実質的に等しい位置に配置されている構成である。 （もっと読む）

【課題】複数の回路ブロックがマトリクス状にレイアウトされた半導体装置において配線密度を低減する。
【解決手段】ビットＩＮ＿Ａ〜ＩＮ＿Ｃが入力される入力回路部１１０と、入力回路部１１０から出力される内部信号を処理する処理回路部１２０とを有する。入力回路部１１０は、Ｘ方向に配列され、ビットＩＮ＿Ａ〜ＩＮ＿Ｃがそれぞれ入力される単位入力回路１１Ａ，１１Ｂ，１１Ｃを含む。単位入力回路は、Ｙ方向に延在する入力配線パターン２００と、制御電極が入力配線パターン２００に接続されたトランジスタとを含み、入力配線パターン２００とこれに対応するトランジスタのＸ方向における座標が互いに重複しない。これにより、Ｙ隣接する回路ブロック同士で入力配線パターンを共有すれば、プリデコード配線ＩＮの本数を削減することができる。 （もっと読む）

【課題】高速動作が可能で、しかも可逆的に安定した書き換え特性を有し、半導体製造プロセスと親和性の高い不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置の提供を目的とする。
【解決手段】第1電極１０３と、第２電極１０５と、第１電極１０３と第２電極１０４との間に介在させ、両電極１０３，１０５間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１０４とを備えている。この抵抗変化層１０４は少なくともハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯ_ｘと表した場合に、０．９＜ｘ＜１．６を満足するように抵抗変化層１０４が構成されている。 （もっと読む）

【課題】半導体装置のレイアウトの自由度を向上させる。
【解決手段】本発明による半導体装置は、第1行おいて、行方向に連続的に配置される第1電源供給セル２０及び複数の第１セル１０と、第1行に隣接する第２行において、行方向に連続的に配置され、前記第１行に隣接する複数の第２セル１０とを具備する。第１電源供給セル２０は、行方向に直交する第１電源配線６２に接続され、第１電源配線６２から供給される電圧に応じた電源電圧を、複数の第１セル１０及び複数の第２セル１０に供給する。第２行において、第１行に配置された第１電源供給セル２０に隣接する第２セルと第１電源配線６２とは、直接接続されず第１行に配置された第１電源供給セル２０を介して接続される。 （もっと読む）

【課題】複数のテストモードを有する半導体装置において、設定されたテストモードを確実に判定できる半導体装置及び半導体装置のテスト方法を提供する。
【解決手段】複数のテストモードに設定するためのテストモード設定用端子と、テストモード設定用端子から入力した信号により複数のテストモードのいずれかに設定することのできるテストモード設定回路と、テストモード設定回路により設定されたテストモードによってそれぞれ異なった電流をテストモード設定用端子に流す電流源回路と、を備える。限定された端子を用いて所望のテストモードへ設定するとともに、設定されたテストモードを確認できる。 （もっと読む）

【課題】従来よりも少数のＬＥを用いてより小面積のＤＦＦを構成できる、ビアパターンによって論理を変更可能な半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置の製造方法は、
複数のトランジスタと、これらに接続された第１メタル層とが形成された基板において、第１メタル層の上に、第１ビアパターンを含む第１ビア層を形成する工程と、
第１ビア層の上に第２メタル層、第２ビア層および第３メタル層を形成する工程と、
第３メタル層の上に、第３ビアパターンを含む第３ビア層を形成する工程とを含み、
複数の前記トランジスタによって基本論理素子が構成され、
基本論理素子が、２つのＮ型トランジスタ及び２つのＰ型トランジスタ（ＣＳ２）と、１つのＡＯＩゲート（ＡＯＩ）と、２つのインバータ（ＩＮＶ）とを備え、
第１ビアパターンによって基本論理素子の論理を決定し、
第３ビアパターンによって基本論理素子間の配線を決定する。 （もっと読む）

【課題】確実に切断を行うことのできる、電気ヒューズ回路及び電気ヒューズ回路の動作方法を提供する。
【解決手段】一端で電源に接続され、他端から切断用電圧を出力する、保護素子と、一端で前記保護素子の他端に接続され、他端でグランドに接続された、電気ヒューズと、前記電気ヒューズと前記グランドとの間に介装され、前記電気ヒューズに流れる電流の有無を切り替える、切断用トランジスタとを具備する。前記保護素子の他端は、前記切断用トランジスタのゲートに接続されている。 （もっと読む）

【課題】アナログディジタル変換器が半導体基板上で占める面積の低減する。また、アナログディジタル変換器の高精度化を図る。
【解決手段】半導体基板２００上には、Ｐチャネルトランジスタ１０４ａを有するアナログスイッチが形成されている。アナログスイッチの上層には、アナログスイッチに重なる領域に、櫛形電極４０１・４０２・５０１・５０２が形成され、キャパシタが構成されている。 （もっと読む）

【課題】詳細な各基本素子に関する情報を論理シミュレーションの処理結果として出力することなく、回路の様々な動作モードに応じた消費電流解析を可能とする論理シミュレーションの手段を提供する。
【解決手段】ネットリストに埋め込む基本素子の動作モデルとして所定のハードウェア記述言語により記述され、前記ネットリストの回路に対する計算機による論理シミュレーションにおいて前記基本素子として動作するプログラムは、前記基本素子の論理動作を規定する論理動作部と、前記基本素子の入出力端子における信号レベルの変化を検出する変化検出部と、前記信号レベルの変化の組み合わせに応じた位置のデータが読み出されるデータ格納部とを含むことを特徴とする。 （もっと読む）