【課題】基板上にヒューズ素子を備える半導体装置において、ヒューズを切断しやすくし、かつヒューズ切断状態を確実に得る。
【解決手段】半導体装置１は、基板１０上に、ＭＩＰＳ構造を有するＭＯＳトランジスタとヒューズ素子１００を備える。ヒューズ素子１００は、基板１０の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３４と、シリコン層３４の上の少なくとも一部を覆うシリサイド層７３と、からなる。 （もっと読む）

【課題】半導体を実装するプリント基板の不要輻射経路の複雑化、不要輻射の影響を抑制するとともに、コスト増を抑制することが可能な半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、第１動作周波数又はサンプリング周波数により動作する第１論理回路ブロック１０と、第１論理回路ブロック１０に、第１電源配線１２を介して接続された第１電源端子１１及び第１接地配線１４を介して接続された第１接地端子１３と、第１動作周波数又はサンプリング周波数と異なる第２動作周波数又はサンプリング周波数により動作する第２論理回路ブロック２０と、第２論理回路ブロック２０に第２電源配線２２を介して接続された第２電源端子２１及び第２接地配線２４を介して接続された第２接地端子２３とを備える。 （もっと読む）

【課題】トリミング処理部にヒューズ等の配線の再接続対策を施した場合でも、その再接続判定結果を保持するための特別なレジスタを不要とし、製造コストを最小限に抑えることが実現できるようにする。
【解決手段】トリミングデータをトリミング対象回路１４０に入力させることによって該トリミング対象回路１４０の回路特性値を調整するとき、トリミング対象回路１４０に入力させるトリミングデータを格納するシフトレジスタ１３０と、ヒューズの切断／非切断によってトリミングデータを発生するトリミング処理部１１０と、プリテスト時に外部入力したテスト用のトリミングデータＴＤＡＴＡをシフトレジスタ１３０に転送し、実際のトリミング時にトリミング処理部１１０で発生したトリミングデータをシフトレジスタ１３０に転送するセレクタ部１２０とを備える。 （もっと読む）

【課題】 半導体集積回路装置の特性を保持或いは高めると共に小型化を図る。
【解決手段】 主面および前記主面とは反対側の裏面を有し、第１辺を含む平面形状が矩形状の半導体基板と、前記主面上に形成された複数のボンディングパッドと、前記主面上に形成された内部回路形成部と、前記第１辺と前記内部回路形成部との間に配置されており、前記内部回路形成部に電位を供給する内部回路用電源配線と、前記第１辺と前記内部回路用電源配線との間に配置されており、前記複数のボンディングパッドと電気的に接続され、トランジスタを備えた複数のセルと、前記複数のセル上に配置され、前記複数のセルに電位を供給するセル用電源配線と、を有し、前記複数のセルは、外部からの入出力信号を送受信する回路を含む入出力セルを有し、前記複数のボンディングパッドのそれぞれは、前記入出力セルと平面的に重なるように配置されている。 （もっと読む）

【課題】ヒューズを含む電流経路で駆動される出力端の電圧レベルを所定の電圧レベルと比較できるヒューズ回路を提供すること。
【解決手段】本発明のヒューズ回路は、ヒューズイネーブル信号EN_ADDに応答してヒューズ４１２を含む電流経路を介して出力端COMを駆動するヒューズ部４１０と、所定レベルの基準電圧VREFと前記出力端の電圧レベルとを比較し、ヒューズ状態信号FOUTを生成する比較部４５０とを備える。 （もっと読む）

【課題】半導体集積回路の動作速度を向上し、アクティブ時の消費電力、スタンバイ時の消費電力を共に低減し、チップ面積を小さくする。
【解決手段】半導体集積回路は、クロックにより制御される第１、第２、第３フリップフロップ回路、第１論理回路段及び第１論理回路段より段数の少ない第２論理回路段を有する。第１電位を有する第１電位組を動作電源とする第１論理ゲートと第１電位より小さい第２電位を有する第２電位組を動作電源とする第２論理ゲートを含む。第１論理ゲートを構成する第１MISトランジスタはウエル領域に第１電位組の何れかの電位が与えられる。第２論理ゲートを構成する第２MISトランジスタはウエル領域に第１電位組の何れかの電位が与えられる。第２論理回路段は、第１論理回路段より第２論理ゲートの数が多い。 （もっと読む）

【課題】種々の半導体用途において使用されるヒューズ回路を提供する。
【解決手段】ヒューズ回路は、インタクト状態とブロー状態を有するヒューズを備える。上記ヒューズは、上記ヒューズにブロー電流を流すことにより、ブロー状態に切り換えられる。上記ヒューズは、第１のトランジスタと第２のトランジスタとの間に直列に接続される。上記第１のトランジスタおよび第２のトランジスタは、相補的なトランジスタであり、上記ヒューズを流れる静電放電電流を低減するように作動する。第１のトランジスタおよび第２のトランジスタは、ターンオンされて、上記ヒューズにブロー電流を流す。 （もっと読む）

【課題】回路動作に必要な配線を形成するための領域が広く、回路の高速動作が可能なスタンダードセルを提供する。
【解決手段】第１のＭＯＳ素子および第２のＭＯＳ素子に信号を供給するための信号線が、電源配線および接地配線の２つの配線と平行に設けられ、これら２つの配線に挟まれ、かつ、第１の導電型ＭＯＳ素子および第２の導電型ＭＯＳ素子のそれぞれから等しい距離に配置されている構成である。 （もっと読む）

【課題】オフリーク電流を抑制でき、動作速度および駆動力に優れた半導体集積回路装置およびそのような半導体集積回路装置の設計方法を提供する。
【解決手段】スタンダードセルを配置して動作タイミングおよび消費電力の少なくともいずれかを解析し、得られた解析結果に基づいて特性の改善が望まれるスタンダードセルを着目セルとして特定し、ウェル近接効果の影響を考慮して前記着目セル周辺の空き領域の配置および形状を最適化し、最適化された空き領域のうち、ウェル近接効果を利用できる空き領域を特定し、特定された空き領域のレイアウト、または特定された空き領域および前記着目セルのレイアウトを、所望の特性に応じてウェル近接効果の影響が変動するように変更する。 （もっと読む）

【課題】
使用現場で使用者や顧客の要望に応じて、回路システムを形成することのできる薄膜トランジスタ装置およびその製造方法を提供する。
【解決手段】
薄膜トランジスタ装置において、ＴＦＴにより構成した複数の集積回路ブロック１，２と、これらの集積回路ブロックを相互に接続するための網目状に交差したマトリックス配線３、４、５、６を設ける。相互の集積回路ブロック間の接続は、使用現場で使用者や顧客の要望に応じて導電性材料を印刷等により、マトリックス配線の各々の配線交差部に選択的に設けることにより行い、所望の回路システムを構成する。 （もっと読む）

【課題】半導体集積回路の回路修正時の変更を最小限度にする。
【解決手段】半導体集積回路に適用されるクロックドインバータＣＬＫＩＮＶ１は、ＰｃｈＭＯＳトランジスタＰＭＴ１１、ＰｃｈＭＯＳトランジスタＰＭＴ１２、ＮｃｈＭＯＳトランジスタＮＭＴ１１、及びＮｃｈＭＯＳトランジスタＮＭＴ１２から構成され、３層目配線までのレイヤを用いてセル内の論理が構成され、セル内のセカンドビア（2’nd Via）の配置を変更することにより、入力の接続先或いは出力の接続先を変更することができる構造となっている。 （もっと読む）

【課題】製品ダイ(2011,300)の製品回路(202,302,304)をテストするためのテストアセンブリ(2000)を提供すること。
【解決手段】一実施形態では、テストアセンブリは、テストダイ(2010,400)及び該テストダイをホストコントローラ(2002)へ電気的に結合する相互接続基板(2008)を含む。該テストダイは、テスト回路(202A,402,404)及び製品回路を統合化された設計(102)に同時に設計するステップを含むテストダイ及び製品ダイに関する設計方法論(100)に従って設計可能である。テスト回路は、該テスト回路により必要とされるシリコン領域の量にほぼ関係なく、対応する製品回路に関して高度の欠陥検出範囲を提供するよう設計可能である。次いで該設計方法論は、統合化された設計をテストダイ及び製品ダイへと分割する(104)。テストダイはテスト回路を含み、製品ダイは製品回路を含む。 （もっと読む）

ＸＯＲ回路は、第２の入力ノードによって制御されるパスゲートを備える。そのパスゲートは、制御されたとき、第１の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。伝送ゲートが、第１の入力ノードによって制御される。その伝送ゲートは、制御されたときに、第２の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。プルアップロジックが、第１及び第２の入力ノードの両方によって制御される。そのプルアップロジックは、第１及び第２の入力ノードの両方がハイのときに、出力ノードをロウに駆動するように接続されている。ＸＮＯＲ回路は、プルアップロジックが、第１及び第２の入力ノードの両方がハイときに出力ノードをハイに駆動するように接続されたプルダウンロジックに置換されることを除いて、ＸＯＲ回路と同様に画定される。
（もっと読む）

【課題】ダミーゲートアレイのＰＮ貫通電流による短絡現象により、本来の集積半導体回路構成の不良率に不良率が上乗せされるので、本来の集積半導体回路構成の不良率より高い不良率となっていまい、本来の回路の収率より集積半導体回路全体の収率が下がっていたので、本来の回路が正常であれば、ダミーゲートアレイに不良があってもそのダミーゲートアレイさえ使わなければ正常動作する集積半導体回路を提供する。
【解決手段】メタル層で配線がなされるとともにダミーゲートアレイを有する集積半導体回路において、ダミーゲートアレイの電源回路にスイッチング素子を設けたことを特徴とする集積半導体回路を提供する。 （もっと読む）

【課題】LSIに複数の電源を供給して回路ブロックごとに必要な電圧の電源を供給し、LSIの必要情報処理能力を維持したまま消費電力を最小化するとともに、電源の供給に必要な配線を極力低減し、２種類の電源を供給することによって発生する、LSIのチップ面積の増加や信号配線の性能低下を抑えることである
【解決手段】２種類の電源が供給されるLSIにおいて、高い電圧の電源の配線の密度を、低い電圧の電源の配線の密度よりも高くする。これにより、回路ブロックの性能にしたがって供給する電源を選択することによって、LSIで処理される情報量を高く保ったまま、不必要な電力を抑制し、消費電力を低減することが可能である。 （もっと読む）

【課題】チップサイズが小さくなるように、半導体集積回路を設計できるレイアウト設計装置を提供する。
【解決手段】ネットリスト及び遅延情報に基づいて、タイミング解析を行うタイミング解析部１０３と、タイミング解析にタイミングエラーが生じる場合、タイミングエラーに関連している調整対象セルを抽出する調整対象抽出部１０４と、第１セル枠は調整対象セルの境界線であり、第２セル枠の外側に第１拡散領域を有する複数の補強フィルセルを格納する補強フィルセルライブラリ１０５と、第２セル枠は複数の補強フィルセルの各々の境界線であり、調整対象セルに隣接する通常フィルセルと同じ大きさの第１補強フィルセルを、複数の補強フィルセルから抽出し、第１セル枠と第２セル枠とが隣接配置するように通常フィルセルを第１補強フィルセルに置き換え、トランジスタと第１拡散領域とを接続するセル置換部１０６とを具備する。 （もっと読む）

集積回路装置が開示され、集積回路装置はＮＭＯＳゲート薄膜スタック（１２２）を覆う張力ストレス層（１４１）を有するデュアルストレスライナーＮＭＯＳデバイス（１１０）と、ＰＭＯＳゲート薄膜スタック（１２３）を覆う圧縮ストレス層（１４２）を有するデュアルストレスライナーＰＭＯＳデバイス（１１１）と、張力ストレス層（１４１）とＮＭＯＳゲート薄膜スタック（１２４）との間に延在するストレス低減層（１３１ａ）を有する低減ストレスのデュアルストレスライナーＮＭＯＳデバイス（１１２）と、圧縮ストレス層（１４２）とＰＭＯＳゲート薄膜スタック（１２５）との間に延在するストレス低減層（１３１ｂ）を有する低減ストレスのデュアルストレスライナーＰＭＯＳデバイス（１１３）とを含む。発明の実施形態において、追加の低減ストレスのデュアルストレスライナーＮＭＯＳデバイス（１１４）と低減ストレスのＰＭＯＳデバイス（１１５）とは、ストレス低減層（１３２ａ，１３２ｂ）の厚みおよび／または材料特性を変更することによって形成される。
（もっと読む）

【課題】電子と正孔の相互作用による、磁化方向が略平行なときの電流Ｉ_Ｄ^Ｐと、磁化方向が略反平行なときの電流Ｉ_Ｄ^ＡＰとの差の絶対値の減少を抑制することを可能にする。
【解決手段】表面にｎ型の半導体領域が設けられた半導体基板１０と、半導体領域上に離間して設けられたソース電極３０ａおよびドレイン電極３０ｂであって、ドレイン電極は半導体領域上に設けられ半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が半導体領域の半導体の価電子帯端よりも低いエネルギーを有するｎ型の第１半導体層３１ｂと、第１半導体層上に設けられた第１強磁性層３４ｂとを有し、ソース電極は半導体領域上に設けられた第２強磁性層３４ａを有する、ソース電極およびドレイン電極と、ソース電極とドレイン電極との間の半導体領域に設けられたゲート電極２４と、を備え、第１および第２強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変である。 （もっと読む）

【課題】チップ面積の増大を抑制し、且つ、電源がオフ状態である領域から電源がオンである領域に不定信号が伝播されることを防止すること。
【解決手段】本発明では、第１電源分離領域の出力が第２電源分離領域の入力に接続されているときに、第１電源分離領域に供給される第１電源をオフする場合、第１電源分離領域の出力に最も近いリテンションフリップフロップを表す第１検索セルを検索し（Ｓ１０、Ｓ１１−Ｙｅｓ）、第１検索セルと第１電源分離領域の出力との間の第２検索セルを検索する（Ｓ１３、Ｓ１１−Ｎｏ）。この場合、第１検索セルの出力に供給される電源を、第１電源から、第１電源と同じ電圧であり、且つ、常にオンしている第２電源に置き換え（Ｓ１６）、第２検索セルに供給される電源を第１電源から第２電源に置き換える（Ｓ１７）。 （もっと読む）

【課題】回路セル内の領域を有効活用して十分な補償容量を確保し、電源電圧の変動を確実に抑制し得る半導体装置等を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並んで配置された複数の素子を含む回路セル２と、この回路セル２の第１の方向に隣接して配置され回路セル２の電源に接続可能な補償容量Ｃ１、Ｃ２を有する基本端セル１（１ａ）とを備えて構成される。補償容量Ｃ１、Ｃ２を構成する拡散層１０、１１は、回路セル２の所定領域（素子間接続領域Ｒ１）を第１の方向に沿って延伸形成されている。また、拡散層１０、１１の上部にはゲート配線１６、１７が延伸形成されている。本発明の構成により、回路セル２の素子間接続領域Ｒ１を有効に活用しつつ、補償容量のＣ１、Ｃ２の容量値を増加させて電源変動の変動を確実に抑えることが可能となる。 （もっと読む）