半導体装置およびその製造方法
【課題】基板上にヒューズ素子を備える半導体装置において、ヒューズを切断しやすくし、かつヒューズ切断状態を確実に得る。
【解決手段】半導体装置１は、基板１０上に、ＭＩＰＳ構造を有するＭＯＳトランジスタとヒューズ素子１００を備える。ヒューズ素子１００は、基板１０の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３４と、シリコン層３４の上の少なくとも一部を覆うシリサイド層７３と、からなる。
【解決手段】半導体装置１は、基板１０上に、ＭＩＰＳ構造を有するＭＯＳトランジスタとヒューズ素子１００を備える。ヒューズ素子１００は、基板１０の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３４と、シリコン層３４の上の少なくとも一部を覆うシリサイド層７３と、からなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ素子を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置におけるヒューズ素子として、ポリシリコン上にシリサイド層を形成した構造が知られている。シリサイド層に過電流を流すことにより、ヒューズを切断する。例えば特許文献１には、Ｓｉ基板上のゲート電極と同じ製造工程で、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）上にポリシリコン層、シリサイド層を形成し、ヒューズ素子として用いる技術が開示されている。
【０００３】
一方、ＬＳＩの微細化の進展にともない、各ＭＯＳＦＥＴを構成するポリシリコンゲート電極の空乏化による駆動電流の劣化が問題となっている。そこで、金属ゲート電極を用いることにより電極の空乏化を回避する技術が検討されている。例えば特許文献２には、金属ゲート電極を用いた構造の一つとして、Ｈｉｇｈ−ｋ膜とポリシリコンゲート電極との間に金属ゲート電極を挿入したＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ−ｓｉｌｉｃｏｎ Sｔａｃｋｓ）構造が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６０６１号公報
【特許文献２】特開２００７−１９４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、Ｓｉ基板上のゲート電極と同じ製造工程で、ＳＴＩ上にヒューズ素子を形成する。このため、特許文献１の技術に、特許文献２のＭＩＰＳ構造を単純に適用した場合、ヒューズが切断されにくいという問題を生じる。これは、次のような理由による。
【０００６】
図１１（ａ）は、特許文献１と同様の構成を有するヒューズ素子の断面図である。図１１（ｂ）は、特許文献１の技術に、特許文献２のＭＩＰＳ構造を単純に適用したと想定した場合のＳｉ基板上のヒューズ素子の構成を示す断面図である。
【０００７】
ヒューズ素子をポリシリコンで形成する場合、ＳＴＩ領域１０４上にポリシリコン１０６を形成し、ポリシリコン１０６の上にシリサイド層１０８を形成する。この場合、図１１（ａ）に示すように、シリサイド層１０８に電流が流れる。しかし、図１１（ｂ）のヒューズ素子では、ポリシリコン１０６の下に、金属電極１１４が存在するため、電流パスがシリサイド層１０８および金属電極１１４の２つになる。そのため、表面のシリサイド層１０８に過電流が流れにくく、ヒューズを切断することが困難になる。
【０００８】
また、シリサイド層１０８を切断できたとしても、ポリシリコン１０６よりも低抵抗な金属電極１１４に電流が流れてしまうため、ヒューズを切断状態にすることができない。
【課題を解決するための手段】
【０００９】
本発明によれば、基板上にヒューズ素子を備える半導体装置であって、前記ヒューズ素子は、金属膜と、前記金属膜の上に設けられた絶縁膜と、前記絶縁膜の上に設けられたシリコン層と、前記シリコン層の上の少なくとも一部を覆うシリサイド層と、からなることを特徴とする半導体装置が提供される。
【００１０】
また、本発明によれば、基板上にヒューズ素子を備える半導体装置の製造方法であって、前記基板の上に金属膜を形成する工程と、前記金属膜の上に絶縁膜を形成する工程と、前記絶縁膜の上にシリコン層を形成する工程と、前記シリコン層の上にシリサイド層を形成する工程と、を含み、前記ヒューズ素子は、前記金属膜、前記絶縁膜、前記シリコン層、及び前記シリサイド層を有することを特徴とする半導体装置の製造方法が提供される。
【００１１】
上記の構成によれば、ヒューズ素子を構成するシリコン層と金属膜との間に絶縁膜が介在するため、金属膜に電流が流れることを防ぐことにより、シリサイド層に過電流を流し、ヒューズを切断しやすくすることができる。また、シリサイド層を切断した後も金属膜に電流が流れることを防ぐことにより、ヒューズ切断状態を確実に得ることができる。
【発明の効果】
【００１２】
本発明によれば、基板上にヒューズ素子を備える半導体装置において、金属膜に電流が流れることを防ぐことにより、シリサイド層に過電流を流し、ヒューズを切断しやすくすることができる。また、シリサイド層を切断した後も金属膜に電流が流れることを防ぐことにより、ヒューズ切断状態を確実に得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明による第１実施形態の半導体装置を示す断面図である。
【図２】第１実施形態の半導体装置の製造工程を示す断面図である。
【図３】第１実施形態の半導体装置の製造工程を示す断面図である。
【図４】第１実施形態の半導体装置の製造工程を示す断面図である。
【図５】第１実施形態の半導体装置の製造工程を示す断面図である。
【図６】第１実施形態の半導体装置の製造工程を示す断面図である。
【図７】第１実施形態の半導体装置の製造工程を示す断面図である。
【図８】第１実施形態の半導体装置の製造工程を示す断面図である。
【図９】第１実施形態の半導体装置の製造工程を示す断面図である。
【図１０】第１実施形態の半導体装置の製造工程を示す断面図である。
【図１１】（ａ）はポリシリコン層からなるヒューズ素子を示す断面図である。（ｂ）は本願の課題を説明する断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
【００１５】
図１は、第１実施形態の半導体装置１を示す断面図である。半導体装置１は、基板１０上にヒューズ素子１００を備える。本実施形態において、基板１０は半導体基板である。
【００１６】
ヒューズ素子１００は、金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３４と、シリコン層３４の上の少なくとも一部を覆うシリサイド層７３と、を有する。本実施形態においてシリコン層３４はノンドープシリコンである。本実施形態においてヒューズ素子１００は、金属膜２８の下に位置するゲート絶縁膜６５を有している。ゲート絶縁膜６５は、素子分離絶縁膜１４上に形成されている。
【００１７】
ヒューズ素子１００は、シリコン層３４の上に互いに間隔を隔てて配置されたコンタクトプラグ８０（第１のコンタクトプラグ）およびコンタクトプラグ８２（第２のコンタクトプラグ）を有している。コンタクトプラグ８０とシリコン層３４の間、およびコンタクトプラグ８２とシリコン層３４の間にはシリサイド層７３が介在している。
【００１８】
また、半導体装置１の基板１０は、素子分離絶縁膜１２、１４が形成された素子分離領域と、トランジスタ等の能動素子が形成された素子形成領域とを有している。素子分離領域の少なくとも一部には、ヒューズ素子１００が形成されている。素子形成領域には、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴが形成されている。ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴは、金属ゲート電極としての金属膜２８を有する。
【００１９】
ＮチャネルＭＯＳＦＥＴは、Ｐ型ウエル１６、素子形成領域に設けられたゲート絶縁膜６４と、ゲート絶縁膜６４の上に設けられた金属ゲート電極としての金属膜２８と、金属膜２８の上に設けられたシリコン電極３５と、エクステンション領域４８と、Ｄｅｅｐ ＳＤ領域５８とを含む。つまり、ＮチャネルＭＯＳＦＥＴはＭＩＰＳ構造を有している。シリコン電極３５及びＤｅｅｐ ＳＤ領域５８の上にはシリサイド層７２が形成されている。ＮチャネルＭＯＳＦＥＴのゲート電極６６は、金属膜２８、シリコン電極３５、及びシリサイド層７２を有している。
【００２０】
ＰチャネルＭＯＳＦＥＴは、Ｎ型ウエル１８、素子形成領域に設けられたゲート絶縁膜６５と、ゲート絶縁膜６５の上に設けられた金属ゲート電極としての金属膜２８と、金属膜２８の上に設けられたシリコン電極３７と、エクステンション領域５２と、Ｄｅｅｐ ＳＤ領域６２とを含む。ＰチャネルＭＯＳＦＥＴも、ＮチャネルＭＯＳＦＥＴと同様にＭＩＰＳ構造を有している。シリコン電極３７及びＤｅｅｐ ＳＤ領域６２の上にはシリサイド層７３が形成されている。ＰチャネルＭＯＳＦＥＴのゲート電極６７は、金属膜２８、シリコン電極３７、及びシリサイド層７３を有している。
【００２１】
またＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴは、それぞれ層間絶縁膜７６に埋め込まれたコンタクトプラグ７８に接続している。
【００２２】
次に、本発明の実施形態にかかる半導体装置の製造方法について、図２〜図１０の断面図を参照して説明する。
【００２３】
まず、図２（ａ）に示すように、基板１０上に素子分離絶縁膜１２、１４を形成する。基板１０には、例えばシリコン基板を用いることができる。素子分離絶縁膜１２、１４の形成方法は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。次いで、ＮチャネルＭＯＳＦＥＴが形成される領域にＰ型ウエル１６を形成し、ＰチャネルＭＯＳＦＥＴが形成される領域にＮ型ウエル１８を形成する。
【００２４】
次に図２（ｂ）に示すように、界面絶縁膜２０として１．０ｎｍの酸窒化膜を形成する。界面絶縁膜２０は、例えば硫酸／過酸化水素水混合液、オゾン水、塩酸／オゾン水、熱酸化後によりシリコン酸化膜を形成した後に、プラズマ窒化を行うことにより形成される。
【００２５】
その後、図２（ｃ）に示すように、Ｌａ膜２２を基板１０全面にスパッタ法により形成する。Ｌａ膜２２の膜厚は、０．１ｎｍ以上、２．０ｎｍ以下の範囲である。ＬａはＮチャネルＭＯＳＦＥＴの閾値電圧制御用の金属である。Ｌａ以外には、Ｄｙを使用することも可能である。
【００２６】
そして、図３（ａ）に示すように、レジストマスク２４を形成する。その後、ウェット処理により、Ｎ型ウエル１８上、および素子分離絶縁膜１４上のＬａ膜２２を除去する。ウェット処理は、希釈塩酸を用いる。そして図３（ｂ）に示すように、Ｌａ膜２２の除去後、アッシング処理により、レジストマスク２４を除去する。
【００２７】
次に、図３（ｃ）に示すように高誘電率ゲート絶縁膜２６を形成する。高誘電率ゲート絶縁膜２６は、例えばＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、Ｌａ２Ｏ３、ＨｆＡｌＯから選ばれる絶縁膜である。膜厚は、１．０ｎｍ以上、５．０ｎｍ以下である。高誘電率ゲート絶縁膜２６は、ＣＶＤ法、ＡＬ（Ａｔｏｍｉｃ Ｌａｙｅｒ）ＣＶＤ法、スパッタ法のいずれかを用いて形成することができる。続いて、高誘電率ゲート絶縁膜２６上に金属ゲート電極としての金属膜２８を形成する。金属膜２８は、例えばＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、Ａｌから選ばれる少なくとも一つの金属である。金属膜２８の膜厚は、１．０ｎｍ以上、２０．０ｎｍ以下である。
【００２８】
次に図４（ａ）に示すように、金属膜２８上に絶縁膜３０を形成する。絶縁膜３０の材料としては、シリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ、Ａｌ２Ｏ３等を用いることができる。絶縁膜３０の膜厚は、１．０ｎｍ〜２０．０ｎｍである。絶縁膜３０の成膜方法としては、ＣＶＤ法、スパッタ法等を用いることが可能である。
【００２９】
続いて、図４（ｂ）に示すようにレジストマスク３２を形成し、レジストマスク３２に、Ｎ型ウエル１８領域、及びＰ型ウエル１６領域上に位置する開口部を形成する。次いで、図４（ｃ）に示すように、レジストマスク３２をマスクとしてエッチングを行うことにより、Ｎ型ウエル１８領域及びＰ型ウエル１６領域の絶縁膜３０を除去する。この状態において、Ｎ型ウエル１８領域及びＰ型ウエル１６領域の金属膜２８は絶縁膜３０に被覆されていない。その後、レジストマスク３２を除去する。
【００３０】
そして、図５（ａ）に示すように、Ｎ型ウエル１８領域及びＰ型ウエル１６領域の金属膜２８上、及び絶縁膜３０上を含む全面にシリコン層３４を形成する。本実施形態におけるシリコン層３４はアモルファスシリコンである。アモルファスシリコンの膜厚は、１０ｎｍ以上、１００ｎｍ以下である。シリコン層３４の材料としては、ポリシリコンを用いてもよい。
【００３１】
続いて、図５（ｂ）に示すように、シリコン層３４上にハードマスク４０を成膜し、さらにハードマスク４０上にレジストマスク４２を形成する。ハードマスク４０は、シリコン酸化膜、シリコン窒化膜から選ばれる膜である。
【００３２】
次に、Ｄｒｙエッチング及びＷｅｔ処理により、図５（ｃ）に示すようにＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴのゲート電極６６，６７、並びにヒューズ素子１００を形成する。
【００３３】
そして、シリコン窒化膜をＡＬＣＶＤ法により形成し、図６（ａ）に示すように、ゲート電極６６，６７及びヒューズ素子１００にオフセットスペーサー膜４４を形成する。オフセットスペーサー膜４４は、シリコン酸化膜もしくは、シリコン窒化膜／シリコン酸化膜の積層構造でもよい。
【００３４】
その後図６（ｂ）に示すように、レジストマスク４６によりＮ型ウエル１８及びヒューズ素子１００を覆った後、Ｐ型ウエル１６に、エクステンション領域４８をイオン注入により形成する。注入条件は、例えばＢＦ２ ５０ｋｅＶ ３Ｅ１３ａｔｏｍｓ／ｃｍ２ ３０度、Ａｓ ２ｋｅＶ ８Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度である。
【００３５】
続いてレジストマスク４６を除去した後、図７（ａ）に示すように、同様にレジストマスク５０によりＰ型ウエル１６及びヒューズ素子１００を覆った後、Ｎ型ウエル１８に、エクステンション領域５２をイオン注入により形成する。注入条件は、例えばＡｓ ５０ｋｅＶ ３Ｅ１３ａｔｏｍｓ／ｃｍ２ ３０度、ＢＦ２ ３ｋｅＶ ８Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度である。
【００３６】
次に、レジストマスク５０を除去した後、シリコン窒化膜もしくはシリコン酸化膜を成膜し、ドライエッチングにより、図７（ｂ）に示すように、サイドウォールスペーサー膜５４を形成する。
【００３７】
その後図８（ａ）に示すように、レジストマスク５６によりＮ型ウエル１８及びヒューズ素子１００を覆った後、Ｐ型ウエル１６に、Ｄｅｅｐ ＳＤ領域５８をイオン注入により形成する。注入条件は、例えばＧｅ ３０ｋｅＶ ５Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度、Ａｓ １５ｋｅＶ ３Ｅ１５ａｔｏｍｓ／ｃｍ２ ０度、Ｐ ２０ｋｅＶ ５Ｅ１３ａｔｏｍｓ／ｃｍ２ ０度である。
【００３８】
続いてレジストマスク５６を除去した後、図８（ｂ）に示すように、同様にレジストマスク６０よりＰ型ウエル１６及びヒューズ素子１００を覆った後、Ｎ型ウエル１８に、Ｄｅｅｐ ＳＤ領域６２をイオン注入により形成する。注入条件は、例えばＧｅ ３０ｋｅＶ ５Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度、Ｂ ７ｋｅＶ ５．０Ｅ１３ａｔｏｍｓ／ｃｍ２ ０度、ＢＦ２ ９ｋｅＶ ２Ｅ１５ａｔｏｍｓ／ｃｍ２ ０度である。
【００３９】
図６（ｂ）、図７（ａ）、図８（ａ）、及び図８（ｂ）に示す工程において、ヒューズ素子１００はレジストマスクにより覆われている。このため、ヒューズ素子１００のシリコン層３４には不純物が注入されない。
【００４０】
そして、レジストマスク６０を除去した後、熱処理を行い、エクステンション、Ｄｅｅｐ ＳＤ領域を活性化させる。熱処理条件は、例えば１０５０℃、０秒である。この時、ＮチャネルＭＯＳＦＥＴ形成領域のＬａは、高誘電率ゲート絶縁膜２６の中へ拡散する。これにより、ＮチャネルＭＯＳＦＥＴには、Ｌａ含有高誘電率絶縁膜２７が形成される。
【００４１】
次に図９（ａ）に示すように、ＮｉＰｔ膜６８を、例えばスパッタリング法により形成する。そして、熱処理により、１次シリサイド層を形成した後、余剰ＮｉＰｔ膜６８を王水により除去し、更に熱処理を施すことにより、図９（ｂ）に示すように２次シリサイド層であるＮｉＰｔＳｉ膜であるシリサイド層７２，７３を形成する。シリサイド層７２，７３としては、ＮｉＰｔＳｉの他に、ＮｉＳｉ、ＰｔＳｉ等を用いることができる。
【００４２】
続いて、図１０（ａ）に示すように、コンタクトエッチングストッパー膜７４を成膜する。コンタクトエッチングストッパー膜７４は例えばシリコン窒化膜であり、その膜厚は１０ｎｍ以上１００ｎｍ以下である。そして、図１０（ｂ）に示すように、シリコン酸化膜からなる層間絶縁膜７６を成膜する。さらに、コンタクトプラグ７８、８０、８２を形成することにより、図１の半導体装置１が得られる。
【００４３】
次に、本実施形態の作用及び効果を説明する。本実施形態におけるヒューズ素子１００は、シリコン層３４と金属膜２８の間に、絶縁膜３０が介在している。このため、ヒューズ素子１００を切断するためにコンタクトプラグ８０からコンタクトプラグ８２へ電流を流した場合、電流は金属膜２８に流れずに、シリサイド層７３に流れる。したがって、シリサイド層７３に過電流を流すことができ、シリサイド層７３にダイシリサイド層や断絶した部分が形成され、シリサイド層７３が高抵抗化する。シリサイド層７３が高抵抗化すると、コンタクトプラグ８０とコンタクトプラグ８２の間に電圧をかけてもシリサイド層７３に電流が流れにくくなる。また、シリコン層３４と金属膜２８の間に絶縁膜３０が介在しているため、シリサイド層７３に電流が流れにくくなっても金属層２８に電流が流れることが抑制される。従って、ヒューズ素子１００には電流が流れにくい。従って、ヒューズ素子１００は高抵抗化する。この抵抗差を用いて、ヒューズ素子１００にヒューズとしての機能を確実に与えることができる。
【００４４】
本実施形態のヒューズ素子１００は、シリコン層３４と金属膜２８の間に、絶縁膜３０が介在する点以外は、ＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴと同様の構成を有する。このため、製造プロセスを複雑化することなく、素子形成領域におけるＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴと同時に製造可能である。したがって、製造コストが増大することを抑制できる。
【００４５】
なお、図１１（ｂ）において、特許文献１の技術に、特許文献２のＭＩＰＳ構造を単純に適用する際、ヒューズ素子に金属電極１１４を設けない構成とすることも考えられる。しかしながら、かかる構成では素子形成部に設けられたトランジスタ（不図示）に対して、ヒューズ素子の高さが低くなってしまう。このような高さの違いは、その後の層間絶縁膜形成工程において段差を生じで悪影響を与える。さらに、製造プロセスが複雑になるという問題もある。
【００４６】
これに対して本実施形態のヒューズ素子１００では、シリコン層３４と金属膜２８の間に、絶縁膜３０が介在する点以外は、ＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴと同様の構成を有するため、ヒューズ素子とＭＯＳＦＥＴの高さは略同一であり、その後の工程に与える影響はない。
【００４７】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態でヒューズ素子のシリコン層３４をノンドープとした例を示したが、本発明の構成は、ヒューズ素子１００にヒューズとして機能するために必要な抵抗差を与えられる範囲内であれば、Ｐ型またはN型の不純物がドーピングされていてもよい。
【符号の説明】
【００４８】
１ 半導体装置
１０ 半導体基板
１２ 素子分離絶縁膜（ＳＴＩ）
１４ 素子分離絶縁膜（ＳＴＩ）
１６ Ｐ型ウエル
１８ Ｎ型ウエル
２０ 界面絶縁膜
２２ Ｌａ膜
２４、３２、４２、４６、５０、５６、６０ レジストマスク
２６ 高誘電率ゲート絶縁膜
２７ Ｌａ含有高誘電率ゲート絶縁膜
２８ 金属膜
３０ 絶縁膜
３５ シリコン層
３４ シリコン電極
３７ シリコン電極
４０ ハードマスク
４４ オフセットスペーサー膜
４８ エクステンション領域
５２ エクステンション領域
５４ サイドウォールスペーサー膜
５８ Ｄｅｅｐ ＳＤ領域
６２ Ｄｅｅｐ ＳＤ領域
６４ ゲート絶縁膜
６５ ゲート絶縁膜
６６ ゲート電極
６７ ゲート電極
６８ ＮｉＰｔ膜
７２、７３ シリサイド層
７４ コンタクトエッチングストッパー膜
７６ 層間絶縁膜
７８ コンタクトプラグ
８０ コンタクトプラグ
８２ コンタクトプラグ
１００ ヒューズ素子
【技術分野】
【０００１】
本発明は、ヒューズ素子を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置におけるヒューズ素子として、ポリシリコン上にシリサイド層を形成した構造が知られている。シリサイド層に過電流を流すことにより、ヒューズを切断する。例えば特許文献１には、Ｓｉ基板上のゲート電極と同じ製造工程で、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）上にポリシリコン層、シリサイド層を形成し、ヒューズ素子として用いる技術が開示されている。
【０００３】
一方、ＬＳＩの微細化の進展にともない、各ＭＯＳＦＥＴを構成するポリシリコンゲート電極の空乏化による駆動電流の劣化が問題となっている。そこで、金属ゲート電極を用いることにより電極の空乏化を回避する技術が検討されている。例えば特許文献２には、金属ゲート電極を用いた構造の一つとして、Ｈｉｇｈ−ｋ膜とポリシリコンゲート電極との間に金属ゲート電極を挿入したＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ−ｓｉｌｉｃｏｎ Sｔａｃｋｓ）構造が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６０６１号公報
【特許文献２】特開２００７−１９４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、Ｓｉ基板上のゲート電極と同じ製造工程で、ＳＴＩ上にヒューズ素子を形成する。このため、特許文献１の技術に、特許文献２のＭＩＰＳ構造を単純に適用した場合、ヒューズが切断されにくいという問題を生じる。これは、次のような理由による。
【０００６】
図１１（ａ）は、特許文献１と同様の構成を有するヒューズ素子の断面図である。図１１（ｂ）は、特許文献１の技術に、特許文献２のＭＩＰＳ構造を単純に適用したと想定した場合のＳｉ基板上のヒューズ素子の構成を示す断面図である。
【０００７】
ヒューズ素子をポリシリコンで形成する場合、ＳＴＩ領域１０４上にポリシリコン１０６を形成し、ポリシリコン１０６の上にシリサイド層１０８を形成する。この場合、図１１（ａ）に示すように、シリサイド層１０８に電流が流れる。しかし、図１１（ｂ）のヒューズ素子では、ポリシリコン１０６の下に、金属電極１１４が存在するため、電流パスがシリサイド層１０８および金属電極１１４の２つになる。そのため、表面のシリサイド層１０８に過電流が流れにくく、ヒューズを切断することが困難になる。
【０００８】
また、シリサイド層１０８を切断できたとしても、ポリシリコン１０６よりも低抵抗な金属電極１１４に電流が流れてしまうため、ヒューズを切断状態にすることができない。
【課題を解決するための手段】
【０００９】
本発明によれば、基板上にヒューズ素子を備える半導体装置であって、前記ヒューズ素子は、金属膜と、前記金属膜の上に設けられた絶縁膜と、前記絶縁膜の上に設けられたシリコン層と、前記シリコン層の上の少なくとも一部を覆うシリサイド層と、からなることを特徴とする半導体装置が提供される。
【００１０】
また、本発明によれば、基板上にヒューズ素子を備える半導体装置の製造方法であって、前記基板の上に金属膜を形成する工程と、前記金属膜の上に絶縁膜を形成する工程と、前記絶縁膜の上にシリコン層を形成する工程と、前記シリコン層の上にシリサイド層を形成する工程と、を含み、前記ヒューズ素子は、前記金属膜、前記絶縁膜、前記シリコン層、及び前記シリサイド層を有することを特徴とする半導体装置の製造方法が提供される。
【００１１】
上記の構成によれば、ヒューズ素子を構成するシリコン層と金属膜との間に絶縁膜が介在するため、金属膜に電流が流れることを防ぐことにより、シリサイド層に過電流を流し、ヒューズを切断しやすくすることができる。また、シリサイド層を切断した後も金属膜に電流が流れることを防ぐことにより、ヒューズ切断状態を確実に得ることができる。
【発明の効果】
【００１２】
本発明によれば、基板上にヒューズ素子を備える半導体装置において、金属膜に電流が流れることを防ぐことにより、シリサイド層に過電流を流し、ヒューズを切断しやすくすることができる。また、シリサイド層を切断した後も金属膜に電流が流れることを防ぐことにより、ヒューズ切断状態を確実に得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明による第１実施形態の半導体装置を示す断面図である。
【図２】第１実施形態の半導体装置の製造工程を示す断面図である。
【図３】第１実施形態の半導体装置の製造工程を示す断面図である。
【図４】第１実施形態の半導体装置の製造工程を示す断面図である。
【図５】第１実施形態の半導体装置の製造工程を示す断面図である。
【図６】第１実施形態の半導体装置の製造工程を示す断面図である。
【図７】第１実施形態の半導体装置の製造工程を示す断面図である。
【図８】第１実施形態の半導体装置の製造工程を示す断面図である。
【図９】第１実施形態の半導体装置の製造工程を示す断面図である。
【図１０】第１実施形態の半導体装置の製造工程を示す断面図である。
【図１１】（ａ）はポリシリコン層からなるヒューズ素子を示す断面図である。（ｂ）は本願の課題を説明する断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
【００１５】
図１は、第１実施形態の半導体装置１を示す断面図である。半導体装置１は、基板１０上にヒューズ素子１００を備える。本実施形態において、基板１０は半導体基板である。
【００１６】
ヒューズ素子１００は、金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３４と、シリコン層３４の上の少なくとも一部を覆うシリサイド層７３と、を有する。本実施形態においてシリコン層３４はノンドープシリコンである。本実施形態においてヒューズ素子１００は、金属膜２８の下に位置するゲート絶縁膜６５を有している。ゲート絶縁膜６５は、素子分離絶縁膜１４上に形成されている。
【００１７】
ヒューズ素子１００は、シリコン層３４の上に互いに間隔を隔てて配置されたコンタクトプラグ８０（第１のコンタクトプラグ）およびコンタクトプラグ８２（第２のコンタクトプラグ）を有している。コンタクトプラグ８０とシリコン層３４の間、およびコンタクトプラグ８２とシリコン層３４の間にはシリサイド層７３が介在している。
【００１８】
また、半導体装置１の基板１０は、素子分離絶縁膜１２、１４が形成された素子分離領域と、トランジスタ等の能動素子が形成された素子形成領域とを有している。素子分離領域の少なくとも一部には、ヒューズ素子１００が形成されている。素子形成領域には、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴが形成されている。ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴは、金属ゲート電極としての金属膜２８を有する。
【００１９】
ＮチャネルＭＯＳＦＥＴは、Ｐ型ウエル１６、素子形成領域に設けられたゲート絶縁膜６４と、ゲート絶縁膜６４の上に設けられた金属ゲート電極としての金属膜２８と、金属膜２８の上に設けられたシリコン電極３５と、エクステンション領域４８と、Ｄｅｅｐ ＳＤ領域５８とを含む。つまり、ＮチャネルＭＯＳＦＥＴはＭＩＰＳ構造を有している。シリコン電極３５及びＤｅｅｐ ＳＤ領域５８の上にはシリサイド層７２が形成されている。ＮチャネルＭＯＳＦＥＴのゲート電極６６は、金属膜２８、シリコン電極３５、及びシリサイド層７２を有している。
【００２０】
ＰチャネルＭＯＳＦＥＴは、Ｎ型ウエル１８、素子形成領域に設けられたゲート絶縁膜６５と、ゲート絶縁膜６５の上に設けられた金属ゲート電極としての金属膜２８と、金属膜２８の上に設けられたシリコン電極３７と、エクステンション領域５２と、Ｄｅｅｐ ＳＤ領域６２とを含む。ＰチャネルＭＯＳＦＥＴも、ＮチャネルＭＯＳＦＥＴと同様にＭＩＰＳ構造を有している。シリコン電極３７及びＤｅｅｐ ＳＤ領域６２の上にはシリサイド層７３が形成されている。ＰチャネルＭＯＳＦＥＴのゲート電極６７は、金属膜２８、シリコン電極３７、及びシリサイド層７３を有している。
【００２１】
またＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴは、それぞれ層間絶縁膜７６に埋め込まれたコンタクトプラグ７８に接続している。
【００２２】
次に、本発明の実施形態にかかる半導体装置の製造方法について、図２〜図１０の断面図を参照して説明する。
【００２３】
まず、図２（ａ）に示すように、基板１０上に素子分離絶縁膜１２、１４を形成する。基板１０には、例えばシリコン基板を用いることができる。素子分離絶縁膜１２、１４の形成方法は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。次いで、ＮチャネルＭＯＳＦＥＴが形成される領域にＰ型ウエル１６を形成し、ＰチャネルＭＯＳＦＥＴが形成される領域にＮ型ウエル１８を形成する。
【００２４】
次に図２（ｂ）に示すように、界面絶縁膜２０として１．０ｎｍの酸窒化膜を形成する。界面絶縁膜２０は、例えば硫酸／過酸化水素水混合液、オゾン水、塩酸／オゾン水、熱酸化後によりシリコン酸化膜を形成した後に、プラズマ窒化を行うことにより形成される。
【００２５】
その後、図２（ｃ）に示すように、Ｌａ膜２２を基板１０全面にスパッタ法により形成する。Ｌａ膜２２の膜厚は、０．１ｎｍ以上、２．０ｎｍ以下の範囲である。ＬａはＮチャネルＭＯＳＦＥＴの閾値電圧制御用の金属である。Ｌａ以外には、Ｄｙを使用することも可能である。
【００２６】
そして、図３（ａ）に示すように、レジストマスク２４を形成する。その後、ウェット処理により、Ｎ型ウエル１８上、および素子分離絶縁膜１４上のＬａ膜２２を除去する。ウェット処理は、希釈塩酸を用いる。そして図３（ｂ）に示すように、Ｌａ膜２２の除去後、アッシング処理により、レジストマスク２４を除去する。
【００２７】
次に、図３（ｃ）に示すように高誘電率ゲート絶縁膜２６を形成する。高誘電率ゲート絶縁膜２６は、例えばＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、Ｌａ２Ｏ３、ＨｆＡｌＯから選ばれる絶縁膜である。膜厚は、１．０ｎｍ以上、５．０ｎｍ以下である。高誘電率ゲート絶縁膜２６は、ＣＶＤ法、ＡＬ（Ａｔｏｍｉｃ Ｌａｙｅｒ）ＣＶＤ法、スパッタ法のいずれかを用いて形成することができる。続いて、高誘電率ゲート絶縁膜２６上に金属ゲート電極としての金属膜２８を形成する。金属膜２８は、例えばＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、Ａｌから選ばれる少なくとも一つの金属である。金属膜２８の膜厚は、１．０ｎｍ以上、２０．０ｎｍ以下である。
【００２８】
次に図４（ａ）に示すように、金属膜２８上に絶縁膜３０を形成する。絶縁膜３０の材料としては、シリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ、Ａｌ２Ｏ３等を用いることができる。絶縁膜３０の膜厚は、１．０ｎｍ〜２０．０ｎｍである。絶縁膜３０の成膜方法としては、ＣＶＤ法、スパッタ法等を用いることが可能である。
【００２９】
続いて、図４（ｂ）に示すようにレジストマスク３２を形成し、レジストマスク３２に、Ｎ型ウエル１８領域、及びＰ型ウエル１６領域上に位置する開口部を形成する。次いで、図４（ｃ）に示すように、レジストマスク３２をマスクとしてエッチングを行うことにより、Ｎ型ウエル１８領域及びＰ型ウエル１６領域の絶縁膜３０を除去する。この状態において、Ｎ型ウエル１８領域及びＰ型ウエル１６領域の金属膜２８は絶縁膜３０に被覆されていない。その後、レジストマスク３２を除去する。
【００３０】
そして、図５（ａ）に示すように、Ｎ型ウエル１８領域及びＰ型ウエル１６領域の金属膜２８上、及び絶縁膜３０上を含む全面にシリコン層３４を形成する。本実施形態におけるシリコン層３４はアモルファスシリコンである。アモルファスシリコンの膜厚は、１０ｎｍ以上、１００ｎｍ以下である。シリコン層３４の材料としては、ポリシリコンを用いてもよい。
【００３１】
続いて、図５（ｂ）に示すように、シリコン層３４上にハードマスク４０を成膜し、さらにハードマスク４０上にレジストマスク４２を形成する。ハードマスク４０は、シリコン酸化膜、シリコン窒化膜から選ばれる膜である。
【００３２】
次に、Ｄｒｙエッチング及びＷｅｔ処理により、図５（ｃ）に示すようにＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴのゲート電極６６，６７、並びにヒューズ素子１００を形成する。
【００３３】
そして、シリコン窒化膜をＡＬＣＶＤ法により形成し、図６（ａ）に示すように、ゲート電極６６，６７及びヒューズ素子１００にオフセットスペーサー膜４４を形成する。オフセットスペーサー膜４４は、シリコン酸化膜もしくは、シリコン窒化膜／シリコン酸化膜の積層構造でもよい。
【００３４】
その後図６（ｂ）に示すように、レジストマスク４６によりＮ型ウエル１８及びヒューズ素子１００を覆った後、Ｐ型ウエル１６に、エクステンション領域４８をイオン注入により形成する。注入条件は、例えばＢＦ２ ５０ｋｅＶ ３Ｅ１３ａｔｏｍｓ／ｃｍ２ ３０度、Ａｓ ２ｋｅＶ ８Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度である。
【００３５】
続いてレジストマスク４６を除去した後、図７（ａ）に示すように、同様にレジストマスク５０によりＰ型ウエル１６及びヒューズ素子１００を覆った後、Ｎ型ウエル１８に、エクステンション領域５２をイオン注入により形成する。注入条件は、例えばＡｓ ５０ｋｅＶ ３Ｅ１３ａｔｏｍｓ／ｃｍ２ ３０度、ＢＦ２ ３ｋｅＶ ８Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度である。
【００３６】
次に、レジストマスク５０を除去した後、シリコン窒化膜もしくはシリコン酸化膜を成膜し、ドライエッチングにより、図７（ｂ）に示すように、サイドウォールスペーサー膜５４を形成する。
【００３７】
その後図８（ａ）に示すように、レジストマスク５６によりＮ型ウエル１８及びヒューズ素子１００を覆った後、Ｐ型ウエル１６に、Ｄｅｅｐ ＳＤ領域５８をイオン注入により形成する。注入条件は、例えばＧｅ ３０ｋｅＶ ５Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度、Ａｓ １５ｋｅＶ ３Ｅ１５ａｔｏｍｓ／ｃｍ２ ０度、Ｐ ２０ｋｅＶ ５Ｅ１３ａｔｏｍｓ／ｃｍ２ ０度である。
【００３８】
続いてレジストマスク５６を除去した後、図８（ｂ）に示すように、同様にレジストマスク６０よりＰ型ウエル１６及びヒューズ素子１００を覆った後、Ｎ型ウエル１８に、Ｄｅｅｐ ＳＤ領域６２をイオン注入により形成する。注入条件は、例えばＧｅ ３０ｋｅＶ ５Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度、Ｂ ７ｋｅＶ ５．０Ｅ１３ａｔｏｍｓ／ｃｍ２ ０度、ＢＦ２ ９ｋｅＶ ２Ｅ１５ａｔｏｍｓ／ｃｍ２ ０度である。
【００３９】
図６（ｂ）、図７（ａ）、図８（ａ）、及び図８（ｂ）に示す工程において、ヒューズ素子１００はレジストマスクにより覆われている。このため、ヒューズ素子１００のシリコン層３４には不純物が注入されない。
【００４０】
そして、レジストマスク６０を除去した後、熱処理を行い、エクステンション、Ｄｅｅｐ ＳＤ領域を活性化させる。熱処理条件は、例えば１０５０℃、０秒である。この時、ＮチャネルＭＯＳＦＥＴ形成領域のＬａは、高誘電率ゲート絶縁膜２６の中へ拡散する。これにより、ＮチャネルＭＯＳＦＥＴには、Ｌａ含有高誘電率絶縁膜２７が形成される。
【００４１】
次に図９（ａ）に示すように、ＮｉＰｔ膜６８を、例えばスパッタリング法により形成する。そして、熱処理により、１次シリサイド層を形成した後、余剰ＮｉＰｔ膜６８を王水により除去し、更に熱処理を施すことにより、図９（ｂ）に示すように２次シリサイド層であるＮｉＰｔＳｉ膜であるシリサイド層７２，７３を形成する。シリサイド層７２，７３としては、ＮｉＰｔＳｉの他に、ＮｉＳｉ、ＰｔＳｉ等を用いることができる。
【００４２】
続いて、図１０（ａ）に示すように、コンタクトエッチングストッパー膜７４を成膜する。コンタクトエッチングストッパー膜７４は例えばシリコン窒化膜であり、その膜厚は１０ｎｍ以上１００ｎｍ以下である。そして、図１０（ｂ）に示すように、シリコン酸化膜からなる層間絶縁膜７６を成膜する。さらに、コンタクトプラグ７８、８０、８２を形成することにより、図１の半導体装置１が得られる。
【００４３】
次に、本実施形態の作用及び効果を説明する。本実施形態におけるヒューズ素子１００は、シリコン層３４と金属膜２８の間に、絶縁膜３０が介在している。このため、ヒューズ素子１００を切断するためにコンタクトプラグ８０からコンタクトプラグ８２へ電流を流した場合、電流は金属膜２８に流れずに、シリサイド層７３に流れる。したがって、シリサイド層７３に過電流を流すことができ、シリサイド層７３にダイシリサイド層や断絶した部分が形成され、シリサイド層７３が高抵抗化する。シリサイド層７３が高抵抗化すると、コンタクトプラグ８０とコンタクトプラグ８２の間に電圧をかけてもシリサイド層７３に電流が流れにくくなる。また、シリコン層３４と金属膜２８の間に絶縁膜３０が介在しているため、シリサイド層７３に電流が流れにくくなっても金属層２８に電流が流れることが抑制される。従って、ヒューズ素子１００には電流が流れにくい。従って、ヒューズ素子１００は高抵抗化する。この抵抗差を用いて、ヒューズ素子１００にヒューズとしての機能を確実に与えることができる。
【００４４】
本実施形態のヒューズ素子１００は、シリコン層３４と金属膜２８の間に、絶縁膜３０が介在する点以外は、ＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴと同様の構成を有する。このため、製造プロセスを複雑化することなく、素子形成領域におけるＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴと同時に製造可能である。したがって、製造コストが増大することを抑制できる。
【００４５】
なお、図１１（ｂ）において、特許文献１の技術に、特許文献２のＭＩＰＳ構造を単純に適用する際、ヒューズ素子に金属電極１１４を設けない構成とすることも考えられる。しかしながら、かかる構成では素子形成部に設けられたトランジスタ（不図示）に対して、ヒューズ素子の高さが低くなってしまう。このような高さの違いは、その後の層間絶縁膜形成工程において段差を生じで悪影響を与える。さらに、製造プロセスが複雑になるという問題もある。
【００４６】
これに対して本実施形態のヒューズ素子１００では、シリコン層３４と金属膜２８の間に、絶縁膜３０が介在する点以外は、ＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴと同様の構成を有するため、ヒューズ素子とＭＯＳＦＥＴの高さは略同一であり、その後の工程に与える影響はない。
【００４７】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態でヒューズ素子のシリコン層３４をノンドープとした例を示したが、本発明の構成は、ヒューズ素子１００にヒューズとして機能するために必要な抵抗差を与えられる範囲内であれば、Ｐ型またはN型の不純物がドーピングされていてもよい。
【符号の説明】
【００４８】
１ 半導体装置
１０ 半導体基板
１２ 素子分離絶縁膜（ＳＴＩ）
１４ 素子分離絶縁膜（ＳＴＩ）
１６ Ｐ型ウエル
１８ Ｎ型ウエル
２０ 界面絶縁膜
２２ Ｌａ膜
２４、３２、４２、４６、５０、５６、６０ レジストマスク
２６ 高誘電率ゲート絶縁膜
２７ Ｌａ含有高誘電率ゲート絶縁膜
２８ 金属膜
３０ 絶縁膜
３５ シリコン層
３４ シリコン電極
３７ シリコン電極
４０ ハードマスク
４４ オフセットスペーサー膜
４８ エクステンション領域
５２ エクステンション領域
５４ サイドウォールスペーサー膜
５８ Ｄｅｅｐ ＳＤ領域
６２ Ｄｅｅｐ ＳＤ領域
６４ ゲート絶縁膜
６５ ゲート絶縁膜
６６ ゲート電極
６７ ゲート電極
６８ ＮｉＰｔ膜
７２、７３ シリサイド層
７４ コンタクトエッチングストッパー膜
７６ 層間絶縁膜
７８ コンタクトプラグ
８０ コンタクトプラグ
８２ コンタクトプラグ
１００ ヒューズ素子
【特許請求の範囲】
【請求項１】
基板上にヒューズ素子を備える半導体装置であって、
前記ヒューズ素子は、
金属膜と、
前記金属膜の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられたシリコン層と、
前記シリコン層の上の少なくとも一部を覆うシリサイド層と、
からなることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記絶縁膜はシリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ、Ａｌ２Ｏ３から選ばれる少なくとも一つを有する半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ヒューズ素子は、前記基板と前記金属膜との間に位置するゲート絶縁膜をさらに含むことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記基板は、素子分離領域と素子形成領域とに区画されており、
前記素子分離領域の少なくとも一部に前記ヒューズ素子を備え、
前記素子形成領域には、金属ゲート電極を有するＭＯＳトランジスタをさらに備えることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ＭＯＳトランジスタは、
前記基板の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられた前記金属ゲート電極と、
前記金属ゲート電極の上に設けられたシリコン電極と、
前記シリコン電極の上に設けられたシリサイド層と、
を含む半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記ヒューズ素子の前記シリサイド層上に、互いに間隔を隔てて配置された第１のコンタクトプラグおよび第２のコンタクトプラグを有し、
前記第１のコンタクトプラグと前記第２のコンタクトプラグは、前記シリサイド層により電気的に接続されている半導体装置。
【請求項７】
請求項１乃至５いずれかに記載の半導体装置において、
前記ヒューズ素子のシリサイド層上に、互いに間隔を隔てて配置された第１のコンタクトプラグおよび第２のコンタクトプラグを有し、
前記第１のコンタクトプラグと前記第２のコンタクトプラグの間において、前記シリサイド層がダイシリサイド化又は断絶した領域を有している半導体装置。
【請求項８】
基板上にヒューズ素子を備える半導体装置の製造方法であって、
前記基板の上に金属膜を形成する工程と、
前記金属膜の上に絶縁膜を形成する工程と、
前記絶縁膜の上にシリコン層を形成する工程と、
前記シリコン層の上にシリサイド層を形成する工程と、を含み、
前記ヒューズ素子は、前記金属膜、前記絶縁膜、前記シリコン層、及び前記シリサイド層を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記基板は、前記ヒューズ素子が少なくとも一部に形成される素子分離領域と、ＭＯＳトランジスタが形成される素子形成領域とに区画されており、
前記基板の上に前記金属膜を形成する工程は、前記素子分離領域において前記ヒューズ素子の前記金属膜を形成すると同時に、前記素子形成領域において前記ＭＯＳトランジスタの金属ゲート電極を形成する工程を含み、
前記金属膜の上に前記絶縁膜を形成する工程において、前記素子分離領域において前記ヒューズ素子の前記金属膜の上に前記絶縁膜を形成し、かつ前記金属ゲート電極の上に前記絶縁膜を形成せず、
前記絶縁膜の上に前記シリコン層を形成する工程は、前記素子分離領域において前記ヒューズ素子の前記絶縁膜の上にシリコン層を形成すると同時に、前記素子形成領域において前記ＭＯＳトランジスタの前記金属ゲート電極の上にシリコン電極を形成する工程と、を含む半導体装置の製造方法。
【請求項１０】
請求項８または９に記載の半導体装置の製造方法において、
前記基板の上に前記金属膜を形成する工程の前に、前記基板の上にゲート絶縁膜を形成する工程をさらに含む、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記基板の上に前記ゲート絶縁膜を形成する工程は、前記素子分離領域に前記金属層の下に位置するゲート絶縁膜を形成すると同時に、前記素子形成領域に前記ＭＯＳトランジスタのゲート絶縁膜を形成する工程を含む、半導体装置の製造方法。
【請求項１】
基板上にヒューズ素子を備える半導体装置であって、
前記ヒューズ素子は、
金属膜と、
前記金属膜の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられたシリコン層と、
前記シリコン層の上の少なくとも一部を覆うシリサイド層と、
からなることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記絶縁膜はシリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ、Ａｌ２Ｏ３から選ばれる少なくとも一つを有する半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ヒューズ素子は、前記基板と前記金属膜との間に位置するゲート絶縁膜をさらに含むことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記基板は、素子分離領域と素子形成領域とに区画されており、
前記素子分離領域の少なくとも一部に前記ヒューズ素子を備え、
前記素子形成領域には、金属ゲート電極を有するＭＯＳトランジスタをさらに備えることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ＭＯＳトランジスタは、
前記基板の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられた前記金属ゲート電極と、
前記金属ゲート電極の上に設けられたシリコン電極と、
前記シリコン電極の上に設けられたシリサイド層と、
を含む半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記ヒューズ素子の前記シリサイド層上に、互いに間隔を隔てて配置された第１のコンタクトプラグおよび第２のコンタクトプラグを有し、
前記第１のコンタクトプラグと前記第２のコンタクトプラグは、前記シリサイド層により電気的に接続されている半導体装置。
【請求項７】
請求項１乃至５いずれかに記載の半導体装置において、
前記ヒューズ素子のシリサイド層上に、互いに間隔を隔てて配置された第１のコンタクトプラグおよび第２のコンタクトプラグを有し、
前記第１のコンタクトプラグと前記第２のコンタクトプラグの間において、前記シリサイド層がダイシリサイド化又は断絶した領域を有している半導体装置。
【請求項８】
基板上にヒューズ素子を備える半導体装置の製造方法であって、
前記基板の上に金属膜を形成する工程と、
前記金属膜の上に絶縁膜を形成する工程と、
前記絶縁膜の上にシリコン層を形成する工程と、
前記シリコン層の上にシリサイド層を形成する工程と、を含み、
前記ヒューズ素子は、前記金属膜、前記絶縁膜、前記シリコン層、及び前記シリサイド層を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記基板は、前記ヒューズ素子が少なくとも一部に形成される素子分離領域と、ＭＯＳトランジスタが形成される素子形成領域とに区画されており、
前記基板の上に前記金属膜を形成する工程は、前記素子分離領域において前記ヒューズ素子の前記金属膜を形成すると同時に、前記素子形成領域において前記ＭＯＳトランジスタの金属ゲート電極を形成する工程を含み、
前記金属膜の上に前記絶縁膜を形成する工程において、前記素子分離領域において前記ヒューズ素子の前記金属膜の上に前記絶縁膜を形成し、かつ前記金属ゲート電極の上に前記絶縁膜を形成せず、
前記絶縁膜の上に前記シリコン層を形成する工程は、前記素子分離領域において前記ヒューズ素子の前記絶縁膜の上にシリコン層を形成すると同時に、前記素子形成領域において前記ＭＯＳトランジスタの前記金属ゲート電極の上にシリコン電極を形成する工程と、を含む半導体装置の製造方法。
【請求項１０】
請求項８または９に記載の半導体装置の製造方法において、
前記基板の上に前記金属膜を形成する工程の前に、前記基板の上にゲート絶縁膜を形成する工程をさらに含む、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記基板の上に前記ゲート絶縁膜を形成する工程は、前記素子分離領域に前記金属層の下に位置するゲート絶縁膜を形成すると同時に、前記素子形成領域に前記ＭＯＳトランジスタのゲート絶縁膜を形成する工程を含む、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−２７２５９７（Ｐ２０１０−２７２５９７Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２１３７９（Ｐ２００９−１２１３７９）
【出願日】平成２１年５月１９日（２００９．５．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月１９日（２００９．５．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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