半導体集積回路
【課題】 ゲート酸化膜の信頼性を維持しながら、待機時のリーク電流を抑制でき、回路面積の増加を最小限にでき、欠陥を確実に検出することができる半導体集積回路を実現する。
【解決手段】 論理回路１０と電源電圧Ｖddの供給端子との間にスイッチング回路２０を設ける。動作時に、スイッチング回路２０のトランジスタＭＰ０のゲートに０Ｖの電圧を印加し、チャネル領域に電源電圧Ｖddと同じかまたは僅かに低いバイアス電圧ＶBを印加することで、トランジスタＭＰ０のしきい値電圧を低くし、その電流駆動能力を大きくする。待機時にトランジスタＭＰ０のゲートに電源電圧Ｖddと同じ電圧を印加し、ソースに電源電圧より低い電圧を印可し、チャネル領域に電源電圧Ｖddと同じかまたはそれより高いバルクバイアス電圧ＶBを印加し、トランジスタＭＰ０のドレイン電流を最少化することにより、論理回路１０の電流経路を遮断し、リーク電流の発生を抑制する。
【解決手段】 論理回路１０と電源電圧Ｖddの供給端子との間にスイッチング回路２０を設ける。動作時に、スイッチング回路２０のトランジスタＭＰ０のゲートに０Ｖの電圧を印加し、チャネル領域に電源電圧Ｖddと同じかまたは僅かに低いバイアス電圧ＶBを印加することで、トランジスタＭＰ０のしきい値電圧を低くし、その電流駆動能力を大きくする。待機時にトランジスタＭＰ０のゲートに電源電圧Ｖddと同じ電圧を印加し、ソースに電源電圧より低い電圧を印可し、チャネル領域に電源電圧Ｖddと同じかまたはそれより高いバルクバイアス電圧ＶBを印加し、トランジスタＭＰ０のドレイン電流を最少化することにより、論理回路１０の電流経路を遮断し、リーク電流の発生を抑制する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、例えば、待機時のリーク電流を抑制することによって消費電力を低減でき、かつ回路面積の増加を最小限に抑制できる半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、半導体微細加工技術の進歩につれて、移動通信端末、小型のソリッド・オーディオプレーヤ、ノートパソコンなどのような携帯型の半導体装置が普及しつつある。これらの半導体装置には電池によって必要な電力が供給されるので、長時間の稼働を可能にするために低消費電力化は不可欠である。
【０００３】
半導体集積回路において、低消費電力化の有効な手段の一つは低電圧化である。このため、半導体集積回路を駆動する電源電圧が１．０Ｖまたはそれ以下のものが試作され、あるいは既に製品化されている。電源電圧が低下して、例えば、ＭＯＳトランジスタのしきい値電圧Ｖthに近づくと、動作速度の低下が問題となる。低電源電圧において半導体集積回路の動作速度を維持するために、通常のトランジスタよりしきい値電圧が低いトランジスタが必要となる。しかし、トランジスタのしきい値電圧の低下に伴い、リーク電流が増加する。このため、動作時以外の待機状態において、リーク電流による消費電力の増加が無視できなくなる程度になり、低電圧化の本来の目的である低消費電力化を実現できなくなる。
【０００４】
待機時のリーク電流を低減するために、これまでに種々の技術が提案されている。図１８にはその一例を示している。この技術は、低しきい値電圧のＭＯＳトランジスタから構成されている機能回路、例えば、所定の論理演算を行う論理回路の電流供給経路に低しきい値電圧を持つｐＭＯＳトランジスタを設けて、待機時、当該トランジスタのゲートに電源電圧より高い電圧を印加することにより当該トランジスタを強いオフ状態にすることによって、電流の経路を遮断し、低しきい値電圧トランジスタのリーク電流を低減させるものである。このため、電流経路に挿入されるトランジスタは、カットオフトランジスタとも呼ばれる。また、この強いオフ状態はスーパーカットオフ状態と呼ばれる。
【０００５】
図１８に示すように、論理回路ＣＭは、ｐＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３及びｎＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３によって構成されている。これらのＭＯＳトランジスタは、しきい値電圧が通常のトランジスタのしきい値電圧より低く形成された低しきい値電圧トランジスタである。例えば、ｐＭＯＳトランジスタのしきい値電圧Ｖthpは−０．２Ｖ程度、ｎＭＯＳトランジスタのしきい値電圧Ｖthnは、０．２Ｖ程度である。
【０００６】
論理回路ＣＭは、仮想の電源供給端子であるノードＮ１と接地線Ｇ１との間に接続され、入力信号ＳａとＳｂに対して、所定の論理演算を行い、演算結果Ｓｃを出力する。
【０００７】
カットオフトランジスタＭＰ０は、ソースが電源電圧ＶDDの供給線Ｐ１に接続され、ドレインがノードＮ１に接続されているｐＭＯＳトランジスタである。トランジスタＭＰ０のしきい値電圧の絶対値は、論理回路ＣＭを構成するｐＭＯＳトランジスタＭＰ１〜ＭＰ３のしきい値電圧と同じである。
【０００８】
トランジスタＭＰ０のゲートに制御信号ＳＩＧが印加される。動作時に制御信号ＳＩＧが低いレベル、例えば、接地電位ＧＮＤと同じ電圧に保持され、待機時に制御信号ＳＩＧが高いレベル、例えば、電源電圧ＶDDより高い電圧に保持される。例えば一例として、電源電圧ＶDDは論理回路ＣＭが動作する最低の電圧、例えば、０．５Ｖである。動作時に制御信号ＳＩＧは接地電位ＧＮＤ電圧、すなわち０．０Ｖ、待機時に制御信号ＳＩＧは１．０Ｖに保持されるとする。
【０００９】
このため、動作時にトランジスタＭＰ０のゲート−ソース間電圧Ｖgsは、０Ｖ−０．５Ｖ＝−０．５Ｖとなり、その絶対値がトランジスタＭＰ０のしきい値電圧−０．２Ｖの絶対値より大きく、トランジスタＭＰ０が導通し、動作時における論理回路ＣＭへの電流の供給を低電圧でも十分確保することができる。
【００１０】
一方、待機時では、トランジスタＭＰ０のゲート−ソース間電圧Ｖgsは、１．０Ｖ−０．５Ｖ＝０．５Ｖとなり、このため、しきい値電圧−０．２ＶのトランジスタＭＰ０がスーパーカットオフ状態となる。カットオフ用トランジスタＭＰ０がスーパーカットオフ状態になるようなゲート電圧が印加されているので、待機時のリーク電流を抑えることができ、消費電力の低減を実現可能である。
【００１１】
また、別の技術によれば、例えば図１９に示すように、ＭＰ０に通常のｐＭＯＳトランジスタのしきい値電圧の絶対値より高いしきい値電圧Ｖthpを持つｐＭＯＳトランジスタ、例えば、通常のｐＭＯＳトランジスタのしきい値電圧を−０．５Ｖとすると、Ｖthp＝−０．７Ｖを持つトランジスタを用い、動作時にトランジスタＭＰ０のゲートに接地電圧より低い制御信号ＳＩＧ、例えば、ＳＩＧ＝−０．８Ｖを印加することにより、上と同様の効果が得ることができる。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、上述したように待機時のリーク電流経路をカットオフ用トランジスタを用いて遮断する技術では、カットオフトランジスタにおけるゲート酸化膜の信頼性の確保に難しい点がある。例えば、上述した図１８の例において、待機時に例えば、トランジスタＭＰ３とＭＮ３からなるインバータの出力信号Ｓｃがローレベルにあるとき、トランジスタＭＰ３のドレインがローレベルにある。トランジスタＭＰ３のリーク電流により、やがてそのソース、即ち、ノードＮ１の電位がローレベル、例えば０Ｖに引き下がる。このとき、カットオフトランジスタＭＰ０において、ドレインが０Ｖにあり、ゲートに高電圧、例えば、電源電圧ＶDD＋０．５Ｖの制御信号ＳＩＧが印加されるので、トランジスタＭＰ０のゲート・ドレイン間に電源電圧ＶDD＋０．５Ｖの電圧差が生じる。この場合、待機時にゲート酸化膜にストレスがかかり、その信頼性の確保が困難である。
【００１３】
また、上述の図１９に示した例では、動作時において、ＭＰ０のゲートに印加される電圧が、Ｖdd＋０．８Ｖとなり、ゲート酸化膜の信頼性の確保が困難である。
【００１４】
ゲート酸化膜の信頼性を確保するために、カットオフトランジスタを、例えば、縦続接続された２段のトランジスタによって構成することも提案されている。この場合、待機時にゲート酸化膜にかかる電圧がトランジスタの段数分で分散され、ゲート酸化膜の信頼性の改善が期待できるが、カットオフトランジスタの数分だけ回路面積が増加してしまう。さらに縦続接続されたトランジスタのオン抵抗により、回路に供給される電流が制限され、回路速度の大幅な低下を招くことになる。また、上述した技術では、製造上の欠陥などを検出するために有効なＩddqテストの実施方法がない。例えば、カットオフトランジスタがオンしているとき、その電流がもともとリーク電流の大きい高性能トランジスタまたは低しきい値電圧トランジスタによるものか、あるいは欠陥による漏れ電流なのかを識別することができない。このため、製品を検査するため時間及びコストがかかり、量産する場合大きな障壁になるという不利益がある。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ゲート酸化膜の信頼性を維持しながら、待機時のリーク電流を抑制でき、回路面積の増加を最小限にでき、欠陥を確実に検出することができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明の半導体集積回路は、所定の処理を行なう機能回路と、電源電圧制御信号に応じて第１の電源電圧または上記第１の電源電圧よりも高い第２の電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電源供給を制御するトランジスタと、上記電源電圧制御信号および上記導通制御信号を供給する制御回路とを有し、上記機能回路が待機状態にあるときには上記電圧供給回路が上記第１の電源電圧を供給し、上記機能回路が動作状態にあるときには上記電圧供給回路が上記第２の電源電圧を供給する。
【００１７】
また、本発明では、好適には、上記トランジスタがｐＭＯＳトランジスタで構成され、上記機能回路が待機状態にあるときに上記導通制御信号の電圧レベルが上記第１の電源電圧よりも高いレベルである。
【００１８】
また、本発明では、好適には、上記機能回路が待機状態にあるときに上記トランジスタのチャネル領域に印加されるバイアス電圧が上記第１の電源電圧または上記第１の電源電圧よりも高い電圧であり、上記機能回路が動作状態にあるときに上記バイアス電圧が上記第２の電源電圧または上記第２の電源電圧よりも低い電圧である。
【００１９】
更に、本発明の半導体集積回路は、所定の処理を行なう機能回路と、電源電圧制御信号に応じて第１の電源電圧または上記第１の電源電圧よりも高い第２の電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電源供給を制御するトランジスタと、上記電源電圧制御信号および上記導通制御信号を供給する制御回路とを有し、上記機能回路が待機状態にあるときには上記電圧供給回路が上記第２の電源電圧を供給し、上記機能回路が動作状態にあるときには上記電圧供給回路が上記第１の電源電圧を供給する。
【００２０】
また、本発明では、好適には、上記トランジスタがｎＭＯＳトランジスタで構成され、上記機能回路が待機状態にあるときに上記導通制御信号の電圧レベルが上記第２の電源電圧よりも低いレベルである。
【００２１】
また、本発明では、好適には、上記機能回路が待機状態にあるときに上記トランジスタのチャネル領域に印加されるバイアス電圧が上記第２の電源電圧または上記第２の電源電圧よりも低い電圧であり、上記機能回路が動作状態にあるときに上記バイアス電圧が上記第１の電源電圧または上記第１の電源電圧よりも高い電圧である。
【００２２】
更に、本発明の半導体集積回路は、所定の処理を行なう複数の機能回路と、それぞれが上記複数の機能回路の各々に対応し、上記機能回路の電源電圧入力端子と電源電圧供給端子との間に接続されている複数のスイッチング回路と、それぞれが上記複数のスイッチング回路の各々に対応する複数のラッチ回路が縦続接続されているスキャンパス回路とを有し、上記スイッチング回路の制御端子に上記ラッチ回路に記憶されているデータに応じた電圧信号が印加され、当該電圧信号に応じて上記スイッチング回路が導通または非導通状態となる。
【００２３】
更に、本発明の半導体集積回路は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを含み、所定の処理を行なう機能回路と、上記機能回路のトランジスタの駆動能力に対応する制御データを生成するデータ生成回路と、上記制御データに応じて電圧値の異なる電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電圧供給を制御するトランジスタとを有する。
【００２４】
また、本発明では、好適には、上記データ生成回路が上記制御データを設定するためのヒューズ回路を有する。
【発明の効果】
【００２５】
以上説明したように、本発明の半導体集積回路によれば、論理回路への駆動電流の供給経路にスイッチング回路を設けて、動作時にスイッチング回路をオンし、論理回路に駆動電流を供給し、待機時にスイッチング回路をオフし、論理回路の低しきい値電圧トランジスタのリーク電流の発生を抑制することができる。待機時に、スイッチング回路を構成するｐＭＯＳトランジスタのゲートにソース電圧以上の電圧を印加する、いわゆるスーパーカットオフ状態にし、さらにトランジスタのチャネル領域に電源電圧と同レベルまたは電源電圧より高いレベルのバルクバイアス電圧を印加することによって、待機時におけるスイッチング用トランジスタの電流を低く抑え、リーク電流の発生を抑制する。さらにスイッチトランジスタのゲート−ソース間電圧を適当に設定することにより、ドレイン電流を最少化する。また、本発明の別の実現法は、上記スイッチングトランジスタをｎＭＯＳとし、双対な回路とバイアス電圧を用いて構成される。また、本発明によれば、動作時にスイッチング用トランジスタのチャネル領域に電源電圧よりわずか低い電圧を印加することによって、スイッチング用トランジスタのしきい値電圧を低く制御し、その電流駆動能力を向上させ、トランジスタの面積の増加を抑制できる。さらに、本発明によれば、スキャンパス回路を用いてスイッチング用トランジスタのオン／オフ状態を制御することによって、Ｉddq測定を実施することができる利点がある。また、本発明においては、半導体集積回路のテストによってプロセス条件を推定し、そのプロセス条件に最適な電源電圧を設定するためのデータを半導体チップに書き込むので、プロセス条件がばらついても最適な電源電圧を回路素子に供給することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る半導体集積回路の第１の実施形態を示す回路図である。
【図２】ＭＯＳトランジスタの電流特性を示すグラフであり、トランジスタのドレイン電流のＬＣＶを示すグラフである。
【図３】トランジスタのドレイン電流とバルクバイアス電圧との関係を示すグラフである。
【図４】第１の実施形態の半導体集積回路における動作時のバイアス状態を示す回路図である。
【図５】第１の実施形態の半導体集積回路における待機時のバイアス状態を示す回路図である。
【図６】本発明に係る半導体集積回路の第２の実施形態を示す回路図であり、動作時のバイアス状態を示す回路図である。
【図７】第２の実施形態の半導体集積回路における待機時のバイアス状態を示す回路図である。
【図８】本発明に係る半導体集積回路の第３の実施形態を示す回路図であり、動作時のバイアス状態を示す回路図である。
【図９】第３の実施形態の半導体集積回路における待機時のバイアス状態を示す回路図である。
【図１０】本発明の半導体集積回路におけるＩddqテストを行う一回路例を示す回路図である。
【図１１】本発明に係る半導体集積回路の第４の実施形態を示す回路図である。
【図１２】ヒューズ回路の一構成例を示す回路図である。
【図１３】回路素子のプロセス条件及びそれぞれのプロセス条件における電源電圧を示す図である。
【図１４】動作時においてデバイスのプロセス条件に応じて設定された制御データＤＡＴの各ビットと制御電圧例を示す図である。
【図１５】待機時においてデバイスのプロセス条件に応じて設定された制御データＤＡＴの各ビットと制御電圧例を示す図である。
【図１６】動作時に電圧レギュレータによって生成される電源電圧及びそれぞれの電源電圧の供給先を示す回路図である。
【図１７】待機時に電圧レギュレータによって生成される電源電圧及びそれぞれの電源電圧の供給先を示す回路図である。
【図１８】待機時のリーク電流を低減するための半導体集積回路の一例を示す回路図である。
【図１９】待機時のリーク電流を低減するための半導体集積回路の他の構成例を示す回路図である。
【発明を実施するための形態】
【実施例１】
【００２７】
図１は本発明に係る半導体集積回路の第１の実施形態を示す回路図である。図示のように、本実施形態の半導体集積回路は、ＣＭＯＳ構造の論理回路１０と、論理回路１０に動作電流を供給するスイッチング回路２０と、可変かつ複数の電圧を供給できる電圧レギュレータ（Voltage Regulator）４０と、電圧レギュレータ４０を制御する制御回路３０とによって構成されている。
【００２８】
本実施形態の半導体集積回路では、ＭＯＳトランジスタのゲート−ソース間電圧Ｖgsがある特定の値に保持されているとき、当該トランジスタのリーク電流がもっとも低い値にある特徴を利用して、リーク電流の低減を実現する。なお、ゲート電圧Ｖgsに応じてリーク電流に最小値が存在する現象をＬＣＶ（Leakage
Current Valley:リーク電流の谷）と呼ぶ。
【００２９】
図４に示すように、論理回路１０は、ｐＭＯＳトランジスタＭＰ１とｎＭＯＳトランジスタＭＮ１によって構成されたＣＭＯＳインバータである。なお、論理回路１０は、これに限定されるものではなく、例えば、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路など他の論理回路でもよい。なお、論理回路１０を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタは、通常のＭＯＳトランジスタよりしきい値電圧、またはしきい値電圧の絶対値が低い、いわゆる低しきい値電圧トランジスタである。例えば、通常のｐＭＯＳトランジスタのしきい値電圧Ｖthpが約−０．７Ｖ、ｎＭＯＳトランジスタのしきい値電圧Ｖthnが約０．７Ｖに対して、論理回路１０を構成するｐＭＯＳトランジスタのしきい値電圧Ｖthpが−０．２Ｖで、ｎＭＯＳトランジスタのしきい値電圧Ｖthnが０．２Ｖである。
【００３０】
図１において、スイッチング回路２０は、ｐＭＯＳトランジスタＭＰ０によって構成されている。トランジスタＭＰ０は、論理回路を構成する低しきい値トランジスタと同じか、より高いしきい値電圧を持ち、そのしきい値電圧は、例えば、−０．２Ｖである。
【００３１】
スイッチング回路２０は、動作時に論理回路１０に動作電流を供給し、待機時に論理回路１０における低しきい値電圧トランジスタのリーク電流を抑制する。図４に示すように、スイッチング回路２０において、トランジスタＭＰ０はソースが電源電圧Ｖddの供給線に接続され、ドレインがノードＮ１に接続されている。ノードＮ１は即ち論理回路１０の仮想の電源電圧供給端子である。トランジスタＭＰ０が導通（オン）状態にあるとき、電源電圧ＶddがノードＮ１に印加され、論理回路１０に駆動電流が供給される。一方、トランジスタＭＰ０が遮断（オフ）状態にあるとき、論理回路１０への電流の供給が遮断される。このため、論理回路１０のリーク電流の発生が抑制される。
【００３２】
トランジスタＭＰ０のゲートには、動作時と待機時にそれぞれ異なるレベルの制御信号ＳGが印加される。当該制御信号ＳGのレベルに応じて、トランジスタＭＰ０がオンまたはオフする。さらに、トランジスタＭＰ０のソースの電源電圧も動作時と待機時にそれぞれ異なるレベルの電圧が印加される。従来の技術では電源電圧は動作時と待機時に同じ値に保持される。しかし、本実施形態の半導体集積回路においては論理回路１０の状態によって、電源電圧Ｖdd、Ｖddsが切り替えられる。例えば、動作状態において、電源電圧はＶddはトランジスタの公称動作電圧ＶddNに設定される。待機状態においては、電源電圧はＶddNよりわずかに低い値ＶddL、例えば、ＶddL=ＶddN−０．３Ｖに設定される。このことにより、スイッチトランジスタＭＰ０のゲート−ソース間電圧が通常使用時の電圧と逆の符号になり、スーパーカットオフ状態が実現される。
【００３３】
図２は、ｐＭＯＳトランジスタＭＰ０のドレイン電流ＩDとゲート−ソース間電圧Ｖgsとの関係を示すグラフである。このグラフにおいて、トランジスタＭＰ０のドレイン・ソース間電圧Ｖdsは、例えば、−１．５Ｖである。また、トランジスタＭＰ０のチャネル幅Ｗは１０μｍ、チャネル長Ｌは０．２１μｍであるとする。
【００３４】
図２に示すように、トランジスタのドレイン電流がゲート−ソース間電圧Ｖgsに従って変化する。ゲート−ソース間電圧Ｖgsがある特定の値、例えば、図２では、Ｖgsが約０．２Ｖの場合、トランジスタＭＰ０のドレイン電流がもっとも低い値になる。即ち、リーク電流の谷（ＬＣＶ）が存在する。以下、このときのゲート−ソース間電圧をＶgsVとする。
【００３５】
上述したように、待機時にトランジスタＭＰ０のゲートに印加される制御信号ＳGを制御して、トランジスタのゲート−ソース間電圧ＶgsをＶgsVに等しくすることによって、待機時におけるトランジスタＭＰ０のドレイン電流ＩDをもっとも小さくすることができる。このため、論理回路１０のリーク電流を大幅に低減させることができる。例えば、ゲート−ソース間電圧Ｖgsが０Ｖのときに比べて、Ｖgs＝ＶgsVにおいて、トランジスタのドレイン電流ＩDが約１／７００に低減される。
【００３６】
さらに、待機時にトランジスタＭＰ０のチャネル領域に、そのソースに印加される電圧よりも高い電圧を加えることにより、ドレイン電流をさらに減少することが可能である。図３は、ｐＭＯＳトランジスタのチャネル領域に印加されるバイアス電圧Ｖbs（以下、これをバルクバイアス電圧という）に応じたドレイン電流の変化を示している。図３では、例として、バルクバイアス電圧Ｖbsが−０．５Ｖ、０Ｖ及び１．８Ｖにおいてドレイン電流ＩDとゲート−ソース間電圧Ｖgsとの関係を示している。図示のように、バルクバイアス電圧Ｖbsが−０．５Ｖのとき、ドレインＩDがもっとも大きく、バルクバイアス電圧Ｖbsが１．８Ｖのとき、ドレイン電流ＩDがもっとも小さい。即ち、ｐＭＯＳトランジスタのゲート−ソース間電圧Ｖgsが一定の場合、バルクバイアス電圧Ｖbsが大きくなるにつれてドレイン電流が小さくなる。このため、動作時及び待機時に、トランジスタＭＰ０のバルクバイアス電圧Ｖbsを制御することによって、ドレイン電流ＩDを制御できる。例えば、待機時にバルクバイアス電圧Ｖbsを高く制御することによって、スーパーカットオフの効果に加えて、ドレインＩDをさらに小さく抑制することができる。
【００３７】
また、動作状態においては、トランジスタＭＰ０のゲート電圧ＳGは接地電位と同じレベルに保持される。トランジスタＭＰ０は低しきい値電圧のトランジスタであるので、動作時における回路性能の劣化は抑えられる。さらにトランジスタＭＰ０のチャネル領域にソース電圧よりわずかに低いバルクバイアス電圧Ｖbsを印加することにより、論理回路１０に大きな動作電流を供給でき、動作速度の向上を実現できる。
【００３８】
図４は、動作時におけるトランジスタＭＰ０のバイアス状態を示す図である。図示のように、動作時にトランジスタＭＰ０のゲートに印加されるゲート電圧ＳGが接地電位ＧＮＤに保持され、そのチャネル領域に電源電圧Ｖddよりわずかに低いバイアス電圧Ｖddsが印加される。また、動作時にトランジスタＭＰ０のソースに供給される電源電圧Ｖddは、トランジスタの公称動作電圧ＶddNに設定される。
【００３９】
図５は、待機時におけるトランジスタＭＰ０のバイアス状態を示す図である。図示のように、待機時にトランジスタＭＰ０のソースに供給される電源電圧Ｖddは、公称動作電圧ＶddNよりわずか低い電圧ＶddL、例えば、ＶddL＝ＶddN−０．３Ｖに設定される。この状態において、トランジスタＭＰ０がスーパーカットオフ状態にあり、また、待機時にトランジスタＭＰ０のチャネル領域にソースに供給される電源電圧ＶddLより高い電圧Ｖb、即ちＶb＝ＶddL＋αを印加することによって、ドレイン電流ＩDをさらに抑制することができる。
【００４０】
以上、説明したように、本実施形態によれば、待機時に、トランジスタＭＰ０のゲートに動作時電源電圧ＶddNと同じ電圧の制御信号ＳGを印加し、ソースにそれより低い電圧ＶddLを印加することにより、ＭＰ０をいわゆるスーパーカットオフ状態にし、さらにＭＯＳトランジスタのドレイン電流がそのゲート−ソース間電圧Ｖgsがある特定の値において最小値になる、いわゆるリーク電流の谷（ＬＣＶ）を利用して、トランジスタＭＰ０のソースに印加される電圧と制御信号ＳGの差を適宜制御することによって、そのドレイン電流ＩDを最小値に抑え、さらにトランジスタＭＰ０のチャネル領域にそのソース電圧より高いバルクバイアス電圧ＶB、たとえばＩ／Ｏの電源電圧３．３Ｖを印加することによって、待機時における論理回路１０のリーク電流を大幅に低減することができ、待機時のリーク電流による消費電力の低減を実現できる。さらに動作時にトランジスタＭＰ０のチャネル領域にそのソース電圧よりわずかに低いバルクバイアス電圧を印加することにより、動作速度の向上を実現できる。
【実施例２】
【００４１】
図６は本発明に係る半導体集積回路の第２の実施形態を示す回路図である。図示のように、本実施形態の半導体集積回路では、電圧レギュレータ（Voltage Regulator）の代わりに電源電圧切り替え回路５０が設けられている。電源電圧切り替え回路５０は、動作時及び待機時においてスイッチング回路２０に供給される電源電圧のレベルを切り替える。
【００４２】
上述した半導体集積回路の第１の実施形態においては、電圧レギュレータ４０を用いてスイッチング回路２０に供給される電源電圧を切り替える。半導体集積回路の動作状態に応じて、電源電圧のレベルを高速に切り替える必要がある。例えば、待機状態から動作状態に切り替わったとき、スイッチング回路２０に供給される電源電圧が数クロック周期のうちにＶddsからＶddに切り替わらなければ論理回路１０の応答性が影響を受ける。
【００４３】
電圧レギュレータ回路４０が高速に電源電圧を切り替える要求を満たせない場合、本実施形態に示すように、電源電圧切り替え回路５０を設けて、これによってスイッチング回路２０に供給される電源電圧を高速に切り替える。
【００４４】
図６に示すように、電源電圧切り替え回路５０は、ｐＭＯＳトランジスタＰＴ１とＰＴ２によって構成されている。トランジスタＰＴ１のソースは電源電圧Ｖddsの供給端子に接続され、ドレインはトランジスタＭＰ０のソースに接続されている。トランジスタＰＴ２のソースは電源電圧Ｖddの供給端子に接続され、ドレインはトランジスタＭＰ０のソースに接続されている。トランジスタＰＴ１とＰＴ２のチャネル領域はともに電源電圧Ｖddの供給端子に接続されている。
【００４５】
トランジスタＰＴ１のゲートに制御信号Ｓc1が印加され、トランジスタＰＴ２のゲートに制御信号Ｓc2が印加される。このため、トランジスタＰＴ１とＰＴ２は、制御信号Ｓc1とＳc2に応じてそれぞれのオン／オフ状態が制御される。
【００４６】
トランジスタＰＴ１がオン状態にあるとき、トランジスタＭＰ２はオフ状態にあり、電源電圧Ｖddsがスイッチング回路２０を構成するトランジスタＭＰ０のソースに入力される。一方、トランジスタＰＴ２がオン状態にあるとき、トランジスタＭＰ１はオフ状態にあり、電源電圧ＶddがトランジスタＭＰ０のソースに入力される。電源電圧Ｖdds，ＶddはそれぞれＶddLおよびＶddNに設定される。
【００４７】
上述したように、本実施形態の半導体集積回路において、電源電圧切り替え回路５０に入力される制御信号Ｓc1とＳc2を制御することによって、スイッチング回路２０に供給される電源電圧のレベルを高速に切り替えることができる。
【００４８】
図６は、動作時における電源電圧切り替え回路５０に入力される制御信号Ｓc1とＳc2の状態を示している。図示のように、この場合、制御信号Ｓc1が電源電圧ＶddNレベルに保持され、制御信号Ｓc2が接地電位ＧＮＤ、即ち０Ｖに保持される。この状態において、電源電圧切り替え回路５０のトランジスタＰＴ１がオフし、トランジスタＰＴ２がオンするので、電源電圧ＶddNがトランジスタＰＴ２を介して、トランジスタＭＰ０のソースに入力される。さらに、動作状態において、トランジスタＭＰ０のゲートに０Ｖの制御信号ＳGが印加されるので、トランジスタＭＰ０がオンし、論理回路１０に駆動電流が供給される。
【００４９】
図７は、待機時における電源電圧切り替え回路５０に入力される制御信号Ｓc1とＳc2の状態を示している。図示のように、この場合、制御信号Ｓc2が電源電圧ＶddNレベルに保持され、制御信号Ｓc1が０Ｖに保持される。この状態において、電源電圧切り替え回路５０のトランジスタＰＴ１がオンし、トランジスタＰＴ２がオフするので、電源電圧ＶddLがトランジスタＰＴ１を介して、トランジスタＭＰ０のソースに入力される。さらに、待機状態において、トランジスタＭＰ０のゲートに電源電圧ＶddNレベルの制御信号ＳGが印加されるので、トランジスタＭＰ０がオフする。このとき、トランジスタＭＰ０のゲート−ソース間電圧Ｖgsは、（ＶddN−ＶddL）である。例えば、電源電圧ＶddNを１．２Ｖ、ＶddLを０．９Ｖとすると、Ｖgsは０．３Ｖとなり、トランジスタＭＰ０のしきい値電圧Ｖthp（例えば、−０．２Ｖ）より十分大きいので、トランジスタＭＰ０がスーパーカットオフ状態にあり、論理回路１０のリーク電流の経路が遮断され、リーク電流の発生を抑制することができる。
【００５０】
以上説明したように、本実施形態によれば、電源電圧切り替え回路５０を設けて、スイッチング回路２０に供給する電源電圧を切り替える。電源電圧切り替え回路５０をｐＭＯＳトランジスタＰＴ１とＰＴ２によって構成し、制御信号Ｓc1とＳc2に応じてトランジスタＰＴ１とＰＴ２のオン／オフ状態を切り替える。動作時にスイッチング回路２０に電源電圧ＶddNを入力し、スイッチング回路２０を介して論理回路１０に駆動電流を供給する。待機時にスイッチング回路２０に電源電圧ＶddNより低い電圧ＶddLを供給し、また、スイッチング回路２０を遮断状態にすることによって、リーク電流の経路を遮断し、論理回路１０におけるリーク電流の発生を抑制できる。
【実施例３】
【００５１】
図８は本発明に係る半導体集積回路の第３の実施形態を示す回路図である。図示のように、本実施形態の半導体集積回路では、バルクバイアス切り替え回路６０を設けて、バルクバイアス電圧ＶBを切り替えて、スイッチング回路２０を構成するｐＭＯＳトランジスタＭＰ０のチャネル領域に印加する。
【００５２】
論理回路１０は、所定の論理演算を行う機能回路である。なお、図８において便宜上縦続接続されている２段のＭＯＳインバータによって構成された論理回路１０の一例を示しているが、論理回路１０は、これに限定されることはない。スイッチング回路２０はｐＭＯＳトランジスタＭＰ０によって構成されている。トランジスタＭＰ０のソースが電源電圧Ｖddの供給端子に接続され、ドレインがノードＮ１に接続されている。なお、ノードＮ１は論理回路１０の仮想の電源電圧供給端子である。トランジスタＭＰ０のゲートに制御信号ＳGが印加される。動作時に制御信号ＳGが０Ｖに保持され、待機時に制御信号ＳGが電源電圧ＶddNと同じレベル、例えば、１．２Ｖに保持される。また、待機時における、ＭＰ０のソース電圧はＶddNよりわずかに低い電圧、例えば、ＶddL＝ＶddN−０．３Ｖである。
【００５３】
バルクバイアス切り替え回路６０は、ｐＭＯＳトランジスタＰＴ３とＰＴ４によって構成されている。トランジスタＰＴ３のソースが電源電圧ＶddLの供給端子に接続され、ドレインがノードＮ２に接続されている。トランジスタＰＴ４のソースが電源電圧ＶddNより高い電圧ＶCCの供給端子に接続され、ドレインがノードＮ２に接続されている。トランジスタＰＴ３とＰＴ４のチャネル領域がともに電源電圧ＶCCの供給端子に接続されている。さらに、トランジスタＰＴ３のゲートに制御信号Ｓc1が印加され、トランジスタＰＴ４のゲートに制御信号Ｓc2が印加される。
【００５４】
ここで、電源電圧ＶCCは、例えば、３．３Ｖの電圧である。なお、この電源電圧ＶCCは、例えば、半導体集積回路のインターフェース回路などに供給される電源電圧である。即ち、実際の半導体集積回路において、電源電圧ＶCCは、より高い電源電圧が要求されるインターフェース回路などのコア部分の回路に供給される電圧である。このため、本実施形態の半導体集積回路では、この３．３Ｖの既存の電源電圧ＶCCを利用すればよく、昇圧回路などを用いて３．３Ｖの高電圧を発生する必要はない。
【００５５】
図８は、動作時における半導体集積回路のバイアス状態を示している。図示のように、動作時において、スイッチング回路２０のトランジスタＭＰ０のゲートに０Ｖの制御信号ＳGが印加されている。バルクバイアス切り替え回路６０において、トランジスタＰＴ３のゲートに０Ｖの制御信号Ｓc1が印加され、トランジスタＰＴ４のゲートに、例えば、電源電圧ＶCCと同じレベル、例えば３．３Ｖの制御信号Ｓc2が印加される。また、トランジスタＰＴ３のソースに１．０Ｖの電圧が印加される。
【００５６】
このバイアス状態において、バルクバイアス切り替え回路６０では、トランジスタＰＴ３がオンし、トランジスタＰＴ４がオフするので、トランジスタＰＴ３のソースに印加される１．０Ｖの電圧がトランジスタＭＰ０のチャネル領域に印加される。また、トランジスタＭＰ０において、ゲートに０Ｖの制御信号ＳGが印加されているので、トランジスタＭＰ０がオンする。このため、トランジスタＭＰ０を介して、論理回路１０に駆動電流が供給される。
【００５７】
図９は、待機時における半導体集積回路のバイアス状態を示している。図示のように、待機時においてスイッチング回路２０のトランジスタＭＰ０のゲートに電源電圧Ｖddレベル、例えば、１．２Ｖの制御信号ＳGが印加されている。バルクバイアス切り替え回路６０において、トランジスタＰＴ３のゲートに、電源電圧Ｖddレベル、例えば、１．２Ｖの制御信号Ｓc1が印加され、トランジスタＰＴ４のゲートに、０Ｖの制御信号Ｓc2が印加される。また、トランジスタＰＴ３のソースに１．２Ｖの電圧が印加される。
【００５８】
このバイアス状態において、バルクバイアス切り替え回路６０では、トランジスタＰＴ３がオフし、トランジスタＰＴ４がオンするので、トランジスタＰＴ４のソースに印加される３．３Ｖの電圧がトランジスタＭＰ０のチャネル領域に印加される。また、トランジスタＭＰ０において、ゲートに電源電圧Ｖddレベル、例えば、１．２Ｖの制御信号ＳGが印加されており、ソースに１．０Ｖの電圧が印加されているので、トランジスタＭＰ０はスーパーカットオフ状態になる。このため、待機時に論理回路１０におけるリーク電流の経路が遮断され、リーク電流による消費電力の増加が抑制される。
【００５９】
Ｉddq測定回路
図１０は、本発明の半導体集積回路において、Ｉddq測定を実施可能な回路の一例を示している。図示のように、この測定回路は、複数のフリップフロップ（ＦＦ）で構成されたスキャンパス回路、メモリ、論理回路、周辺回路などそれぞれの部分回路、及び各部分回路に駆動電流を供給するスイッチング回路によって構成されている。
【００６０】
図示のように、この測定回路において、フリップフロップ１１０，１２０，…，１８０によってスキャンパス回路が構成されている。当該スキャンパス回路によって、入力されるテストデータＳinが順次出力側に転送される。メモリ２１０、２２０、２７０、２８０、論理回路２３０、マイクロプロセッサコア２４０、ＤＳＰコア２５０、及び周辺回路２６０はそれぞれ電源電圧Ｖddで動作する機能回路である。
【００６１】
スイッチング回路は、ｐＭＯＳトランジスタ３１０，３２０，…，３８０によって構成されている。これらのトランジスタは、それぞれフリップフロップ１１０，１２０，…，１８０の保持データに応じてオン／オフし、オン状態にあるとき、所定の機能回路に駆動電流を供給する。オフ状態にあるとき、その機能回路への電流供給経路を遮断するので、機能回路におけるリーク電流の発生を抑制することができる。
【００６２】
上述したように構成された測定回路において、スキャンパス回路に入力されるテストデータのパターン（以下、これを単にテストパターンと呼ぶ）を適宜設計することによって、スイッチング回路を構成する各トランジスタ３１０，３２０，…，３８０のオン／オフ状態をそれぞれ個別に制御できる。このため、各機能回路への駆動電流の供給をそれぞれ個別に制御することができ、それぞれの機能回路に対して、Ｉddq測定を実施することができる。
【００６３】
例えば、テストパターンを適宜設計することによって、フリップフロップ１３０にデータ０を保持させ、それ以外のフリップフロップにすべてデータ１を保持させることができる。この状態において、トランジスタ３３０がオン状態にあり、それ以外のトランジスタがすべてオフ状態にある。このため、論理回路２３０に駆動電流が供給され、論理回路２３０が動作状態にある。一方、論理回路２３０以外の他の機能回路に駆動電流が供給されないので、これらの機能回路はすべて待機状態にある。さらに、待機状態にある機能回路において、スイッチング回路を構成するトランジスタがオフ状態にあり、リーク電流の経路が遮断されたので、リーク電流の発生が抑制される。
【００６４】
このとき、電源電圧Ｖddの供給端子Ｔddによって供給される電流が動作状態にある論理回路２３０に入力される。このため、端子Ｔddから入力される電流を測定することによって、論理回路２３０の動作時の消費電力を測定することができる。
【００６５】
上述したように、本例の測定回路において、複数の機能回路からなる半導体集積回路において、スキャンパス回路に入力されるテストパターンを適宜設定することによって、それぞれの機能回路に対して、動作時の消費電力を測定可能である。また、同じ原理により、各機能回路に対して、待機状態におけるリーク電流による消費電力も測定可能である。
【００６６】
上述したように、図１０に示す半導体集積回路において、スキャンパス回路の各フリップフロップによってスイッチング回路を構成する各トランジスタのオン／オフを制御することによって、それぞれの機能回路への駆動電流の供給を個別に制御することができる。スキャンパス回路に入力されるテストパターンを適宜設計することによって、所定の機能回路に対してＩddqの測定を実施することができる。
【実施例４】
【００６７】
図１１は、本発明に係る半導体集積回路の第４の実施形態を示す図である。図示のように、本実施形態の半導体集積回路は、電圧レギュレータ１００とデバイス２００によって構成されている。デバイス２００には、ヒューズ回路２０２が設けられている。当該ヒューズ回路２０２によって複数ビットの制御データＤＡＴが出力される。電圧レギュレータ１００は、ヒューズ回路２０２から制御データＤＡＴを受けて、この制御データ及びデバイス２００からの状態制御信号ＳCに応じて、デバイス２００に供給する電圧のレベルを制御する。図１１の例では、複数の異なるレベルの電圧Ｖdd1，Ｖdd2及びＶdd3が電圧レギュレータ１００からデバイス２００に供給される。
【００６８】
デバイス２００は、所定の機能を持つ機能回路である。当該デバイス２００のそれぞれの部分回路は、例えば、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタによって構成されている。製造工程におけるバラツキによって、ｐＭＯＳトランジスタまたはｎＭＯＳトランジスタの駆動能力にバラツキが生じるので、回路全体の動作速度にバラツキが生じる。このバラツキによる影響を低減するため、トランジスタの駆動能力に応じて、供給する電源電圧を制御することが有効である。即ち、トランジスタの駆動能力が強い場合、デバイス２００に供給する電源電圧のレベルを低く制御し、逆にトランジスタの駆動能力が弱い場合、デバイス２００に供給する電源電圧のレベルを高く制御する。
【００６９】
本実施形態の半導体集積回路では、デバイス２００を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの駆動能力に応じて、ヒューズ回路２０２にあるヒューズを切断することによって、制御データＤＡＴを設定することができ、これに応じて電圧レギュレータ１００は、デバイス２００のトランジスタの駆動能力に応じた電源電圧Ｖdd1，Ｖdd2及びＶdd3を供給できる。
【００７０】
図１２は、ヒューズ回路２０２の一構成部分を示す回路図である。図示のように、ヒューズ回路２０２は、ヒューズ、インバータ及びｎＭＯＳトランジスタからなるセットをＤＡＴのビット数分を用いて構成されている。図１２では、２ビットの制御データＤＡＴを生成するヒューズ回路を例に示している。図示のように、ヒューズ回路２０２は、ヒューズＦ１、インバータＩＮＶ１及びｎＭＯＳトランジスタＮＴ１からなるビットＤ１の生成部分と、ヒューズＦ２、インバータＩＮＶ２及びｎＭＯＳトランジスタＮＴ２からなるビットＤ２の生成部分とによって構成されている。
【００７１】
ヒューズＦ１が接続された状態において、インバータＩＮＶ１の入力端子が電源電圧Ｖddレベルに保持されるので、出力端子がローレベルに保持される。このため、トランジスタＮＴ１がオフし、インバータＩＮＶ１の入力端子のハイレベルが保持される。即ち、ヒューズＦ１の接続状態において、ビットＤ１がローレベルに保持される。このローレベルのデータを、例えば、論理“０”とする。ヒューズＦ２が切断された状態において、インバータＩＮＶ２の入力端子がフローティング状態にある。トランジスタＮＴ２のリーク電流によって当該入力端子の電圧が接地電位ＧＮＤまでに低下するので、インバータＩＮＶ２の出力端子がハイレベル、例えば、電源電圧Ｖddに保持される。このため、トランジスタＮＴ２がオン状態に保持され、インバータＩＮＶ２の入力端子がローレベルに保持される。即ち、ヒューズＦ２が切断された状態において、ビットＤ２がハイレベルに保持される。このハイレベルのデータを、例えば、論理“１”となる。
【００７２】
ヒューズ回路２０２において、制御データＤＡＴのビット数に応じて、上述したヒューズ回路、インバータ及びｎＭＯＳトランジスタからなる部分回路の数が設定される。そして、デバイス２００を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの駆動能力に応じて、複数のヒューズのうち、所定のヒューズを切断することによって、トランジスタの駆動能力に対応した所望のビット数を持つ制御データＤＡＴを出力することができる。
【００７３】
図１３は、デバイス２００を構成するｐＭＯＳトランジスタとｎＭＯＳトランジスタの駆動能力に応じたデバイス２００の駆動能力の区分、及びそれぞれの駆動能力に応じてデバイスに供給する電源電圧Ｖddのレベルを示す図である。図１３において、Ｗｅａｋは、デバイス２００を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタがともに駆動能力が弱い状態を示し、Ｔｙｐｉｃａｌは、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタがともに標準的な駆動能力を持つことを示し、さらに、Ｓｔｒｏｎｇは、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタがともに駆動能力が強い状態を示す。それ以外の部分において、符号ＮとＰはそれぞれｎＭＯＳトランジスタとｐＭＯＳトランジスタを示し、またＷはＷｅａｋ、ＳはＳｔｒｏｎｇ、ＴはＴｙｐｉｃａｌをそれぞれ示している。即ち、ＮＷＰＳは、ｎＭＯＳトランジスタの駆動能力が弱く、ｐＭＯＳトランジスタの駆動能力が強いことを意味する。
【００７４】
図１３において、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの駆動能力をＷｅａｋ，Ｔｙｐｉｃａｌ及びＳｔｒｏｎｇの３段階に分けることによって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタによって形成された回路の駆動能力を９つの状態に分けることができる。これらの条件は、プロセス条件により左右される。図１３に示すように、それぞれの状態において、デバイス２００に供給する電源電圧Ｖddのレベルが異なる。図１３の例では、９つの状態に対して、５つのレベルの電源電圧Ｖddが必要となる。例えば、Ｗｅａｋ状態において、電源電圧Ｖdd＝１．２Ｖに設定され、Ｔｙｐｉｃａｌ状態において、電源電圧Ｖdd＝１．０５Ｖに設定され、Ｓｔｒｏｎｇ状態において、電源電圧Ｖdd＝０．８５Ｖに設定される。
【００７５】
５種類の異なるレベルの電源電圧を電圧レギュレータ１００に指示するため、３ビットの制御データＤＡＴが必要である。ここで、例えば、制御データＤＡＴが３ビットのデータＤ２、Ｄ１とＤ０によって構成されるとすると、デバイス２００の製造プロセスが終了したあと、テスト回路によって測定を行い、測定の結果に従ってデバイス２００を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの駆動能力を推定でき、図１３に示すプロセス条件におけるデバイス２００の状態を確定できる。そして、デバイス２００の状態に応じてヒューズ回路２０２に対してプログラミングを行う結果、それぞれのヒューズが所望の状態に設定されるので、ヒューズ回路２０２によってデバイス２００の状態に応じた制御データＤＡＴが出力される。電圧レギュレータ１００は、制御データＤＡＴ及びデバイスの動作状態を示す制御信号ＳCに応じて、予め設定された最適値に従ってデバイス２００に供給する電源電圧Ｖdd1，Ｖdd2及びＶdd3のレベルを制御する。
【００７６】
図１４と図１５は、それぞれ動作時（ＡｃｔｉｖｅＭｏｄｅ）及び待機時（ＳｌｅｅｐＭｏｄｅ）にデバイス２００のプロセス条件に応じて設定される制御データＤＡＴの各ビットの値及び当該制御データに応じて電圧レギュレータ１００によって生成される電源電圧Ｖdd1，Ｖdd2及びＶdd3の電圧レベルを示している。
【００７７】
図示のように、デバイス２００の駆動能力に応じて当該デバイスの属するプロセス条件が推定され、それに応じてヒューズ回路２０２に対してプログラミングを行う結果、制御データＤＡＴの各ビットＤ２，Ｄ１，Ｄ０がそれぞれ設定される。当該制御データＤＡＴ及び状態制御信号ＳCに応じて、電圧レギュレータ１００は、動作時及び待機時にそれぞれ異なるレベルの電源電圧を生成し、デバイス２００に供給する。
【００７８】
図１６は、動作時に電圧レギュレータ１００によって生成された電源電圧Ｖdd1，Ｖdd2、Ｖdd3及びそれぞれの電源電圧の供給先を示す回路図である。ここで、例えば、デバイス２００を構成するトランジスタが、プロセス条件において“Ｗｅａｋ”コーナーにあるとすると、図示のように、動作時に電圧レギュレータ１００によって生成される電源電圧Ｖdd1，Ｖdd2及びＶdd3は１．２Ｖである。電源電圧Ｖdd1はデバイス２００においてスイッチング回路２０を構成するｐＭＯＳトランジスタＭＰ０のソースとチャネル領域にそれぞれ印加され、電源電圧Ｖdd2は制御回路３０に供給され、また、電源電圧Ｖdd3は他の制御回路に供給される。これによって、動作時にスイッチング回路２０がオンするので、駆動電流ＩDが論理回路１０に供給される。
【００７９】
図１７は、待機時に電圧レギュレータ１００によって生成された電源電圧Ｖdd1，Ｖdd2、Ｖdd3及びそれぞれの電源電圧の供給先を示す回路図である。デバイス２００がプロセス条件の“Ｗｅａｋ”コーナーにある場合、待機時に電圧レギュレータ１００によって生成される電源電圧Ｖdd1は０．７Ｖ、電源電圧Ｖdd2は１．２Ｖであり、電源電圧Ｖdd3は０．７Ｖである。これに応じて待機時にスイッチング回路２０を構成するｐＭＯＳトランジスタＭＰ０がスーパーカットオフ状態にあり、論理回路１０のリーク電流の発生が抑制される。一方、制御回路３０に１．０Ｖの電源電圧Ｖdd2が供給されるので、制御回路３０が動作状態にあり、例えばデバイス２００の動作状態が変化する場合、それに応じて制御信号ＳCを生成し電圧レギュレータ１００に出力する。
【００８０】
上述したように、本実施形態の半導体集積回路においては、デバイス２００にヒューズ回路２０２を設けて、検査によってデバイス２００のプロセス条件が決められ、それに応じたプログラミングによってヒューズ回路２０２のヒューズを適宜切断することによって、デバイス２００のプロセス条件に応じた制御データＤＡＴが電圧レギュレータ１００に出力される。電圧レギュレータ１００は、制御データＤＡＴ及びデバイス２００の動作状態を示す制御信号ＳCに応じて、予め設定された各状態での最適値に従って電源電圧Ｖdd1，Ｖdd2、Ｖdd3を生成し、デバイス２００に供給するので、デバイスを構成する回路素子のプロセス条件に対応して最適な電源電圧を供給でき、製造工程のバラツキによる影響を低減できる。
【符号の説明】
【００８１】
１０：論理回路、２０：スイッチング回路、３０：制御回路、４０：電圧レギュレータ、５０：電源電圧切り替え回路、６０：バルクバイアス電圧切り替え回路、１００：電圧レギュレータ、１１０，１２０，…，１８０：フリップフロップ、２００：デバイス、２０２：ヒューズ回路、２１０，２２０，…，２８０：機能回路、３１０，３２０，…，３８０：スイッチング回路、ＶCC，Ｖdd：電源電圧、ＧＮＤ：接地電位。
【技術分野】
【０００１】
本発明は、半導体集積回路、例えば、待機時のリーク電流を抑制することによって消費電力を低減でき、かつ回路面積の増加を最小限に抑制できる半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、半導体微細加工技術の進歩につれて、移動通信端末、小型のソリッド・オーディオプレーヤ、ノートパソコンなどのような携帯型の半導体装置が普及しつつある。これらの半導体装置には電池によって必要な電力が供給されるので、長時間の稼働を可能にするために低消費電力化は不可欠である。
【０００３】
半導体集積回路において、低消費電力化の有効な手段の一つは低電圧化である。このため、半導体集積回路を駆動する電源電圧が１．０Ｖまたはそれ以下のものが試作され、あるいは既に製品化されている。電源電圧が低下して、例えば、ＭＯＳトランジスタのしきい値電圧Ｖthに近づくと、動作速度の低下が問題となる。低電源電圧において半導体集積回路の動作速度を維持するために、通常のトランジスタよりしきい値電圧が低いトランジスタが必要となる。しかし、トランジスタのしきい値電圧の低下に伴い、リーク電流が増加する。このため、動作時以外の待機状態において、リーク電流による消費電力の増加が無視できなくなる程度になり、低電圧化の本来の目的である低消費電力化を実現できなくなる。
【０００４】
待機時のリーク電流を低減するために、これまでに種々の技術が提案されている。図１８にはその一例を示している。この技術は、低しきい値電圧のＭＯＳトランジスタから構成されている機能回路、例えば、所定の論理演算を行う論理回路の電流供給経路に低しきい値電圧を持つｐＭＯＳトランジスタを設けて、待機時、当該トランジスタのゲートに電源電圧より高い電圧を印加することにより当該トランジスタを強いオフ状態にすることによって、電流の経路を遮断し、低しきい値電圧トランジスタのリーク電流を低減させるものである。このため、電流経路に挿入されるトランジスタは、カットオフトランジスタとも呼ばれる。また、この強いオフ状態はスーパーカットオフ状態と呼ばれる。
【０００５】
図１８に示すように、論理回路ＣＭは、ｐＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３及びｎＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３によって構成されている。これらのＭＯＳトランジスタは、しきい値電圧が通常のトランジスタのしきい値電圧より低く形成された低しきい値電圧トランジスタである。例えば、ｐＭＯＳトランジスタのしきい値電圧Ｖthpは−０．２Ｖ程度、ｎＭＯＳトランジスタのしきい値電圧Ｖthnは、０．２Ｖ程度である。
【０００６】
論理回路ＣＭは、仮想の電源供給端子であるノードＮ１と接地線Ｇ１との間に接続され、入力信号ＳａとＳｂに対して、所定の論理演算を行い、演算結果Ｓｃを出力する。
【０００７】
カットオフトランジスタＭＰ０は、ソースが電源電圧ＶDDの供給線Ｐ１に接続され、ドレインがノードＮ１に接続されているｐＭＯＳトランジスタである。トランジスタＭＰ０のしきい値電圧の絶対値は、論理回路ＣＭを構成するｐＭＯＳトランジスタＭＰ１〜ＭＰ３のしきい値電圧と同じである。
【０００８】
トランジスタＭＰ０のゲートに制御信号ＳＩＧが印加される。動作時に制御信号ＳＩＧが低いレベル、例えば、接地電位ＧＮＤと同じ電圧に保持され、待機時に制御信号ＳＩＧが高いレベル、例えば、電源電圧ＶDDより高い電圧に保持される。例えば一例として、電源電圧ＶDDは論理回路ＣＭが動作する最低の電圧、例えば、０．５Ｖである。動作時に制御信号ＳＩＧは接地電位ＧＮＤ電圧、すなわち０．０Ｖ、待機時に制御信号ＳＩＧは１．０Ｖに保持されるとする。
【０００９】
このため、動作時にトランジスタＭＰ０のゲート−ソース間電圧Ｖgsは、０Ｖ−０．５Ｖ＝−０．５Ｖとなり、その絶対値がトランジスタＭＰ０のしきい値電圧−０．２Ｖの絶対値より大きく、トランジスタＭＰ０が導通し、動作時における論理回路ＣＭへの電流の供給を低電圧でも十分確保することができる。
【００１０】
一方、待機時では、トランジスタＭＰ０のゲート−ソース間電圧Ｖgsは、１．０Ｖ−０．５Ｖ＝０．５Ｖとなり、このため、しきい値電圧−０．２ＶのトランジスタＭＰ０がスーパーカットオフ状態となる。カットオフ用トランジスタＭＰ０がスーパーカットオフ状態になるようなゲート電圧が印加されているので、待機時のリーク電流を抑えることができ、消費電力の低減を実現可能である。
【００１１】
また、別の技術によれば、例えば図１９に示すように、ＭＰ０に通常のｐＭＯＳトランジスタのしきい値電圧の絶対値より高いしきい値電圧Ｖthpを持つｐＭＯＳトランジスタ、例えば、通常のｐＭＯＳトランジスタのしきい値電圧を−０．５Ｖとすると、Ｖthp＝−０．７Ｖを持つトランジスタを用い、動作時にトランジスタＭＰ０のゲートに接地電圧より低い制御信号ＳＩＧ、例えば、ＳＩＧ＝−０．８Ｖを印加することにより、上と同様の効果が得ることができる。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、上述したように待機時のリーク電流経路をカットオフ用トランジスタを用いて遮断する技術では、カットオフトランジスタにおけるゲート酸化膜の信頼性の確保に難しい点がある。例えば、上述した図１８の例において、待機時に例えば、トランジスタＭＰ３とＭＮ３からなるインバータの出力信号Ｓｃがローレベルにあるとき、トランジスタＭＰ３のドレインがローレベルにある。トランジスタＭＰ３のリーク電流により、やがてそのソース、即ち、ノードＮ１の電位がローレベル、例えば０Ｖに引き下がる。このとき、カットオフトランジスタＭＰ０において、ドレインが０Ｖにあり、ゲートに高電圧、例えば、電源電圧ＶDD＋０．５Ｖの制御信号ＳＩＧが印加されるので、トランジスタＭＰ０のゲート・ドレイン間に電源電圧ＶDD＋０．５Ｖの電圧差が生じる。この場合、待機時にゲート酸化膜にストレスがかかり、その信頼性の確保が困難である。
【００１３】
また、上述の図１９に示した例では、動作時において、ＭＰ０のゲートに印加される電圧が、Ｖdd＋０．８Ｖとなり、ゲート酸化膜の信頼性の確保が困難である。
【００１４】
ゲート酸化膜の信頼性を確保するために、カットオフトランジスタを、例えば、縦続接続された２段のトランジスタによって構成することも提案されている。この場合、待機時にゲート酸化膜にかかる電圧がトランジスタの段数分で分散され、ゲート酸化膜の信頼性の改善が期待できるが、カットオフトランジスタの数分だけ回路面積が増加してしまう。さらに縦続接続されたトランジスタのオン抵抗により、回路に供給される電流が制限され、回路速度の大幅な低下を招くことになる。また、上述した技術では、製造上の欠陥などを検出するために有効なＩddqテストの実施方法がない。例えば、カットオフトランジスタがオンしているとき、その電流がもともとリーク電流の大きい高性能トランジスタまたは低しきい値電圧トランジスタによるものか、あるいは欠陥による漏れ電流なのかを識別することができない。このため、製品を検査するため時間及びコストがかかり、量産する場合大きな障壁になるという不利益がある。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ゲート酸化膜の信頼性を維持しながら、待機時のリーク電流を抑制でき、回路面積の増加を最小限にでき、欠陥を確実に検出することができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明の半導体集積回路は、所定の処理を行なう機能回路と、電源電圧制御信号に応じて第１の電源電圧または上記第１の電源電圧よりも高い第２の電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電源供給を制御するトランジスタと、上記電源電圧制御信号および上記導通制御信号を供給する制御回路とを有し、上記機能回路が待機状態にあるときには上記電圧供給回路が上記第１の電源電圧を供給し、上記機能回路が動作状態にあるときには上記電圧供給回路が上記第２の電源電圧を供給する。
【００１７】
また、本発明では、好適には、上記トランジスタがｐＭＯＳトランジスタで構成され、上記機能回路が待機状態にあるときに上記導通制御信号の電圧レベルが上記第１の電源電圧よりも高いレベルである。
【００１８】
また、本発明では、好適には、上記機能回路が待機状態にあるときに上記トランジスタのチャネル領域に印加されるバイアス電圧が上記第１の電源電圧または上記第１の電源電圧よりも高い電圧であり、上記機能回路が動作状態にあるときに上記バイアス電圧が上記第２の電源電圧または上記第２の電源電圧よりも低い電圧である。
【００１９】
更に、本発明の半導体集積回路は、所定の処理を行なう機能回路と、電源電圧制御信号に応じて第１の電源電圧または上記第１の電源電圧よりも高い第２の電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電源供給を制御するトランジスタと、上記電源電圧制御信号および上記導通制御信号を供給する制御回路とを有し、上記機能回路が待機状態にあるときには上記電圧供給回路が上記第２の電源電圧を供給し、上記機能回路が動作状態にあるときには上記電圧供給回路が上記第１の電源電圧を供給する。
【００２０】
また、本発明では、好適には、上記トランジスタがｎＭＯＳトランジスタで構成され、上記機能回路が待機状態にあるときに上記導通制御信号の電圧レベルが上記第２の電源電圧よりも低いレベルである。
【００２１】
また、本発明では、好適には、上記機能回路が待機状態にあるときに上記トランジスタのチャネル領域に印加されるバイアス電圧が上記第２の電源電圧または上記第２の電源電圧よりも低い電圧であり、上記機能回路が動作状態にあるときに上記バイアス電圧が上記第１の電源電圧または上記第１の電源電圧よりも高い電圧である。
【００２２】
更に、本発明の半導体集積回路は、所定の処理を行なう複数の機能回路と、それぞれが上記複数の機能回路の各々に対応し、上記機能回路の電源電圧入力端子と電源電圧供給端子との間に接続されている複数のスイッチング回路と、それぞれが上記複数のスイッチング回路の各々に対応する複数のラッチ回路が縦続接続されているスキャンパス回路とを有し、上記スイッチング回路の制御端子に上記ラッチ回路に記憶されているデータに応じた電圧信号が印加され、当該電圧信号に応じて上記スイッチング回路が導通または非導通状態となる。
【００２３】
更に、本発明の半導体集積回路は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを含み、所定の処理を行なう機能回路と、上記機能回路のトランジスタの駆動能力に対応する制御データを生成するデータ生成回路と、上記制御データに応じて電圧値の異なる電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電圧供給を制御するトランジスタとを有する。
【００２４】
また、本発明では、好適には、上記データ生成回路が上記制御データを設定するためのヒューズ回路を有する。
【発明の効果】
【００２５】
以上説明したように、本発明の半導体集積回路によれば、論理回路への駆動電流の供給経路にスイッチング回路を設けて、動作時にスイッチング回路をオンし、論理回路に駆動電流を供給し、待機時にスイッチング回路をオフし、論理回路の低しきい値電圧トランジスタのリーク電流の発生を抑制することができる。待機時に、スイッチング回路を構成するｐＭＯＳトランジスタのゲートにソース電圧以上の電圧を印加する、いわゆるスーパーカットオフ状態にし、さらにトランジスタのチャネル領域に電源電圧と同レベルまたは電源電圧より高いレベルのバルクバイアス電圧を印加することによって、待機時におけるスイッチング用トランジスタの電流を低く抑え、リーク電流の発生を抑制する。さらにスイッチトランジスタのゲート−ソース間電圧を適当に設定することにより、ドレイン電流を最少化する。また、本発明の別の実現法は、上記スイッチングトランジスタをｎＭＯＳとし、双対な回路とバイアス電圧を用いて構成される。また、本発明によれば、動作時にスイッチング用トランジスタのチャネル領域に電源電圧よりわずか低い電圧を印加することによって、スイッチング用トランジスタのしきい値電圧を低く制御し、その電流駆動能力を向上させ、トランジスタの面積の増加を抑制できる。さらに、本発明によれば、スキャンパス回路を用いてスイッチング用トランジスタのオン／オフ状態を制御することによって、Ｉddq測定を実施することができる利点がある。また、本発明においては、半導体集積回路のテストによってプロセス条件を推定し、そのプロセス条件に最適な電源電圧を設定するためのデータを半導体チップに書き込むので、プロセス条件がばらついても最適な電源電圧を回路素子に供給することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る半導体集積回路の第１の実施形態を示す回路図である。
【図２】ＭＯＳトランジスタの電流特性を示すグラフであり、トランジスタのドレイン電流のＬＣＶを示すグラフである。
【図３】トランジスタのドレイン電流とバルクバイアス電圧との関係を示すグラフである。
【図４】第１の実施形態の半導体集積回路における動作時のバイアス状態を示す回路図である。
【図５】第１の実施形態の半導体集積回路における待機時のバイアス状態を示す回路図である。
【図６】本発明に係る半導体集積回路の第２の実施形態を示す回路図であり、動作時のバイアス状態を示す回路図である。
【図７】第２の実施形態の半導体集積回路における待機時のバイアス状態を示す回路図である。
【図８】本発明に係る半導体集積回路の第３の実施形態を示す回路図であり、動作時のバイアス状態を示す回路図である。
【図９】第３の実施形態の半導体集積回路における待機時のバイアス状態を示す回路図である。
【図１０】本発明の半導体集積回路におけるＩddqテストを行う一回路例を示す回路図である。
【図１１】本発明に係る半導体集積回路の第４の実施形態を示す回路図である。
【図１２】ヒューズ回路の一構成例を示す回路図である。
【図１３】回路素子のプロセス条件及びそれぞれのプロセス条件における電源電圧を示す図である。
【図１４】動作時においてデバイスのプロセス条件に応じて設定された制御データＤＡＴの各ビットと制御電圧例を示す図である。
【図１５】待機時においてデバイスのプロセス条件に応じて設定された制御データＤＡＴの各ビットと制御電圧例を示す図である。
【図１６】動作時に電圧レギュレータによって生成される電源電圧及びそれぞれの電源電圧の供給先を示す回路図である。
【図１７】待機時に電圧レギュレータによって生成される電源電圧及びそれぞれの電源電圧の供給先を示す回路図である。
【図１８】待機時のリーク電流を低減するための半導体集積回路の一例を示す回路図である。
【図１９】待機時のリーク電流を低減するための半導体集積回路の他の構成例を示す回路図である。
【発明を実施するための形態】
【実施例１】
【００２７】
図１は本発明に係る半導体集積回路の第１の実施形態を示す回路図である。図示のように、本実施形態の半導体集積回路は、ＣＭＯＳ構造の論理回路１０と、論理回路１０に動作電流を供給するスイッチング回路２０と、可変かつ複数の電圧を供給できる電圧レギュレータ（Voltage Regulator）４０と、電圧レギュレータ４０を制御する制御回路３０とによって構成されている。
【００２８】
本実施形態の半導体集積回路では、ＭＯＳトランジスタのゲート−ソース間電圧Ｖgsがある特定の値に保持されているとき、当該トランジスタのリーク電流がもっとも低い値にある特徴を利用して、リーク電流の低減を実現する。なお、ゲート電圧Ｖgsに応じてリーク電流に最小値が存在する現象をＬＣＶ（Leakage
Current Valley:リーク電流の谷）と呼ぶ。
【００２９】
図４に示すように、論理回路１０は、ｐＭＯＳトランジスタＭＰ１とｎＭＯＳトランジスタＭＮ１によって構成されたＣＭＯＳインバータである。なお、論理回路１０は、これに限定されるものではなく、例えば、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路など他の論理回路でもよい。なお、論理回路１０を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタは、通常のＭＯＳトランジスタよりしきい値電圧、またはしきい値電圧の絶対値が低い、いわゆる低しきい値電圧トランジスタである。例えば、通常のｐＭＯＳトランジスタのしきい値電圧Ｖthpが約−０．７Ｖ、ｎＭＯＳトランジスタのしきい値電圧Ｖthnが約０．７Ｖに対して、論理回路１０を構成するｐＭＯＳトランジスタのしきい値電圧Ｖthpが−０．２Ｖで、ｎＭＯＳトランジスタのしきい値電圧Ｖthnが０．２Ｖである。
【００３０】
図１において、スイッチング回路２０は、ｐＭＯＳトランジスタＭＰ０によって構成されている。トランジスタＭＰ０は、論理回路を構成する低しきい値トランジスタと同じか、より高いしきい値電圧を持ち、そのしきい値電圧は、例えば、−０．２Ｖである。
【００３１】
スイッチング回路２０は、動作時に論理回路１０に動作電流を供給し、待機時に論理回路１０における低しきい値電圧トランジスタのリーク電流を抑制する。図４に示すように、スイッチング回路２０において、トランジスタＭＰ０はソースが電源電圧Ｖddの供給線に接続され、ドレインがノードＮ１に接続されている。ノードＮ１は即ち論理回路１０の仮想の電源電圧供給端子である。トランジスタＭＰ０が導通（オン）状態にあるとき、電源電圧ＶddがノードＮ１に印加され、論理回路１０に駆動電流が供給される。一方、トランジスタＭＰ０が遮断（オフ）状態にあるとき、論理回路１０への電流の供給が遮断される。このため、論理回路１０のリーク電流の発生が抑制される。
【００３２】
トランジスタＭＰ０のゲートには、動作時と待機時にそれぞれ異なるレベルの制御信号ＳGが印加される。当該制御信号ＳGのレベルに応じて、トランジスタＭＰ０がオンまたはオフする。さらに、トランジスタＭＰ０のソースの電源電圧も動作時と待機時にそれぞれ異なるレベルの電圧が印加される。従来の技術では電源電圧は動作時と待機時に同じ値に保持される。しかし、本実施形態の半導体集積回路においては論理回路１０の状態によって、電源電圧Ｖdd、Ｖddsが切り替えられる。例えば、動作状態において、電源電圧はＶddはトランジスタの公称動作電圧ＶddNに設定される。待機状態においては、電源電圧はＶddNよりわずかに低い値ＶddL、例えば、ＶddL=ＶddN−０．３Ｖに設定される。このことにより、スイッチトランジスタＭＰ０のゲート−ソース間電圧が通常使用時の電圧と逆の符号になり、スーパーカットオフ状態が実現される。
【００３３】
図２は、ｐＭＯＳトランジスタＭＰ０のドレイン電流ＩDとゲート−ソース間電圧Ｖgsとの関係を示すグラフである。このグラフにおいて、トランジスタＭＰ０のドレイン・ソース間電圧Ｖdsは、例えば、−１．５Ｖである。また、トランジスタＭＰ０のチャネル幅Ｗは１０μｍ、チャネル長Ｌは０．２１μｍであるとする。
【００３４】
図２に示すように、トランジスタのドレイン電流がゲート−ソース間電圧Ｖgsに従って変化する。ゲート−ソース間電圧Ｖgsがある特定の値、例えば、図２では、Ｖgsが約０．２Ｖの場合、トランジスタＭＰ０のドレイン電流がもっとも低い値になる。即ち、リーク電流の谷（ＬＣＶ）が存在する。以下、このときのゲート−ソース間電圧をＶgsVとする。
【００３５】
上述したように、待機時にトランジスタＭＰ０のゲートに印加される制御信号ＳGを制御して、トランジスタのゲート−ソース間電圧ＶgsをＶgsVに等しくすることによって、待機時におけるトランジスタＭＰ０のドレイン電流ＩDをもっとも小さくすることができる。このため、論理回路１０のリーク電流を大幅に低減させることができる。例えば、ゲート−ソース間電圧Ｖgsが０Ｖのときに比べて、Ｖgs＝ＶgsVにおいて、トランジスタのドレイン電流ＩDが約１／７００に低減される。
【００３６】
さらに、待機時にトランジスタＭＰ０のチャネル領域に、そのソースに印加される電圧よりも高い電圧を加えることにより、ドレイン電流をさらに減少することが可能である。図３は、ｐＭＯＳトランジスタのチャネル領域に印加されるバイアス電圧Ｖbs（以下、これをバルクバイアス電圧という）に応じたドレイン電流の変化を示している。図３では、例として、バルクバイアス電圧Ｖbsが−０．５Ｖ、０Ｖ及び１．８Ｖにおいてドレイン電流ＩDとゲート−ソース間電圧Ｖgsとの関係を示している。図示のように、バルクバイアス電圧Ｖbsが−０．５Ｖのとき、ドレインＩDがもっとも大きく、バルクバイアス電圧Ｖbsが１．８Ｖのとき、ドレイン電流ＩDがもっとも小さい。即ち、ｐＭＯＳトランジスタのゲート−ソース間電圧Ｖgsが一定の場合、バルクバイアス電圧Ｖbsが大きくなるにつれてドレイン電流が小さくなる。このため、動作時及び待機時に、トランジスタＭＰ０のバルクバイアス電圧Ｖbsを制御することによって、ドレイン電流ＩDを制御できる。例えば、待機時にバルクバイアス電圧Ｖbsを高く制御することによって、スーパーカットオフの効果に加えて、ドレインＩDをさらに小さく抑制することができる。
【００３７】
また、動作状態においては、トランジスタＭＰ０のゲート電圧ＳGは接地電位と同じレベルに保持される。トランジスタＭＰ０は低しきい値電圧のトランジスタであるので、動作時における回路性能の劣化は抑えられる。さらにトランジスタＭＰ０のチャネル領域にソース電圧よりわずかに低いバルクバイアス電圧Ｖbsを印加することにより、論理回路１０に大きな動作電流を供給でき、動作速度の向上を実現できる。
【００３８】
図４は、動作時におけるトランジスタＭＰ０のバイアス状態を示す図である。図示のように、動作時にトランジスタＭＰ０のゲートに印加されるゲート電圧ＳGが接地電位ＧＮＤに保持され、そのチャネル領域に電源電圧Ｖddよりわずかに低いバイアス電圧Ｖddsが印加される。また、動作時にトランジスタＭＰ０のソースに供給される電源電圧Ｖddは、トランジスタの公称動作電圧ＶddNに設定される。
【００３９】
図５は、待機時におけるトランジスタＭＰ０のバイアス状態を示す図である。図示のように、待機時にトランジスタＭＰ０のソースに供給される電源電圧Ｖddは、公称動作電圧ＶddNよりわずか低い電圧ＶddL、例えば、ＶddL＝ＶddN−０．３Ｖに設定される。この状態において、トランジスタＭＰ０がスーパーカットオフ状態にあり、また、待機時にトランジスタＭＰ０のチャネル領域にソースに供給される電源電圧ＶddLより高い電圧Ｖb、即ちＶb＝ＶddL＋αを印加することによって、ドレイン電流ＩDをさらに抑制することができる。
【００４０】
以上、説明したように、本実施形態によれば、待機時に、トランジスタＭＰ０のゲートに動作時電源電圧ＶddNと同じ電圧の制御信号ＳGを印加し、ソースにそれより低い電圧ＶddLを印加することにより、ＭＰ０をいわゆるスーパーカットオフ状態にし、さらにＭＯＳトランジスタのドレイン電流がそのゲート−ソース間電圧Ｖgsがある特定の値において最小値になる、いわゆるリーク電流の谷（ＬＣＶ）を利用して、トランジスタＭＰ０のソースに印加される電圧と制御信号ＳGの差を適宜制御することによって、そのドレイン電流ＩDを最小値に抑え、さらにトランジスタＭＰ０のチャネル領域にそのソース電圧より高いバルクバイアス電圧ＶB、たとえばＩ／Ｏの電源電圧３．３Ｖを印加することによって、待機時における論理回路１０のリーク電流を大幅に低減することができ、待機時のリーク電流による消費電力の低減を実現できる。さらに動作時にトランジスタＭＰ０のチャネル領域にそのソース電圧よりわずかに低いバルクバイアス電圧を印加することにより、動作速度の向上を実現できる。
【実施例２】
【００４１】
図６は本発明に係る半導体集積回路の第２の実施形態を示す回路図である。図示のように、本実施形態の半導体集積回路では、電圧レギュレータ（Voltage Regulator）の代わりに電源電圧切り替え回路５０が設けられている。電源電圧切り替え回路５０は、動作時及び待機時においてスイッチング回路２０に供給される電源電圧のレベルを切り替える。
【００４２】
上述した半導体集積回路の第１の実施形態においては、電圧レギュレータ４０を用いてスイッチング回路２０に供給される電源電圧を切り替える。半導体集積回路の動作状態に応じて、電源電圧のレベルを高速に切り替える必要がある。例えば、待機状態から動作状態に切り替わったとき、スイッチング回路２０に供給される電源電圧が数クロック周期のうちにＶddsからＶddに切り替わらなければ論理回路１０の応答性が影響を受ける。
【００４３】
電圧レギュレータ回路４０が高速に電源電圧を切り替える要求を満たせない場合、本実施形態に示すように、電源電圧切り替え回路５０を設けて、これによってスイッチング回路２０に供給される電源電圧を高速に切り替える。
【００４４】
図６に示すように、電源電圧切り替え回路５０は、ｐＭＯＳトランジスタＰＴ１とＰＴ２によって構成されている。トランジスタＰＴ１のソースは電源電圧Ｖddsの供給端子に接続され、ドレインはトランジスタＭＰ０のソースに接続されている。トランジスタＰＴ２のソースは電源電圧Ｖddの供給端子に接続され、ドレインはトランジスタＭＰ０のソースに接続されている。トランジスタＰＴ１とＰＴ２のチャネル領域はともに電源電圧Ｖddの供給端子に接続されている。
【００４５】
トランジスタＰＴ１のゲートに制御信号Ｓc1が印加され、トランジスタＰＴ２のゲートに制御信号Ｓc2が印加される。このため、トランジスタＰＴ１とＰＴ２は、制御信号Ｓc1とＳc2に応じてそれぞれのオン／オフ状態が制御される。
【００４６】
トランジスタＰＴ１がオン状態にあるとき、トランジスタＭＰ２はオフ状態にあり、電源電圧Ｖddsがスイッチング回路２０を構成するトランジスタＭＰ０のソースに入力される。一方、トランジスタＰＴ２がオン状態にあるとき、トランジスタＭＰ１はオフ状態にあり、電源電圧ＶddがトランジスタＭＰ０のソースに入力される。電源電圧Ｖdds，ＶddはそれぞれＶddLおよびＶddNに設定される。
【００４７】
上述したように、本実施形態の半導体集積回路において、電源電圧切り替え回路５０に入力される制御信号Ｓc1とＳc2を制御することによって、スイッチング回路２０に供給される電源電圧のレベルを高速に切り替えることができる。
【００４８】
図６は、動作時における電源電圧切り替え回路５０に入力される制御信号Ｓc1とＳc2の状態を示している。図示のように、この場合、制御信号Ｓc1が電源電圧ＶddNレベルに保持され、制御信号Ｓc2が接地電位ＧＮＤ、即ち０Ｖに保持される。この状態において、電源電圧切り替え回路５０のトランジスタＰＴ１がオフし、トランジスタＰＴ２がオンするので、電源電圧ＶddNがトランジスタＰＴ２を介して、トランジスタＭＰ０のソースに入力される。さらに、動作状態において、トランジスタＭＰ０のゲートに０Ｖの制御信号ＳGが印加されるので、トランジスタＭＰ０がオンし、論理回路１０に駆動電流が供給される。
【００４９】
図７は、待機時における電源電圧切り替え回路５０に入力される制御信号Ｓc1とＳc2の状態を示している。図示のように、この場合、制御信号Ｓc2が電源電圧ＶddNレベルに保持され、制御信号Ｓc1が０Ｖに保持される。この状態において、電源電圧切り替え回路５０のトランジスタＰＴ１がオンし、トランジスタＰＴ２がオフするので、電源電圧ＶddLがトランジスタＰＴ１を介して、トランジスタＭＰ０のソースに入力される。さらに、待機状態において、トランジスタＭＰ０のゲートに電源電圧ＶddNレベルの制御信号ＳGが印加されるので、トランジスタＭＰ０がオフする。このとき、トランジスタＭＰ０のゲート−ソース間電圧Ｖgsは、（ＶddN−ＶddL）である。例えば、電源電圧ＶddNを１．２Ｖ、ＶddLを０．９Ｖとすると、Ｖgsは０．３Ｖとなり、トランジスタＭＰ０のしきい値電圧Ｖthp（例えば、−０．２Ｖ）より十分大きいので、トランジスタＭＰ０がスーパーカットオフ状態にあり、論理回路１０のリーク電流の経路が遮断され、リーク電流の発生を抑制することができる。
【００５０】
以上説明したように、本実施形態によれば、電源電圧切り替え回路５０を設けて、スイッチング回路２０に供給する電源電圧を切り替える。電源電圧切り替え回路５０をｐＭＯＳトランジスタＰＴ１とＰＴ２によって構成し、制御信号Ｓc1とＳc2に応じてトランジスタＰＴ１とＰＴ２のオン／オフ状態を切り替える。動作時にスイッチング回路２０に電源電圧ＶddNを入力し、スイッチング回路２０を介して論理回路１０に駆動電流を供給する。待機時にスイッチング回路２０に電源電圧ＶddNより低い電圧ＶddLを供給し、また、スイッチング回路２０を遮断状態にすることによって、リーク電流の経路を遮断し、論理回路１０におけるリーク電流の発生を抑制できる。
【実施例３】
【００５１】
図８は本発明に係る半導体集積回路の第３の実施形態を示す回路図である。図示のように、本実施形態の半導体集積回路では、バルクバイアス切り替え回路６０を設けて、バルクバイアス電圧ＶBを切り替えて、スイッチング回路２０を構成するｐＭＯＳトランジスタＭＰ０のチャネル領域に印加する。
【００５２】
論理回路１０は、所定の論理演算を行う機能回路である。なお、図８において便宜上縦続接続されている２段のＭＯＳインバータによって構成された論理回路１０の一例を示しているが、論理回路１０は、これに限定されることはない。スイッチング回路２０はｐＭＯＳトランジスタＭＰ０によって構成されている。トランジスタＭＰ０のソースが電源電圧Ｖddの供給端子に接続され、ドレインがノードＮ１に接続されている。なお、ノードＮ１は論理回路１０の仮想の電源電圧供給端子である。トランジスタＭＰ０のゲートに制御信号ＳGが印加される。動作時に制御信号ＳGが０Ｖに保持され、待機時に制御信号ＳGが電源電圧ＶddNと同じレベル、例えば、１．２Ｖに保持される。また、待機時における、ＭＰ０のソース電圧はＶddNよりわずかに低い電圧、例えば、ＶddL＝ＶddN−０．３Ｖである。
【００５３】
バルクバイアス切り替え回路６０は、ｐＭＯＳトランジスタＰＴ３とＰＴ４によって構成されている。トランジスタＰＴ３のソースが電源電圧ＶddLの供給端子に接続され、ドレインがノードＮ２に接続されている。トランジスタＰＴ４のソースが電源電圧ＶddNより高い電圧ＶCCの供給端子に接続され、ドレインがノードＮ２に接続されている。トランジスタＰＴ３とＰＴ４のチャネル領域がともに電源電圧ＶCCの供給端子に接続されている。さらに、トランジスタＰＴ３のゲートに制御信号Ｓc1が印加され、トランジスタＰＴ４のゲートに制御信号Ｓc2が印加される。
【００５４】
ここで、電源電圧ＶCCは、例えば、３．３Ｖの電圧である。なお、この電源電圧ＶCCは、例えば、半導体集積回路のインターフェース回路などに供給される電源電圧である。即ち、実際の半導体集積回路において、電源電圧ＶCCは、より高い電源電圧が要求されるインターフェース回路などのコア部分の回路に供給される電圧である。このため、本実施形態の半導体集積回路では、この３．３Ｖの既存の電源電圧ＶCCを利用すればよく、昇圧回路などを用いて３．３Ｖの高電圧を発生する必要はない。
【００５５】
図８は、動作時における半導体集積回路のバイアス状態を示している。図示のように、動作時において、スイッチング回路２０のトランジスタＭＰ０のゲートに０Ｖの制御信号ＳGが印加されている。バルクバイアス切り替え回路６０において、トランジスタＰＴ３のゲートに０Ｖの制御信号Ｓc1が印加され、トランジスタＰＴ４のゲートに、例えば、電源電圧ＶCCと同じレベル、例えば３．３Ｖの制御信号Ｓc2が印加される。また、トランジスタＰＴ３のソースに１．０Ｖの電圧が印加される。
【００５６】
このバイアス状態において、バルクバイアス切り替え回路６０では、トランジスタＰＴ３がオンし、トランジスタＰＴ４がオフするので、トランジスタＰＴ３のソースに印加される１．０Ｖの電圧がトランジスタＭＰ０のチャネル領域に印加される。また、トランジスタＭＰ０において、ゲートに０Ｖの制御信号ＳGが印加されているので、トランジスタＭＰ０がオンする。このため、トランジスタＭＰ０を介して、論理回路１０に駆動電流が供給される。
【００５７】
図９は、待機時における半導体集積回路のバイアス状態を示している。図示のように、待機時においてスイッチング回路２０のトランジスタＭＰ０のゲートに電源電圧Ｖddレベル、例えば、１．２Ｖの制御信号ＳGが印加されている。バルクバイアス切り替え回路６０において、トランジスタＰＴ３のゲートに、電源電圧Ｖddレベル、例えば、１．２Ｖの制御信号Ｓc1が印加され、トランジスタＰＴ４のゲートに、０Ｖの制御信号Ｓc2が印加される。また、トランジスタＰＴ３のソースに１．２Ｖの電圧が印加される。
【００５８】
このバイアス状態において、バルクバイアス切り替え回路６０では、トランジスタＰＴ３がオフし、トランジスタＰＴ４がオンするので、トランジスタＰＴ４のソースに印加される３．３Ｖの電圧がトランジスタＭＰ０のチャネル領域に印加される。また、トランジスタＭＰ０において、ゲートに電源電圧Ｖddレベル、例えば、１．２Ｖの制御信号ＳGが印加されており、ソースに１．０Ｖの電圧が印加されているので、トランジスタＭＰ０はスーパーカットオフ状態になる。このため、待機時に論理回路１０におけるリーク電流の経路が遮断され、リーク電流による消費電力の増加が抑制される。
【００５９】
Ｉddq測定回路
図１０は、本発明の半導体集積回路において、Ｉddq測定を実施可能な回路の一例を示している。図示のように、この測定回路は、複数のフリップフロップ（ＦＦ）で構成されたスキャンパス回路、メモリ、論理回路、周辺回路などそれぞれの部分回路、及び各部分回路に駆動電流を供給するスイッチング回路によって構成されている。
【００６０】
図示のように、この測定回路において、フリップフロップ１１０，１２０，…，１８０によってスキャンパス回路が構成されている。当該スキャンパス回路によって、入力されるテストデータＳinが順次出力側に転送される。メモリ２１０、２２０、２７０、２８０、論理回路２３０、マイクロプロセッサコア２４０、ＤＳＰコア２５０、及び周辺回路２６０はそれぞれ電源電圧Ｖddで動作する機能回路である。
【００６１】
スイッチング回路は、ｐＭＯＳトランジスタ３１０，３２０，…，３８０によって構成されている。これらのトランジスタは、それぞれフリップフロップ１１０，１２０，…，１８０の保持データに応じてオン／オフし、オン状態にあるとき、所定の機能回路に駆動電流を供給する。オフ状態にあるとき、その機能回路への電流供給経路を遮断するので、機能回路におけるリーク電流の発生を抑制することができる。
【００６２】
上述したように構成された測定回路において、スキャンパス回路に入力されるテストデータのパターン（以下、これを単にテストパターンと呼ぶ）を適宜設計することによって、スイッチング回路を構成する各トランジスタ３１０，３２０，…，３８０のオン／オフ状態をそれぞれ個別に制御できる。このため、各機能回路への駆動電流の供給をそれぞれ個別に制御することができ、それぞれの機能回路に対して、Ｉddq測定を実施することができる。
【００６３】
例えば、テストパターンを適宜設計することによって、フリップフロップ１３０にデータ０を保持させ、それ以外のフリップフロップにすべてデータ１を保持させることができる。この状態において、トランジスタ３３０がオン状態にあり、それ以外のトランジスタがすべてオフ状態にある。このため、論理回路２３０に駆動電流が供給され、論理回路２３０が動作状態にある。一方、論理回路２３０以外の他の機能回路に駆動電流が供給されないので、これらの機能回路はすべて待機状態にある。さらに、待機状態にある機能回路において、スイッチング回路を構成するトランジスタがオフ状態にあり、リーク電流の経路が遮断されたので、リーク電流の発生が抑制される。
【００６４】
このとき、電源電圧Ｖddの供給端子Ｔddによって供給される電流が動作状態にある論理回路２３０に入力される。このため、端子Ｔddから入力される電流を測定することによって、論理回路２３０の動作時の消費電力を測定することができる。
【００６５】
上述したように、本例の測定回路において、複数の機能回路からなる半導体集積回路において、スキャンパス回路に入力されるテストパターンを適宜設定することによって、それぞれの機能回路に対して、動作時の消費電力を測定可能である。また、同じ原理により、各機能回路に対して、待機状態におけるリーク電流による消費電力も測定可能である。
【００６６】
上述したように、図１０に示す半導体集積回路において、スキャンパス回路の各フリップフロップによってスイッチング回路を構成する各トランジスタのオン／オフを制御することによって、それぞれの機能回路への駆動電流の供給を個別に制御することができる。スキャンパス回路に入力されるテストパターンを適宜設計することによって、所定の機能回路に対してＩddqの測定を実施することができる。
【実施例４】
【００６７】
図１１は、本発明に係る半導体集積回路の第４の実施形態を示す図である。図示のように、本実施形態の半導体集積回路は、電圧レギュレータ１００とデバイス２００によって構成されている。デバイス２００には、ヒューズ回路２０２が設けられている。当該ヒューズ回路２０２によって複数ビットの制御データＤＡＴが出力される。電圧レギュレータ１００は、ヒューズ回路２０２から制御データＤＡＴを受けて、この制御データ及びデバイス２００からの状態制御信号ＳCに応じて、デバイス２００に供給する電圧のレベルを制御する。図１１の例では、複数の異なるレベルの電圧Ｖdd1，Ｖdd2及びＶdd3が電圧レギュレータ１００からデバイス２００に供給される。
【００６８】
デバイス２００は、所定の機能を持つ機能回路である。当該デバイス２００のそれぞれの部分回路は、例えば、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタによって構成されている。製造工程におけるバラツキによって、ｐＭＯＳトランジスタまたはｎＭＯＳトランジスタの駆動能力にバラツキが生じるので、回路全体の動作速度にバラツキが生じる。このバラツキによる影響を低減するため、トランジスタの駆動能力に応じて、供給する電源電圧を制御することが有効である。即ち、トランジスタの駆動能力が強い場合、デバイス２００に供給する電源電圧のレベルを低く制御し、逆にトランジスタの駆動能力が弱い場合、デバイス２００に供給する電源電圧のレベルを高く制御する。
【００６９】
本実施形態の半導体集積回路では、デバイス２００を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの駆動能力に応じて、ヒューズ回路２０２にあるヒューズを切断することによって、制御データＤＡＴを設定することができ、これに応じて電圧レギュレータ１００は、デバイス２００のトランジスタの駆動能力に応じた電源電圧Ｖdd1，Ｖdd2及びＶdd3を供給できる。
【００７０】
図１２は、ヒューズ回路２０２の一構成部分を示す回路図である。図示のように、ヒューズ回路２０２は、ヒューズ、インバータ及びｎＭＯＳトランジスタからなるセットをＤＡＴのビット数分を用いて構成されている。図１２では、２ビットの制御データＤＡＴを生成するヒューズ回路を例に示している。図示のように、ヒューズ回路２０２は、ヒューズＦ１、インバータＩＮＶ１及びｎＭＯＳトランジスタＮＴ１からなるビットＤ１の生成部分と、ヒューズＦ２、インバータＩＮＶ２及びｎＭＯＳトランジスタＮＴ２からなるビットＤ２の生成部分とによって構成されている。
【００７１】
ヒューズＦ１が接続された状態において、インバータＩＮＶ１の入力端子が電源電圧Ｖddレベルに保持されるので、出力端子がローレベルに保持される。このため、トランジスタＮＴ１がオフし、インバータＩＮＶ１の入力端子のハイレベルが保持される。即ち、ヒューズＦ１の接続状態において、ビットＤ１がローレベルに保持される。このローレベルのデータを、例えば、論理“０”とする。ヒューズＦ２が切断された状態において、インバータＩＮＶ２の入力端子がフローティング状態にある。トランジスタＮＴ２のリーク電流によって当該入力端子の電圧が接地電位ＧＮＤまでに低下するので、インバータＩＮＶ２の出力端子がハイレベル、例えば、電源電圧Ｖddに保持される。このため、トランジスタＮＴ２がオン状態に保持され、インバータＩＮＶ２の入力端子がローレベルに保持される。即ち、ヒューズＦ２が切断された状態において、ビットＤ２がハイレベルに保持される。このハイレベルのデータを、例えば、論理“１”となる。
【００７２】
ヒューズ回路２０２において、制御データＤＡＴのビット数に応じて、上述したヒューズ回路、インバータ及びｎＭＯＳトランジスタからなる部分回路の数が設定される。そして、デバイス２００を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの駆動能力に応じて、複数のヒューズのうち、所定のヒューズを切断することによって、トランジスタの駆動能力に対応した所望のビット数を持つ制御データＤＡＴを出力することができる。
【００７３】
図１３は、デバイス２００を構成するｐＭＯＳトランジスタとｎＭＯＳトランジスタの駆動能力に応じたデバイス２００の駆動能力の区分、及びそれぞれの駆動能力に応じてデバイスに供給する電源電圧Ｖddのレベルを示す図である。図１３において、Ｗｅａｋは、デバイス２００を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタがともに駆動能力が弱い状態を示し、Ｔｙｐｉｃａｌは、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタがともに標準的な駆動能力を持つことを示し、さらに、Ｓｔｒｏｎｇは、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタがともに駆動能力が強い状態を示す。それ以外の部分において、符号ＮとＰはそれぞれｎＭＯＳトランジスタとｐＭＯＳトランジスタを示し、またＷはＷｅａｋ、ＳはＳｔｒｏｎｇ、ＴはＴｙｐｉｃａｌをそれぞれ示している。即ち、ＮＷＰＳは、ｎＭＯＳトランジスタの駆動能力が弱く、ｐＭＯＳトランジスタの駆動能力が強いことを意味する。
【００７４】
図１３において、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの駆動能力をＷｅａｋ，Ｔｙｐｉｃａｌ及びＳｔｒｏｎｇの３段階に分けることによって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタによって形成された回路の駆動能力を９つの状態に分けることができる。これらの条件は、プロセス条件により左右される。図１３に示すように、それぞれの状態において、デバイス２００に供給する電源電圧Ｖddのレベルが異なる。図１３の例では、９つの状態に対して、５つのレベルの電源電圧Ｖddが必要となる。例えば、Ｗｅａｋ状態において、電源電圧Ｖdd＝１．２Ｖに設定され、Ｔｙｐｉｃａｌ状態において、電源電圧Ｖdd＝１．０５Ｖに設定され、Ｓｔｒｏｎｇ状態において、電源電圧Ｖdd＝０．８５Ｖに設定される。
【００７５】
５種類の異なるレベルの電源電圧を電圧レギュレータ１００に指示するため、３ビットの制御データＤＡＴが必要である。ここで、例えば、制御データＤＡＴが３ビットのデータＤ２、Ｄ１とＤ０によって構成されるとすると、デバイス２００の製造プロセスが終了したあと、テスト回路によって測定を行い、測定の結果に従ってデバイス２００を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの駆動能力を推定でき、図１３に示すプロセス条件におけるデバイス２００の状態を確定できる。そして、デバイス２００の状態に応じてヒューズ回路２０２に対してプログラミングを行う結果、それぞれのヒューズが所望の状態に設定されるので、ヒューズ回路２０２によってデバイス２００の状態に応じた制御データＤＡＴが出力される。電圧レギュレータ１００は、制御データＤＡＴ及びデバイスの動作状態を示す制御信号ＳCに応じて、予め設定された最適値に従ってデバイス２００に供給する電源電圧Ｖdd1，Ｖdd2及びＶdd3のレベルを制御する。
【００７６】
図１４と図１５は、それぞれ動作時（ＡｃｔｉｖｅＭｏｄｅ）及び待機時（ＳｌｅｅｐＭｏｄｅ）にデバイス２００のプロセス条件に応じて設定される制御データＤＡＴの各ビットの値及び当該制御データに応じて電圧レギュレータ１００によって生成される電源電圧Ｖdd1，Ｖdd2及びＶdd3の電圧レベルを示している。
【００７７】
図示のように、デバイス２００の駆動能力に応じて当該デバイスの属するプロセス条件が推定され、それに応じてヒューズ回路２０２に対してプログラミングを行う結果、制御データＤＡＴの各ビットＤ２，Ｄ１，Ｄ０がそれぞれ設定される。当該制御データＤＡＴ及び状態制御信号ＳCに応じて、電圧レギュレータ１００は、動作時及び待機時にそれぞれ異なるレベルの電源電圧を生成し、デバイス２００に供給する。
【００７８】
図１６は、動作時に電圧レギュレータ１００によって生成された電源電圧Ｖdd1，Ｖdd2、Ｖdd3及びそれぞれの電源電圧の供給先を示す回路図である。ここで、例えば、デバイス２００を構成するトランジスタが、プロセス条件において“Ｗｅａｋ”コーナーにあるとすると、図示のように、動作時に電圧レギュレータ１００によって生成される電源電圧Ｖdd1，Ｖdd2及びＶdd3は１．２Ｖである。電源電圧Ｖdd1はデバイス２００においてスイッチング回路２０を構成するｐＭＯＳトランジスタＭＰ０のソースとチャネル領域にそれぞれ印加され、電源電圧Ｖdd2は制御回路３０に供給され、また、電源電圧Ｖdd3は他の制御回路に供給される。これによって、動作時にスイッチング回路２０がオンするので、駆動電流ＩDが論理回路１０に供給される。
【００７９】
図１７は、待機時に電圧レギュレータ１００によって生成された電源電圧Ｖdd1，Ｖdd2、Ｖdd3及びそれぞれの電源電圧の供給先を示す回路図である。デバイス２００がプロセス条件の“Ｗｅａｋ”コーナーにある場合、待機時に電圧レギュレータ１００によって生成される電源電圧Ｖdd1は０．７Ｖ、電源電圧Ｖdd2は１．２Ｖであり、電源電圧Ｖdd3は０．７Ｖである。これに応じて待機時にスイッチング回路２０を構成するｐＭＯＳトランジスタＭＰ０がスーパーカットオフ状態にあり、論理回路１０のリーク電流の発生が抑制される。一方、制御回路３０に１．０Ｖの電源電圧Ｖdd2が供給されるので、制御回路３０が動作状態にあり、例えばデバイス２００の動作状態が変化する場合、それに応じて制御信号ＳCを生成し電圧レギュレータ１００に出力する。
【００８０】
上述したように、本実施形態の半導体集積回路においては、デバイス２００にヒューズ回路２０２を設けて、検査によってデバイス２００のプロセス条件が決められ、それに応じたプログラミングによってヒューズ回路２０２のヒューズを適宜切断することによって、デバイス２００のプロセス条件に応じた制御データＤＡＴが電圧レギュレータ１００に出力される。電圧レギュレータ１００は、制御データＤＡＴ及びデバイス２００の動作状態を示す制御信号ＳCに応じて、予め設定された各状態での最適値に従って電源電圧Ｖdd1，Ｖdd2、Ｖdd3を生成し、デバイス２００に供給するので、デバイスを構成する回路素子のプロセス条件に対応して最適な電源電圧を供給でき、製造工程のバラツキによる影響を低減できる。
【符号の説明】
【００８１】
１０：論理回路、２０：スイッチング回路、３０：制御回路、４０：電圧レギュレータ、５０：電源電圧切り替え回路、６０：バルクバイアス電圧切り替え回路、１００：電圧レギュレータ、１１０，１２０，…，１８０：フリップフロップ、２００：デバイス、２０２：ヒューズ回路、２１０，２２０，…，２８０：機能回路、３１０，３２０，…，３８０：スイッチング回路、ＶCC，Ｖdd：電源電圧、ＧＮＤ：接地電位。
【特許請求の範囲】
【請求項１】
所定の処理を行なう機能回路と、
電源電圧制御信号に応じて第１の電源電圧または上記第１の電源電圧よりも高い第２の電源電圧を供給する電圧供給回路と、
上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電源供給を制御するトランジスタと、
上記電源電圧制御信号および上記導通制御信号を供給する制御回路と、
を有し、
上記機能回路が待機状態にあるときには上記電圧供給回路が上記第１の電源電圧を供給し、上記機能回路が動作状態にあるときには上記電圧供給回路が上記第２の電源電圧を供給する、半導体集積回路。
【請求項２】
上記トランジスタがｐＭＯＳトランジスタで構成され、上記機能回路が待機状態にあるときに上記導通制御信号の電圧レベルが上記第１の電源電圧よりも高いレベルである、請求項１に記載の半導体集積回路。
【請求項３】
上記機能回路が待機状態にあるときに上記トランジスタのチャネル領域に印加されるバイアス電圧が上記第１の電源電圧または上記第１の電源電圧よりも高い電圧であり、
上記機能回路が動作状態にあるときに上記バイアス電圧が上記第２の電源電圧または上記第２の電源電圧よりも低い電圧である、請求項２に記載の半導体集積回路。
【請求項４】
所定の処理を行なう機能回路と、
電源電圧制御信号に応じて第１の電源電圧または上記第１の電源電圧よりも高い第２の電源電圧を供給する電圧供給回路と、
上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電源供給を制御するトランジスタと、
上記電源電圧制御信号および上記導通制御信号を供給する制御回路と、
を有し、
上記機能回路が待機状態にあるときには上記電圧供給回路が上記第２の電源電圧を供給し、上記機能回路が動作状態にあるときには上記電圧供給回路が上記第１の電源電圧を供給する、半導体集積回路。
【請求項５】
上記トランジスタがｎＭＯＳトランジスタで構成され、上記機能回路が待機状態にあるときに上記導通制御信号の電圧レベルが上記第２の電源電圧よりも低いレベルである、請求項４に記載の半導体集積回路。
【請求項６】
上記機能回路が待機状態にあるときに上記トランジスタのチャネル領域に印加されるバイアス電圧が上記第２の電源電圧または上記第２の電源電圧よりも低い電圧であり、
上記機能回路が動作状態にあるときに上記バイアス電圧が上記第１の電源電圧または上記第１の電源電圧よりも高い電圧である、請求項５に記載の半導体集積回路。
【請求項７】
所定の処理を行なう複数の機能回路と、
それぞれが上記複数の機能回路の各々に対応し、上記機能回路の電源電圧入力端子と電源電圧供給端子との間に接続されている複数のスイッチング回路と、
それぞれが上記複数のスイッチング回路の各々に対応する複数のラッチ回路が縦続接続されているスキャンパス回路と、
を有し、
上記スイッチング回路の制御端子に上記ラッチ回路に記憶されているデータに応じた電圧信号が印加され、当該電圧信号に応じて上記スイッチング回路が導通または非導通状態となる、半導体集積回路。
【請求項８】
ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを含み、所定の処理を行なう機能回路と、
上記機能回路のトランジスタの駆動能力に対応する制御データを生成するデータ生成回路と、
上記制御データに応じて電圧値の異なる電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電圧供給を制御するトランジスタと、
を有する半導体集積回路。
【請求項９】
上記データ生成回路が上記制御データを設定するためのヒューズ回路を有する、請求項８に記載の半導体集積回路。
【請求項１】
所定の処理を行なう機能回路と、
電源電圧制御信号に応じて第１の電源電圧または上記第１の電源電圧よりも高い第２の電源電圧を供給する電圧供給回路と、
上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電源供給を制御するトランジスタと、
上記電源電圧制御信号および上記導通制御信号を供給する制御回路と、
を有し、
上記機能回路が待機状態にあるときには上記電圧供給回路が上記第１の電源電圧を供給し、上記機能回路が動作状態にあるときには上記電圧供給回路が上記第２の電源電圧を供給する、半導体集積回路。
【請求項２】
上記トランジスタがｐＭＯＳトランジスタで構成され、上記機能回路が待機状態にあるときに上記導通制御信号の電圧レベルが上記第１の電源電圧よりも高いレベルである、請求項１に記載の半導体集積回路。
【請求項３】
上記機能回路が待機状態にあるときに上記トランジスタのチャネル領域に印加されるバイアス電圧が上記第１の電源電圧または上記第１の電源電圧よりも高い電圧であり、
上記機能回路が動作状態にあるときに上記バイアス電圧が上記第２の電源電圧または上記第２の電源電圧よりも低い電圧である、請求項２に記載の半導体集積回路。
【請求項４】
所定の処理を行なう機能回路と、
電源電圧制御信号に応じて第１の電源電圧または上記第１の電源電圧よりも高い第２の電源電圧を供給する電圧供給回路と、
上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電源供給を制御するトランジスタと、
上記電源電圧制御信号および上記導通制御信号を供給する制御回路と、
を有し、
上記機能回路が待機状態にあるときには上記電圧供給回路が上記第２の電源電圧を供給し、上記機能回路が動作状態にあるときには上記電圧供給回路が上記第１の電源電圧を供給する、半導体集積回路。
【請求項５】
上記トランジスタがｎＭＯＳトランジスタで構成され、上記機能回路が待機状態にあるときに上記導通制御信号の電圧レベルが上記第２の電源電圧よりも低いレベルである、請求項４に記載の半導体集積回路。
【請求項６】
上記機能回路が待機状態にあるときに上記トランジスタのチャネル領域に印加されるバイアス電圧が上記第２の電源電圧または上記第２の電源電圧よりも低い電圧であり、
上記機能回路が動作状態にあるときに上記バイアス電圧が上記第１の電源電圧または上記第１の電源電圧よりも高い電圧である、請求項５に記載の半導体集積回路。
【請求項７】
所定の処理を行なう複数の機能回路と、
それぞれが上記複数の機能回路の各々に対応し、上記機能回路の電源電圧入力端子と電源電圧供給端子との間に接続されている複数のスイッチング回路と、
それぞれが上記複数のスイッチング回路の各々に対応する複数のラッチ回路が縦続接続されているスキャンパス回路と、
を有し、
上記スイッチング回路の制御端子に上記ラッチ回路に記憶されているデータに応じた電圧信号が印加され、当該電圧信号に応じて上記スイッチング回路が導通または非導通状態となる、半導体集積回路。
【請求項８】
ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを含み、所定の処理を行なう機能回路と、
上記機能回路のトランジスタの駆動能力に対応する制御データを生成するデータ生成回路と、
上記制御データに応じて電圧値の異なる電源電圧を供給する電圧供給回路と、上記電圧供給回路の電圧供給端子と上記機能回路の電圧入力端子との間に接続され、ゲート端子に印加される導通制御信号に応じて上記機能回路への電圧供給を制御するトランジスタと、
を有する半導体集積回路。
【請求項９】
上記データ生成回路が上記制御データを設定するためのヒューズ回路を有する、請求項８に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−１７２２５７（Ｐ２０１１−１７２２５７Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１１−８２１０１（Ｐ２０１１−８２１０１）
【出願日】平成２３年４月１日（２０１１．４．１）
【分割の表示】特願２００１−２２５０４３（Ｐ２００１−２２５０４３）の分割
【原出願日】平成１３年７月２５日（２００１．７．２５）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２３年４月１日（２０１１．４．１）
【分割の表示】特願２００１−２２５０４３（Ｐ２００１−２２５０４３）の分割
【原出願日】平成１３年７月２５日（２００１．７．２５）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【Ｆターム（参考）】
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