【課題】 バンプの下方に半導体素子を設けることができ、信頼性の高い半導体装置を提供する。
【解決手段】 本発明の半導体装置は、
素子形成領域１０Ａと該素子形成領域１０Ａの周囲に設けられた素子分離領域２０とを有する半導体層１０と、
前記素子形成領域１０Ａ内に形成された素子３０と、
前記半導体層１０の上方に設けられた層間絶縁層６０と、
前記層間絶縁層６０の上方に設けられた電極パッド６２と、
前記電極パッド６２の上方であって、該電極パッド６２の少なくとも一部を露出させる開口７２を有する前記パッシベーション層７０と、
前記開口７２に設けられ、平面形状が短辺と長辺とを有する長方形であるバンプ８０であって、前記素子３０と平面視で少なくとも一部が重複する前記バンプ８０と、を含み
前記半導体層１０において、前記バンプ８０の前記短辺の鉛直下方から外側および内側に位置する所定の範囲は、素子禁止領域１２である。 （もっと読む）

【課題】 スペアセルをスキャンセルとして用いた際に、半導体集積回路の遅延を軽減することが可能な半導体集積回路設計装置を提供する。
【解決手段】 入力部１１０は、スキャンフリップフロップが含まれるスペアセルを示すネットリストＡを受け付ける。リスト作成部１０は、入力部１１０が受け付けたネットリストＡが示すスキャンフリップフロップの数だけ観測ポイントを設ける。座標抽出部１１は、観測ポイントと、該観測ポイントの近傍にあるスペアセルと、を観測ポイントごとに関連づける。信号接続部１２は、観測ポイントと、該観測ポイントと関連づけられたスペアセルが含むスキャンフリップフロップとを配線する。 （もっと読む）

【課題】
従来のパターン密度チェックフローは、マスク全体に対するパターン密度の計算は最終検証で行っており、最終検証でパターン密度エラーとなった場合にＴＡＴが増大する問題があった。
【解決手段】
本発明にかかるパターン密度チェックプログラムは、予めパターン密度チェック対象チップのチップデータと当該チップのマスクデータとを記憶した記憶部を備えたコンピュータに、マスクデータ１０１を読み込み、マスクデータ１０１から密度チェック対象チップの１チップ分のスクライブ枠のデータ率を有するスクライブ枠モデルを作成する第１のステップ（Ｓ１）と、チップデータ１０２を読み込み、チップデータとスクライブ枠モデルとを合わせて１チップ分の密度チェックを行う第２のステップ（Ｓ３）と、をコンピュータに実行させるものである。 （もっと読む）

【課題】
クロックジッタの悪化を抑制し、半導体集積回路内部をクロック信号が伝搬している間にクロックジッタが悪化することが原因で発生する半導体集積回路の誤動作を抑制できるようにする。
【解決手段】
データ回路１１１に電源電圧を供給するデータ回路用電源配線１１２、およびクロック回路１２１に電源電圧を供給するクロック回路用電源配線１２２が、前記データ回路用電源配線およびクロック回路用電源配線のうちの少なくとも何れか一方の電源配線の配線層と異なる配線層（例えば、データ回路用電源配線１１２やクロック回路用電源配線１２２よりも上層）に設けられた電源配線とビアを介して接続される。これにより、例えば、データ回路１１１で発生した電源ノイズが低減され、クロックジッタの悪化が抑制される。 （もっと読む）

論理回路ＬＣを備える電子装置が提供される。論理回路ＬＣは、少なくとも一の電子ユニットＥＵ、特に一の論理ゲートを有する。電子ユニットＥＵは、論理演算を実行する第１電子的構成要素ＥＣ１；及び、論理回路ＬＣのソフトエラー感度を改善するための少なくとも一の第２電子的構成要素ＥＣ２を有する。第１及び第２電子的構成要素ＥＣ１，ＥＣ２は実質的に同一の論理機能を備えて実装される。第２電子的構成要素ＥＣ２は重複である。加えて、第１及び第２電子的構成要素ＥＣ１，ＥＣ２の入力はそれぞれ結合され、第１及び第２電子的構成要素ＥＣ１，ＥＣ２の出力はそれぞれ結合される。
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【課題】ホールドマージンを容易の保証でき、冗長な遅延を発生することを防止でき、高速化、面積削減を図ることが可能な論理回路および同期型半導体記憶装置を提供する。
【解決手段】論理ブロック１１−１〜１１−４と、論理ブロックのデータの入出力をシステムクロックに同期して行う複数のフリップフロップＦ／Ｆをアレイ化したフリップフロップアレイ１２−１〜１２−４と、幹線１３−１と複数の枝線１３−２１〜１３−２４を有し、幹線１３−１に伝搬されたシステムクロックＣＬＫを複数の枝線１３−２１〜１３−２４に分配するクロック配線１３とを有し、クロック配線１３の枝線１３−２１〜１３−２４の配置位置（枝線の直下）に対応してフリップフロップアレイ１２−１〜１２−４がそれぞれ配置され、フリップフロップブロックアレイ１２−１〜１２−４の配置領域以外に対応する論理ブロック１１−１〜１１−４が配置されている。 （もっと読む）

【課題】 １度の突起電極形成が可能となり、低コスト化を実現でき、接合部を微小にしなくても電極パッドの狭ピッチ化への対応を可能にする。
【解決手段】 電極パッド３の一部が開口されるように形成された保護膜を有し、保護膜上に電極パッド３と接続される配線部６と外部接続部５が形成された金属突起電極を有する半導体チップ１と、金属突起電極の外部接続部５と電気的に接合された配線基板と、半導体チップと配線基板との間を充填している絶縁性樹脂とを備え、金属突起電極の外部接続部５と配線部６の厚みが略同等である。また、金属突起電極は、電極パッド３から保護膜の上に配線部６により延在して外部接続部５が形成されている。これにより、１度の突起電極形成が可能となり、半導体装置の製造プロセスを容易にできるようになる。 （もっと読む）

【課題】最適で品質の高いフロアプランを短時間で作成でき、データや制約の変更に対しても大幅な変更なしに対応できるＬＳＩ用フロアプラン設計支援方法を提供すること。
【解決手段】フロアプラン全体を監視する戦略エージェント／その支配下で機能ブロック毎に用意されブロックの位置を管理するブロックエージェントを作成し、戦略エージェントがブロックの配置に関する制約を選択すると、各ブロックエージェントが各制約について対応する機能ブロックの制約に対する適応度をブロックの位置の関数として表す適応度関数を生成して合成し、合成した適応度関数に基づいて最も適応度の高い位置に対応する機能ブロックを配置する。戦略エージェントは、配置後にフロアプランの必要条件を満たすかを判断し、満たす場合にはフロアプランの設計を終了し、満たさない場合には制約を選択し直す。 （もっと読む）