【課題】半導体装置製造に必要なマスク作成時において、配置配線処理終了後のタイミングを合わせ込んだ後のレイアウトにダミーメタルを挿入するために、配線間容量値が変化してしまい、再度タイミング設計が必要となり、配置配線処理終了からマスク作成までの設計期間（ＴＡＴ）が長くなってしまう。
【解決手段】配置配線処理の段階から、任意の単位面積に対して既存配線を除いた領域に配線可能面積率を与えて、タイミングとプロセス面積率を考慮してレイアウト設計を行う。 （もっと読む）

【課題】信頼性を確保しつつヒューズ素子の配列ピッチを狭くすることが可能な半導体装置を提供する。
【解決手段】レーザビームの照射により切断可能な複数のヒューズ素子１０１〜１０５と、平面的に見て複数のヒューズ素子間に位置し、レーザビームを減衰可能な減衰部材１４０とを備える。減衰部材１４０は複数の柱状体によって構成されている。これにより、切断すべきヒューズ素子から半導体基板側へ漏れ出したレーザビームＬは、複数の柱状体によって構成された減衰部材１４０によって吸収されるとともに、フレネル回折によって散乱する。これにより、このため、柱状体が過度のエネルギーを吸収することによって絶縁膜にクラックなどが生じることがなく、効率的にレーザビームを減衰させることが可能となる。 （もっと読む）

【課題】信頼性を確保しつつヒューズ素子の集積度を高めることが可能な半導体装置を提供する。
【解決手段】レーザビームの照射により切断可能な複数のヒューズ素子１０１〜１０９と、ヒューズ素子１０１〜１０９よりも下層に位置する下層配線１１１〜１２３と、ヒューズ素子１０１〜１０９と下層配線１１１〜１２３とを接続する複数のスルーホール電極１３１〜１３９とを備える。スルーホール電極１３１〜１３９は、ヒューズ素子１０１〜１０９の長手方向の両端にそれぞれ設けられており、複数のヒューズ素子が長手方向であるＡ方向にほぼ一直線上に配置されている。これにより、所定のヒューズ素子を切断する場合、このヒューズ素子に接続されたスルーホール電極が影となって、レーザビームの不要なエネルギーが他のスルーホール電極に直接照射されることがない。 （もっと読む）

【課題】複数のクロック信号の共有クロック経路上のセルをクロック伝播遅延時間が最短となる位置に配置することのできる半導体集積回路設計装置を提供する。
【解決手段】半導体集積回路設計装置１は、複数クロック入力セル抽出部１１が、複数のクロック信号が入力されているセルを抽出し、共有クロック経路セル抽出部１２が、複数クロック入力セルの出力が伝達される複数クロック共有クロック経路に存在するセルを抽出し、セル移動先位置算出部１３が、共有クロック経路セルのセル配置位置情報にもとづいて、共有クロック経路の伝播遅延時間を短縮する、複数クロック入力セルおよび共有クロック経路セルの移動先位置を算出し、セル配置位置変更部１４が、算出された移動先位置へ複数クロック入力セルおよび共有クロック経路セルの配置位置を変更する。 （もっと読む）

【課題】集積回路を設計するための集積回路設計装置に関し、
【解決手段】本発明は、入力手段により設計者から複数の階層毎にブロックを設定し、配置することにより集積回路の設計を行う集積回路設計装置であって、前記複数階層毎に設定されたブロックを所定階層に配置するブロック配置処理部と、前記所定階層とは異なる階層のブロックを前記所定階層上に設定されるブロックに仮想配置する領域割付処理部と、前記所定階層及び前記所定階層に対して下位となり、仮想配置される下位階層のブロックの配置状態を評価するブロック評価処理部とを有し、前記ブロック評価処理部は、前記下位階層のブロックの面積が前記所定階層のブロックの面積に占める割合を算出し、算出された前記下位階層のブロックの面積が前記所定階層に配置されるブロックの面積に占める割合を図形により表示することを特徴とする。 （もっと読む）

【課題】レーザートリミング対象素子の集積度を低下させないで、レーザートリミングのレーザー光照射による拡散層の結晶欠陥発生を防止して、ＰＮ接合部のリーク電流を抑制する。
【解決手段】アルミヒューズ１の電極引き出し部である拡散層６が保護膜９によって直接被覆されている。この保護膜９の素材にはドープドポリシリコンが使用されている。 （もっと読む）

【課題】占有面積の小さな直線状の電気ヒューズを有する半導体装置を提供する。
【解決手段】複数の突出部１０ｆは、電気ヒューズ部１０ａの中央位置からずれた位置、より具体的には、ビア１０ｄに近くかつビア１０ｅから遠い位置に設けられている。また、複数の突出部２０ｆは、電気ヒューズ部２０ａの中央位置からずれた位置、より具体的には、ビア２０ｄから遠くかつビア２０ｅに近い位置に設けられている。つまり、突出部１０ｆおよび突出部２０ｆは、ジグザグ状に配置されている。 （もっと読む）

【課題】半導体装置のシステマティックな歩留まりをより正確に算出し得る半導体装置の歩留まり算出方法を提供する。
【解決手段】設計したデバイスパターンから、特定の第１パターンと、第１パターンとは異なる第２パターンとを選定する第１のステップＳ６と、特定された第１パターンがテストにパスする際に第２パターンがテストにパスする確率を、予め求められたテーブル値又は関数を用いて、第１パターンと第２パターンとの距離に応じてそれぞれ求める第２のステップＳ８と、第１パターンがテストにパスする際に第２パターンがテストにパスする確率値と、第１パターンの歩留まりの値との積に基づいて、デバイスパターンの歩留まりを求める第３のステップＳ１０とを有している。 （もっと読む）

【課題】 設計者が種々のタイプの障害に対する設計の感受性を改善することを可能にするように、設計のクリティカル・エリアと、欠陥に対してレイアウト形状の辺を関係付ける情報を提供する方法、システム、及びコンピュータ・プログラムを得ること。
【解決手段】 定められたクリティカル・エリアのパターンに寄与する設計の１つ又は複数の辺間の相互作用を視覚的に表すための方法、装置、及びコンピュータ・プログラムが提供される。 （もっと読む）

【課題】電極パッドの個数の増加に伴う半導体チップのサイズの増加を抑制しつつ、静電気放電の能力低下を招かない半導体集積回路装置を提供する。
【解決手段】外部接続用の複数個の電極パッド１ａ、１ｂは、千鳥状に配置されている。スクライブ領域３に近い側の電極パッド１ａと入出力セル２とは、それ等のスクライブ領域３側の端部の位置はほぼ同位置に設定されて配置されている。静電気放電に対する保護回路６、７が配置され、これ等はスクライブ領域３に近い側から順に、電源側保護回路７、接地側保護回路６が位置する。電極パッド１ａと自己の入力出力セル２の接地側保護回路７との中心位置相互間の離隔、及び電極パッド１ｂと自己の入力出力セル２の接地側保護回路７との中心位置相互間の離隔とは、短く且つ各入出力セル２相互間でほぼ等距離となり、静電気放電に対する耐性が強くなる。 （もっと読む）

【課題】高精度で且つ効率良くシミュレーションすることが可能な半導体集積回路を提供する。
【解決手段】集積回路は、第１導電型の第１のウエルと、ゲート長方向に延びるウエル境界において第１のウエルと接する第２導電型の第２のウエルと、第１のウエル内に設けられた第２導電型の第１の活性領域を有する第１のトランジスタと、第１のウエル内に設けられ、第１の活性領域とゲート幅方向の長さが異なる第２導電型の第２の活性領域を有する第２のトランジスタとを備える。第１の活性領域のゲート幅方向の中心位置は、ウエル境界を基準として第２の活性領域のゲート幅方向の中心位置と揃えられている。 （もっと読む）

【課題】近年、半導体集積回路の設計において、半導体プロセスの微細化、技術の高度化に伴い、マスク修正時におけるコスト増大及び設計精度の悪化が問題となっている。
【解決手段】本発明の半導体集積回路及び半導体集積回路の修正方法は、半導体集積回路のレイアウト設計において、実動作セルと回路修正用のダミーセルを並列して配置し、回路修正時におけるレイアウト変更を最低限に抑えることで、マスク修正時の修正層数の削減かつ設計精度悪化の防止を実現する。 （もっと読む）

【課題】突抜けが発生しないようにビアプラグを配置することのできる回路パターン設計システム、回路パターン設計方法、及び回路パターン設計プログラムを提供する。
【解決手段】ビア束の形状とエッチング後にビア底部の突抜けが発生するビア束間スペース幅との対応関係を示すスペース幅算出用データ部を準備するスペース幅算出用データ提供ステップと、複数のビアの配置情報を含む仮レイアウトデータを準備するステップと、前記仮レイアウトデータ中に対して、確認対象ビア束を設定する確認対象ビア束設定ステップと、前記確認対象ビア束の形状を認識する形状認識ステップと、前記スペース幅算出用データを参照して、認識した前記確認対象ビア束の形状に対応する前記ビア束間スペース幅を、禁止スペース幅として算出する禁止スペース幅算出ステップと、前記禁止スペース幅を、前記確認対象ビア束と対応付けて出力する出力ステップと、を具備する。 （もっと読む）

【課題】ダミー配線やダミーの活性化領域等のダミーパターンを設けたことにより、ＰＡＤとこのダミーパターンとを介して意図しない導電経路が形成されることを回避する。
【解決手段】平面視で、ＰＡＤが形成されるＰＡＤ領域１３と、このＰＡＤ領域１３と隣り合い、且つ、入出力回路が形成される入出力回路領域１１との間の距離が、平坦度を確保することの可能な最大値Ｌmax以下であるときに、ＰＡＤ領域１３と入出力回路領域１１との間の領域にダミーパターン禁止枠２４を設定し、このダミーパターン禁止枠２４が設定された領域への、ダミーの配線やダミーの活性化領域の配置を禁止する。 （もっと読む）

【課題】半導体集積回路内の冗長回路の導電性リンクを切断する方法と装置を提供する。
【解決手段】
半導体基板上に形成された半導体デバイス内に少なくとも導電性リンクを覆う保護層で埋め込まれた複数の導電性リンクを選択的にリンク切断する工程において、目標とするリンクに集光ビームを位置決めし、レーザの波長が400nm以下の短波長の第１のパルスレーザと波長が400nmより長い波長の第２のパルスレーザを発生し、第１と第２のパルスレーザを重畳して保護層の上から、導電性リンクに向けて照射する。第１のパルスレーザより第２のパルスレーザを時間的に遅延させて照射するとなお良い。 （もっと読む）

【課題】ヒューズ回路のヒューズをレーザによって切断したときに、隣接するヒューズ回路のコンタクトが破壊されないこと。
【解決手段】本発明の半導体装置は、隣接するヒューズ回路１−１〜１−６を具備している。ヒューズ回路１−１〜１−６は、半導体基板２の表面部に形成された拡散層３−１、３−２と、半導体基板２と拡散層３−１、３−２とを覆う絶縁膜４と、絶縁膜４を覆う絶縁膜６と、それぞれ絶縁膜６の表面から絶縁膜（４、６）を貫通して拡散層３−１、３−２の表面まで延びるコンタクト部７−１、７−２と、絶縁膜６上に形成され、コンタクト部７−１とコンタクト部７−２とに渡って延びるヒューズ８とを具備している。ヒューズ回路１−６のヒューズ８をレーザにより切断するときに、隣接するヒューズ回路１−５のコンタクト部７−１、７−２が破壊されないように、ヒューズ回路１−１〜１−６の絶縁膜４、６は、同一の物質により形成される。 （もっと読む）

【課題】フロアプランの評価をなるべく早期に行って、設計工数や設計コストを削減する。
【解決手段】半導体レイアウト設計装置は、演算処理装置１と、表示装置２と、ネットリスト記憶装置３と、ライブラリ情報記憶装置４と、フロアプラン情報記憶装置５と、テクノロジ情報記憶装置６と、フロアプラン評価結果記憶装置７とを備える。スタンダードセルやマクロセルを初期配置した結果に基づいて、ブロック間の距離を算出し、その距離とブロック間の配線接続本数とに基づいてフロアプランの評価値を算出するため、セルの初期配置前にフロアプランの評価値を算出するよりも評価値の精度が高くなり、フロアプランの性能評価を精度よく行うことができる。 （もっと読む）

【課題】高速シリアルインターフェースの効率的な組み込みを可能にする集積回路装置及びこれを含む電子機器を提供すること。
【解決手段】集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックと高速Ｉ／Ｆ回路ブロックＨＢを含む。第１〜第Ｎの回路ブロックはデータドライバブロックＤＢ１〜ＤＢＪと階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢを含む。階調電圧生成回路ブロックＧＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に配置され、高速Ｉ／Ｆ回路ブロックＨＢ及びロジック回路ブロックＬＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に配置される。 （もっと読む）

【課題】マクロセルの配置を自動化するとともに、設計工数と設計コストを削減する。
【解決手段】半導体レイアウト設計装置は、演算処理装置１と、表示装置２と、ネットリスト記憶装置３と、ライブラリ情報記憶装置４と、フロアプラン情報記憶装置５と、テクノロジ情報記憶装置６と、フロアプラン評価結果記憶装置７とを備える。ブロックごとに、他のブロックに向かう力線ベクトルを求めて合成力線ベクトルを算出し、その合成力線ベクトルのｘ成分の大きさとｙ成分の大きさとを比較した結果により、ブロック内のマクロセルの配置を決定するため、他の配線の妨げにならないような効率的なマクロセルの配置を行うことができる。このため、マクロセルの配線を大幅にやり直す頻度が少なくなり、設計工数と設計コストの削減が図れる。 （もっと読む）

【課題】遅延値のばらつきを、ランダム成分とシステマティック成分のショット依存成分及び面内傾向成分とに、より精密に分離することが可能な遅延ライブラリ作成方法を提供する。
【解決手段】遅延ライブラリ作成方法は、論理回路の回路部品の遅延値が格納されている遅延ライブラリを作成する方法である。（ａ）回路部品の半導体ウェハ上の第１電気特性データ４４に基づいて、ウェーブレット解析を行うことにより、半導体ウェハ面内の位置に依存する第１遅延データ４８と、半導体ウェハ面内の位置に依存しないランダムばらつき遅延値と露光処理によって生じる露光依存ばらつき遅延値とを含む第２遅延データとを算出するステップと、（ｂ）第２遅延データに基づいてフーリエ解析することにより、ランダムばらつき遅延値と露光依存ばらつき遅延値とを分離し、それぞれを第３遅延データと第４遅延データ４６とするステップとを具備する。 （もっと読む）