集積回路設計において、複数の回路レイアウトセルを相互の間に間隙を設けてレイアウトし、前記間隙の少なくとも一部の所定の間隙の夫々に、前記所定の間隙に隣接する少なくとも１つの回路レイアウトセルの性能パラメータに対して所望される影響に基づいて所定のデータベースから選択された対応するフィラーセルを挿入するためのシステム及び方法を提供する。前記回路レイアウトセルは複数行にわたって配列されており、幾つかの実施形態では、所定の間隙に対する適切なフィラーセルの選択は、前記所定の間隙の両側に隣接する回路レイアウトセルの性能パラメータに依存する。前記所定のフィラーセルは、例えば、ダミー拡散領域、ダミーポリシリコン線、Ｎウェル境界の移動、エッチング停止層境界の移動を備える。一実施形態では、回路レイアウトセルは、選択されたフィラーセルを収容するために移動させることができる。
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【課題】ペア配置の検証の精度を向上させることができるレイアウト検証プログラム、およびレイアウト検証方法を提供すること。
【解決手段】ペア配置が要求される素子間におけるペア配置素子間検証処理（ステップ２１〜２４）を行い、条件違反がある場合にペア配置抵抗素子間検証処理（ステップ２５）を行うため、本体部分の形状が異なる抵抗素子を考慮したペア配置の検証ができる。次に、ペア配置を検証する素子が影響を受ける図形が含まれる範囲におけるペア配置周辺図形検証処理（ステップ２６、２７）を行い、図形形状が同一でない場合にペア配置周辺図形反転回転処理（ステップ２８）を行う。そして、ペア配置の候補とされた素子がＭＯＳトランジスタである場合にペア配置ＭＯＳトランジスタ間検証処理（ステップ２９）を行うため、ＭＯＳトランジスタのドレイン電流の方向を考慮したペア配置の検証ができ、トランジスタ特性を揃えることができる。 （もっと読む）

【課題】アナログ機能ブロックの設計過程において、アナログレイアウトの観点からアナログ設計の効率改善を図ること。
【解決手段】設計対象回路のネットリスト情報に基づいて設計対象回路は配線リスト形式３０１で表わされる。配列リスト形式３０１では各ＭＯＳトランジスタのレイアウトを、トランジスタタイプ名Ａ、Ｂの左側にソースを示す記号「ｓ」またはドレインを示す記号「ｄ」を付加して表現したもので、各トランジスタはソースｓ、ドレインｄによって相互に連結可能に構成される。配線リスト形式３０１はモデルライブラリ３０４を用いて対応するシンボル図形形式レイアウト３０２に変換される。シンボル図形形式レイアウト３０２ではデバイス配置用のメッシュと配線配置用メッシュに整列してトランジスタや配線が配置される。シンボル図形形式レイアウト３０２の状態で編集された後、ＧＤＳ形式等のレイアウト３０３に変換して出力される。 （もっと読む）

【課題】半導体集積回路の開発期間を短縮できる。
【解決手段】本発明の例に関わる半導体集積回路の設計レイアウト作成方法は、回路パターンを構成するための複数のセルのうち、隣接して配置されることでＯＰＣ危険箇所が発生する組み合わせを抽出し、セルの配置に対する配置制約を生成するステップ（ＳＴ１）と、複数のセルの配置を行い（ＳＴ２）、配置制約に基づいて、隣接して配置された複数のセルの組み合せ内のＯＰＣ危険箇所を抽出するステップ（ＳＴ３）と、ＯＰＣ危険箇所を含むセルの組み合わせ内の少なくとも１つのセルに対して、同一の座標上でフリッピング処理を施して、レイアウトを変更するステップ（ＳＴ４）と、フリッピング処理によって除去されなかったＯＰＣ危険箇所を含むセルの組み合わせに対して、セルの分解処理又は合成処理を施して、レイアウトを変更するステップ（ＳＴ６）とを備える。 （もっと読む）

【課題】設計寸法のさらなる微細化に対応できるようにする。
【解決手段】シリコンからなるチップ１０の主面上には、５１２ｋｂｉｔの容量を持つ第１のＳＲＡＭブロック１１と、１２８ｋｂｉｔの容量を持つ第２のＳＲＡＭブロック１２とが集積化されている。第１のＳＲＡＭブロック１１を構成する１ビット当たりのセルの面積を２．４μｍ^２ とし、第２のＳＲＡＭブロック１２を構成する１ビット当たりのセルの面積を共に３．５μｍ^２ としている。これにより、第１のＳＲＡＭブロック１１は、ビットセルを構成する複数のトランジスタの各ゲートが延びる方向が特定の方向に設定されており、設定された方向において、リソグラフィ条件が最適化されている。その結果、ビットセル面積は、ビットセルを構成するトランジスタのゲート幅方向に依存して異なるように設定されている。 （もっと読む）

【課題】ＦＥＯＬレベルから正負とも低電圧の範囲で拡散工程中のチャージアップから被保護素子を保護し、且つ、拡散工程完了後は被保護素子の駆動に必要な正負両極性の高電圧を被保護素子に印加することが可能な半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成され、被保護素子電極２２を有する被保護素子２１と、半導体基板１１と電気的に接続された基板接続電極４２を有する基板接続部４１と、被保護素子電極２２と基板接続電極４２との間に形成されたヒューズ素子電極３２を有するヒューズ素子部３１とを備えている。ヒューズ素子電極３２は、所定の電流を流すことにより切断可能に形成され、ヒューズ素子電極３２が切断されていない状態において、被保護素子電極２２、基板接続電極４２及びヒューズ素子電極３２は、一体に形成された導電膜１５からなる。 （もっと読む）

【課題】 最終段クロックバッファとクロックを供給するクロック分配回路間の配線ばらつきを抑止することにより、クロックスキューを低減する。
【解決手段】 クロック分配回路の上流はＨツリー構造、最終段はローカルフィッシュボーン構造とし、最終段バッファが接続される複数のクロック幹線は第１のクロック幹線と第２のクロック幹線とを含み、第１のクロック幹線からクロックを受ける複数の第１のフリップフロップが位置するセル配置可能列の数と第２のクロック幹線からクロックを受ける複数の第１のフリップフロップが位置するセル配置可能列の数が異なる。 （もっと読む）

【課題】レイアウト工程における負担を軽減するとともに、ＩＲ−ＤＲＯＰの観測およびＩＲ−ＤＲＯＰ量の算出ができる半導体集積回路を提供する。
【解決手段】半導体集積回路１において、電源ＶＣＣ１が供給される機能ブロック部２と、機能ブロック部２とは独立した電源ＶＣＣ２が供給されるとともに互いに異なるクロック信号が入力されるフリップフロップＦＦ１、ＦＦ２から構成される測定部３と、フリップフロップＦＦ１の出力とフリップフロップＦＦ２の入力の間に接続され、機能ブロック部２のＩＲ−ＤＲＯＰを測定したい位置に配置されたバッファｂｕｆとを有する。そして、バッファｂｕｆの遅延値を、機能ブロック部２が動作状態時と非動作状態時に電源ＶＣＣ１を変化させて測定し、動作状態時の電源ＶＣＣ１の設定値と動作状態時の遅延時間に最も近い非動作状態時の遅延時間に対応する電源ＶＣＣ１の設定値との差がＩＲ−ＤＲＯＰ量となる。 （もっと読む）

【課題】半導体集積回路においてゲートのデータ密度に起因するトランジスタの特性バラツキを抑制する。
【解決手段】本発明による半導体集積回路の自動レイアウト装置１０は、セルをゲート方向に隣接して配置する際、セルの境界付近に配置済みのゲートを基準ゲート１１１とし、その周辺の所定の領域内に存在するゲート数を規定の範囲内とするように、配置するセルを決定する。 （もっと読む）

【課題】ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることが可能な半導体集積回路装置を提供する。
【解決手段】スタンダードセル１０が横方向に配置されたスタンダードセル列１１，１２，１３，…が、縦方向に並べて配置されている。各スタンダードセル列１１，１２，１３，…は１列おきにフリップされており、スタンダードセル列１１，１２がＮウェルを共有し、スタンダードセル列１２，１３がＰウェルを共有している。スタンダードセル列１１，１２，１３の端に位置するＮＭＯＳトランジスタ２１，２２，２３からＰウェルの端までの距離Ｄ１，Ｄ２，Ｄ３が、スタンダードセル列１２，１３に共有されたＰウェルの幅Ｗ１以上になるように、拡げられている。 （もっと読む）

【課題】チップエリア上のそれぞれのエリアに最適なダミーパターンサイズとダミーパターン配置の指定をＥＢ演算にて複数種類行う。
【解決手段】ＥＢデータをエリアＡとエリアＡ以外に分ける。エリアＡをあるアルゴリズムを持たせた認識層で覆い、認識層で覆われた部分（認識層Ａ）とそれ以外の部分とに区別する。エリアＡに対して同一のダミーパターンを配置するにはエリアＡに対するダミーパターン発生始点を統一すれば良い。また、エリアＡが回転を持った状態で配置された場合でもエリアＡ内のダミーパターン配置を同一にするにはエリアＡの角のどこが始点となっても同一のダミーパターンが配置される認識層を作成する。認識層において、ダミーパターンの形状及び間隔値はＸ方向、Ｙ方向共に同値であり、認識層ＡのサイズはＸ方向、Ｙ方向共に（（ダミーパターンのサイズ＋間隔値）の倍数）＋ダミーパターンサイズで算出される。 （もっと読む）

【課題】ゲーテッドクロック技術および低電力フリップフロップを用いながら、消費電力またはクロック遅延時間を低減した回路設計方法を提供する。
【解決手段】半導体回路設計方法は、半導体集積回路の回路情報に基づいてフリップフロップを設定し、フリップフロップを制御する制御信号を求め、フリップフロップにクロックゲーティングを適用したときの消費電力の低さおよびクロック遅延時間のばらつきの小ささに基づく第１の評価値ｈ１を算出し、第１の評価値が第１の閾値よりも大きい場合に、フリップフロップに対してゲーテッドクロック構造を設定し、フリップフロップに該フリップフロップよりも消費電力の低い低電力フリップフロップを適用したときの消費電力の低さおよび設置面積に基づく第２の評価値ｈ２を算出し、第２の評価値が第２の閾値よりも大きい場合に、フリップフロップを低電力フリップフロップに置換することを具備する。 （もっと読む）

【課題】従来のレイアウト設計では、配線コストの増大、電源ノイズ発生、電圧降下の問題、電源構造の複雑化などの課題があった。
【解決手段】セル情報を格納するレイアウトライブラリに、基本セル以外に、セル間を埋める役割をするフィラーセルを少なくとも２種以上含む。そのフィラーセルの少なくとも１種は、上層メタルと、Power RailおよびGround Railからなる下層メタルを備え、そして別のフィラーセルの少なくとも一種は、上層メタルと、Power RailおよびGround Railからなる下層メタルを備え、その上層メタルと下層メタルが同電位に短絡接続された構造を備える。レイアウト設計時、レイアウトライブラリの情報に基づき、所要の基本セルを配置すると共に、複数種あるフィラーセルを、信号配線から一定の距離を隔てた領域に選択的に配置する。 （もっと読む）

【課題】 ダミーパターンの配置に伴う光学的影響によってＯＰＣ処理の負担（特にバイアス処理の負担）が増大している。
【解決手段】 パターン配置装置５０は、複数の配線パターンが配置されたレイアウト領域にダミーパターンを配置する。パターン配置装置５０は、ダミーパターンが配置されるべき配置領域を、互いに隣り合う配線パターンの中間領域に、かつ両隣の配線パターンに対する間隔が実質的に一定になるように設定する配置領域設定部５４と、ダミーパターンを配置領域に配置するパターン配置部５５と、を備える。 （もっと読む）

【課題】本発明は、シミュレーション方法及びプログラムに関し、効率的にシミュレーションを行い、且つ、回路特性の予測精度を向上可能とすることを目的とする。
【解決手段】コンピュータによる半導体集積回路のシミュレーション方法において、セルを含んで構成された回路のレイアウトデータに基づいてレイアウト解析を行い、レイアウト解析により得られたレイアウトパラメータの値をメモリ部に格納し、遅延時間、ノイズ特性、洩れ電流及び消費電力のうち少なくとも１つを含む前記セルの基本セル特性をネットリストから抽出し、レイアウトパラメータで表現してメモリ部に格納し、レイアウトパラメータの前記値をメモリ部から読み出して、レイアウトパラメータで表現された基本セル特性に代入してセル特性を求めてメモリ部に格納し、求められたセル特性を用いて前記回路の動作解析をする手順をコンピュータに実行させるように構成する。 （もっと読む）

【課題】自動的な制御により特定の複数の配線経路における遅延時間のばらつきを抑制できる自動配置配線装置を提供することを目的とする。
【解決手段】自動配置配線装置は、配線長を揃える複数のノードＮ１〜Ｎ３を指定すると共に、配線長の目標値（目標配線長）を指定する。そして各指定ノードＮ１〜Ｎ３の配線を適宜迂回させることでそれらの長さを調整し、それらを目標配線長に揃える。また自動配置配線装置は、配線長を調整するために、ノードＮ１〜Ｎ３が接続するセルＣ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂの位置を移動させることもできる。 （もっと読む）

【課題】スイッチング素子として、半導体基板や透明基板、ガラス基板にトランジスタを形成し、相互に結線した半導体集積回路に関し、狭幅領域に小面積で配置可能な回路レイアウトを提供する。
【解決手段】３本以上の電源線と電源線の接続を切り換える２つ以上のトランジスタを含む半導体集積回路である。本発明の半導体集積回路は、第１、第２および第３の電源線が上記の順序で互いに平行に配置され、第２の電源線ａ３４の両側にある、第１の電源線Ａ３２との間隙および第３の電源線Ｂ３３との間隙にそれぞれ配置された第１のトランジスタおよび第２のトランジスタを含み、第１の電源線および第３の電源線が互いに異なる電位とされる。 （もっと読む）

【課題】トランジスタ特性のパターン依存性を十分考慮しつつ、半導体集積回路の設計・検証ＴＡＴの増大を防止する。
【解決手段】（Ａ）統計ＳＴＡ用の遅延ライブラリを作成するステップと、（Ｂ）レイアウトデータを作成するステップと、（Ｃ）対象セルの遅延値を算出するステップとを有する。統計ＳＴＡ遅延ライブラリは、セル遅延値を当該セル内のトランジスタのモデルパラメータの関数として表す遅延関数を提供する。上記（Ｃ）ステップは、（Ｃ１）対象セル中の対象トランジスタの周辺のレイアウトパターンを規定するパラメータを抽出するステップと、（Ｃ２）対象トランジスタのモデルパラメータを変調するステップと、（Ｃ３）遅延関数を用いて、対象セルの基準遅延値を算出するステップと、（Ｃ４）上記（Ｃ２）ステップでのモデルパラメータの変調量と遅延関数を用いて、その変調量に応じた基準遅延値からの遅延変動を算出するステップと、を含む。 （もっと読む）

【課題】トランジスタ特性のパターン依存性を十分考慮しつつ、半導体集積回路の設計・検証ＴＡＴの増大を防止すること。
【解決手段】半導体集積回路の設計方法は、（Ａ）半導体集積回路のレイアウトデータを作成するステップと、（Ｂ）レイアウトデータに基づいてマスクデータを作成するステップとを有する。上記（Ｂ）ステップは、（Ｂ１）レイアウトデータを参照して、半導体集積回路に含まれる対象トランジスタの周辺のレイアウトパターンを規定するパラメータを抽出するステップと、ここで、そのパラメータは、少なくとも対象トランジスタの周辺の素子分離構造の幅を含み、（Ｂ２）抽出されたパラメータに依存する対象トランジスタの特性の設計値からの変動を打ち消すように、対象トランジスタのゲート長及びゲート幅を補正するステップと、（Ｂ３）ゲート長及びゲート幅が補正されたレイアウトデータから、マスクデータを作成するステップと、を含む。 （もっと読む）

【課題】トランジスタ特性のパターン依存性を十分考慮しつつ、半導体集積回路の設計・検証ＴＡＴの増大を防止すること。
【解決手段】半導体集積回路の設計方法は、（Ａ）セル周辺のレイアウトパターンを規定するパラメータを変えながら、当該セルの回路シミュレーションを実行するステップと、（Ｂ）回路シミュレーションの結果に基づいて、当該セルの遅延値を上記パラメータの関数として表す遅延関数を作成するステップと、（Ｃ）セルベース設計手法に基づいて、半導体集積回路のレイアウトを示すレイアウトデータを作成するステップと、（Ｄ）作成されたレイアウトデータを参照して、半導体集積回路に含まれる対象セルに関連する上記パラメータを抽出するステップと、（Ｅ）抽出されたパラメータと上記遅延関数を用いることにより、対象セルの遅延値を算出するステップと、を含む。 （もっと読む）