【課題】本発明は、短い時間でテストを行うことが出来る半導体装置、試験方法及びプログラムを提供することを課題とする。
【解決手段】半導体装置を構成する各回路ブロックをそれぞれ電源線若しくは接地線によってシールドする。また試験パッド２までの引き出し配線３をシールド配線でシールドする。また別の試験方法として、試験パッド２にそれぞれ異なる電圧を印加して電流値を検出する。更に別の試験方法として、互いに隣接していない回路ブロックへの試験パッド２に同時に電圧を印加して、電流値を検出する。 （もっと読む）

【課題】タングステン等のＣＭＰ（化学機械研磨）後、エロージョン量をモニタリングできるパターンを提示する。
【解決手段】ホールアレイサイズスプリットａと配列間スペースの長さスプリットｂを一定に規定したモニタリングパターンを利用して、プラグＣＭＰ時に発生するエロージョンレベルを評価する。前記ホールアレイサイズによる影響はホールアレイサイズに応じて増加するため、エロージョン量は特定のサイズにおいて飽和になるのかをモニタリングする。また前記配列の間で影響を受けるスペースの長さをモニタリングする。 （もっと読む）

【課題】内部回路をトリミングするために用いられるヒューズを内蔵する半導体装置において、トリミングされる内部回路とヒューズとを接続するための信号配線を含めたレイアウト面積を削減する。
【解決手段】この半導体装置は、半導体基板と、半導体基板上に形成された少なくとも１層の層間絶縁膜と、少なくとも１層の層間絶縁膜上の配線層に形成された複数のヒューズ及び複数の戻り配線を含むヒューズブロックであって、第１の間隔で隣接して設けられた２つのヒューズと、第１の間隔よりも小さい第２の間隔で隣接して設けられた２つの戻り配線とが、交互に配置されているヒューズブロックとを具備する。 （もっと読む）

【課題】集積回路の製造後に実施されるテストでＲＡＭが動作しなくなるのを防ぎ、設計への戻りをなくすこと。製造後のテストの回数を減らし、テスト費用の削減を図ること。
【解決手段】集積回路の設計時に、ＲＡＭの消費電流値、ＲＡＭの配置位置に基づいて消費電流値に重み付けをした重み付け消費電流値、または重み付け消費電流値に素子間の距離を考慮した値に基づいて複数のＲＡＭを複数のグループに振り分ける。各グループについてコアノイズを解析し、得られた電源ドロップ量が所定の条件を満たすか否かを判定する。電源ドロップ量が所定の条件を満たすグループについては、そのグループに含まれるＲＡＭを同時に動作させるＲＡＭとする。一方、電源ドロップ量が所定の条件を満たさないグループについては、ＲＡＭの振り分け条件を変更してＲＡＭの振り分けからやり直す。 （もっと読む）

【課題】従来の半導体装置は、ボンディングパッドの間隔を任意に調整して配置することができないという問題があった。
【解決手段】本発明にかかる半導体装置は、機能ブロックが配置された内部回路と、ボンディングパッドを複数有するＩ／Ｏバッファセル２０５が内部回路の外周部に沿って配置された周辺回路と、を備える。また周辺回路は、隣接する２つのＩ／Ｏバッファセルに所定の間隔を持たせるように内部回路の外周部に沿って配置されたブランクセル２０６を備える。このような回路構成により、ボンディングパッドの間隔を任意に調整して配置することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】性能を改善する新しいレイアウト構造を有する集積回路を提供する。
【解決手段】半導体基板の活性領域１０２、第１ゲート１１４、前記活性領域に形成され、前記第１ゲートに隣接した第１領域に設置された第１ソース１１６、及び前記活性領域に形成され、前記第１ゲートに隣接した第２領域に設置された第１ドレイン１１８を含む前記活性領域に設置された電界効果トランジスタ１０８、及び前記第１ドレインに隣接して設置された分離ゲート１４０、及び前記活性領域に形成され、前記分離ゲートに隣接して設置されて、それと前記第１ドレインが前記分離ゲートの異なる側に位置する分離ソース１４２を含む前記活性領域に設置された分離構造を含む集積回路。 （もっと読む）

【課題】パッド律則とコア律則を意識しないレイアウト設計を容易に実現し、半導体集積回路の面積の縮小化とコストの低減化を図ること。
【解決手段】レイアウト設計装置３００は、設計対象回路の回路情報の入力を入力部３０１により受け付け、入力された回路情報に含まれているコアの領域が確保された設計対象回路のレイアウト情報を生成部３０２が生成する。生成されたレイアウト情報上のコアの領域以外の領域に、回路情報に含まれているＩ／Ｏ回路をレイアウト部３０３により配置および配線する。回路情報に含まれているパッドの配置可能領域を決定部３０８により作成したレイアウト情報上に決定する。必要配置数分のパッドの総面積が配置可能領域の面積を超えない最大の大きさに、パッドの面積を最適化部３０９により最適化する。最適化されたパッドを配置部３１０により配置可能領域に配置する。 （もっと読む）

【課題】半導体集積回路の集積度の向上を図ること。
【解決手段】設計支援装置８００は、レイアウトデータに含まれる配線の中から、対象配線と隣接配線の組み合わせを配線検出部８０１により検出し、対象配線上の対象ビアと、隣接配線上の近傍ビアとの組み合わせをビア検出部８０２により検出する。つぎに、検出した対象ビアと近傍ビアとのビア間距離を算出部８０３により算出し、置換部８０４により対象ビアと近傍ビアの少なくともいずれか一方のビアの形状を、当該ビアの露光パターンの形状に置換する。そして、置換した近傍ビアの位置が算出したビア間距離となる位置を探索部８０５により探索し、変換部８０６により、探索した位置に近傍ビアの位置を変換し、レイアウトデータを保持するデータベースに保存する。そして、保存されたデータを出力部８０７により出力する。 （もっと読む）

【課題】配線混雑を招いたり、他のセルの配置の障害となることなく、且つタイミングエラーを起こさずに複数のタイミング調整用バッファを駆動させることが可能な半導体集積回路の設計装置及び設計方法を提供することを目的とする。
【解決手段】上記課題は、バウンダリスキャン機能を有する半導体集積回路の設計装置であって、複数のタイミング調整用バッファ間の距離を算出する距離算出手段と、前記距離算出手段により算出された距離に基づき、所定期間内にコントロール信号により前記複数のタイミング調整用バッファが駆動するように、複数のバウンダリスキャンレジスタを前記コントロール信号の供給元の後段に挿入する挿入手段と、を有する半導体集積回路の設計装置により達成される。 （もっと読む）

【課題】１入力多出力スイッチおよび多入力１出力スイッチとして、広帯域化ならびに小型化・低コスト化が可能なＦＥＴスイッチを提供する。
【解決手段】第１の端子とｎ個(ｎ:正整数、図１の場合ｎ＝４)の第２の端子との間の切替制御を行うＳＰｎＴスイッチとして、第１の端子と接続した配線２１_０を分岐点Ａにてｎ分岐した配線２１_１〜２１_４に、それぞれ、ｎ個のＦＥＴ４_１〜４_４のソースまたはドレインを接続し、ｎ個のＦＥＴ４_１〜４_４のドレインまたはソースには、それぞれ、配線２２_１〜２２_４を介して第２の端子を接続するとともに、少なくとも、配線２１_１〜２１_４を、それぞれ、直線で形成し、かつ、それぞれの長さを互いに等しくする。 （もっと読む）

【課題】チップへの回路セルの実装率を保ちつつ、微細化の進んだ半導体素子および配線の均等性を保つことのできる技術を提供する。
【解決手段】ＮＡＮＤ回路セルを形成するｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３のそれぞれのゲート電極４を同一ノードとし、同じ入力信号に従って同時にオン・オフ動作を行う構成とする。ｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３は隣接して配置し、電気的には直列に接続された構造とする。また、ＮＡＮＤ回路セルを形成ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４のそれぞれのゲート電極４を同一ノードとし、同じ入力信号に従って同時にオン・オフ動作を行う構成とする。ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４は隣接して配置し、電気的には直列に接続された構造とする。 （もっと読む）

【課題】小型化の進んだ回路セルでも回路信頼性の低下を防止できる回路レイアウトの設計方法を提供する。
【解決手段】ゲート電極１に電位差の大きい電源電位あるいは基準電位からのノイズの影響が及んで誤動作を起こしてしまうことを防ぐために、ゲート電極１に接続するプラグ５と電源電位あるいは基準電位が供給されるプラグ６との間は、プラグ５に電源電位あるいは基準電位からのノイズの影響が及ばない十分な距離だけ離間させるために、配線４下にて等間隔で配置されているプラグ６のうち、プラグ５（５Ａ）と十分離間していない配置位置６Ａに配置されるプラグ６のみを平面レイアウトの設計時に消去する。 （もっと読む）

【課題】短時間で精度の高い基板ノイズ解析を行えるような基板ネットリストを作成する半導体デバイス設計支援装置の提供。
【解決手段】半導体デバイス設計支援装置は、半導体デバイスのレイアウトを複数のセグメントに分割し、該分割したセグメントに含まれるインスタンスの電流波形を用いて、該セグメントのマクロモデルを作成する手段と、前記セグメントにおける基板とのインタフェースとなるパターン（基板インタフェース）を、所定の基板インタフェース図形に置き換える手段と、複数のセグメントの基板インタフェース図形に基づいて、基板ネットリストを作成する手段と、を備える。 （もっと読む）

【課題】メモリアレイチップと論理モジュールチップとを重ね合わせる半導体集積回路の設計において、メモリブロックと論理モジュールとの間の配線長を最小化すること。
【解決手段】本発明の半導体集積回路設計方法は、設計対象の論理回路に含まれるメモリブロックおよび論理モジュールのグルーピングを行うグルーピング工程と、前記グループピングにより生成された各グループを前記論理モジュールチップ上に配置する論理モジュールチップ上グループ配置工程と、前記論理モジュールチップ上の各グループの配置結果に基づき、前記メモリアレイチップに割り当てるメモリブロックを選択するメモリアレイチップ上メモリブロック選択工程と、を有する。 （もっと読む）

【課題】パターンレイアウトの周辺環境に対して十分な安定性を検証できる評価パターンを短時間で作成する評価パターン作成方法を得ること。
【解決手段】半導体回路の回路パターンを被評価パターンとして被評価パターンのリソグラフィ性能を評価する際に被評価パターンの周辺に配置される評価パターンを作成する評価パターン作成方法において、被評価パターンの周辺領域を複数のメッシュに分割する分割ステップと、所定のメッシュにマスク関数値を与えて被評価パターンをウエハ上へ転写した場合の回路パターンの像強度を算出する像強度算出ステップと、ウエハへの転写特性に影響を与える光学像特徴量を像強度に設定した場合の像強度のコスト関数が所定の基準をみたすようにメッシュのマスク関数値を算出する関数値算出ステップと、マスク関数値に対応する評価パターンを作成する評価パターン作成ステップと、を含む。 （もっと読む）

Ｉ／Ｏクラスタ（３００）及びその製造方法が開示される。Ｉ／Ｏクラスタは、第１のＩ／Ｏパッド（３０２）と、第２のＩ／Ｏパッド（３０４）と、を備える。第１のＩ／Ｏパッドは、第１のＩ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタ（３１８）と、第１の端部から離して配置された第２のタイプのトランジスタ（３２２）と、を備える。第２のＩ／Ｏパッドは、第２のＩ／Ｏパッドの第１の端部に配置された他の第１のタイプのトランジスタ（３２０）と、第１の端部から離して配置された他の第２のタイプトランジスタ（３２４）と、を備え、第２のＩ／Ｏパッドは、第１のＩ／Ｏパッドと隣り合わせであり、このため、第１のタイプのトランジスタは、他の第２のタイプのトランジスタ（３２２）よりも他の第１のタイプのトランジスタ（３１８）により近い。このＩ／Ｏパッド配列は、静電気放電及びラッチアップのリスクを低減させる。
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【課題】相対的な精度が要求される複数個の回路素子のそれぞれの特性が高い整合性を持つようにすることが可能な半導体装置を提供する。
【解決手段】この半導体装置１０は、所定数のＭＯＳトランジスタ素子２を含む入力側回路素子１０ａと、入力側回路素子１０ａに含まれるＭＯＳトランジスタ素子２の数とは異なる数のＭＯＳトランジスタ素子２を含む出力側回路素子１０ｂとを備えている。入力側回路素子１０ａおよび出力側回路素子１０ｂは相対的な精度が要求されるものであり、入力側回路素子１０ａおよび出力側回路素子１０ｂからなる回路素子は、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域３のうちの少なくとも１個の活性領域に２個以上のＭＯＳトランジスタ素子２が形成され、複数個の活性領域３のうちの他の活性領域３のそれぞれに残りのＭＯＳトランジスタ素子２が形成された構造となっている。 （もっと読む）

【課題】インダクタの特性劣化を防止できる配置方法の提供。
【解決手段】外部接続端子の配置を決定する第１ステップと、インダクタの空芯部の最大幅を決定する第２ステップと、第１の方向に隣接する前記外部接続端子の略中央を通る第１の仮想線を描く第３ステップと、前記第１の方向と略直交する第２の方向に隣接する前記外部接続端子の略中央を通る第２の仮想線を描く第４ステップと、前記インダクタと最も近接する前記第１の仮想線及び前記第２の仮想線と、前記インダクタの中心との距離の許容範囲を決定する第５ステップと、前記インダクタと最も近接する前記第１の仮想線と前記インダクタの中心との距離、前記インダクタと最も近接する前記第２の仮想線と前記インダクタの中心との距離の少なくとも何れか一方の距離が、前記許容範囲に入るように前記インダクタを配置する第６ステップと、を有することを特徴とする半導体装置の配置方法。 （もっと読む）

【課題】レイアウトパターンに依存した基本論理セル２の特性ばらつきを抑制する。
【解決手段】論理回路の部品として機能する基本論理セル（２）と、論理回路の部品としての機能を含まないダミーセル（１、２１）とを具備する半導体集積回路を構成する。基本論理セル（２）は、基板に形成される拡散層（１３、１４）を含むものとする。そして、拡散層（１３、１４）は、基本論理セル（２）が、他のセル（１、２、２１）に隣接して配置されるときに、それらの境界からの距離（Ｌ３）が、第１長さとなる位置に設けられていることが好ましい。また、ダミーセル（１、２１）は、基板に形成されるダミー拡散層（３、４）を備えるものとする。そして、ダミー拡散層（３、４）は、ダミーセル（１、２１）が、他のセル（１、２、２１）に隣接して配置されるときに、それらの境界からの距離（Ｌ１）が、第１長さになる位置に設けられることが好ましい。 （もっと読む）

【課題】加工変換差のばらつきを抑えたフォトマスクのレイアウトデータを短時間で作成することができるレイアウトデータ作成方法を得ること。
【解決手段】半導体装置に形成するパターンの設計レイアウトデータを作成する設計レイアウトデータ作成方法において、設計レイアウトデータに対応するパターンをウェハ上に形成した場合にウェハ上に形成されるパターンがウェハ面内で所定範囲内のパターン被覆率となり、かつ設計レイアウトデータに対応するパターンをウェハ上に形成した場合にウェハ上に形成されるパターンの合計周囲長がウェハ面内で所定範囲内のパターン周囲長となるよう、半導体装置の製品パターン以外のダミーパターン領域Ｄ２にダミーパターンｄｙを配置して設計レイアウトデータを作成する。 （もっと読む）