【課題】半導体集積回路のＣＴＳにおいて、クロック遅延時間を削減すること。
【解決手段】ＣＴＳ装置は、クロックドメインに接続された複数のフリップフロップの重心座標を求め、求めた重心座標と各フリップフロップとの距離を算出し、重心座標から遠いフリップフロップから順に、重心座標からのクロックラインにおける遅延時間をクロック遅延時間として算出し、前段のフリップフロップとの距離を求め、求めた距離からデータパスにおける遅延時間をデータ遅延時間として算出し、クロック遅延時間とデータ遅延時間との和がクロックドメインのクロックの１周期よりも長いフリップフロップを選択し、選択されたフリップフロップと前段のフリップフロップとのデータパスがフォルスであると判定された場合には、選択されたフリップフロップをスキュー調整の対象外としてクロックツリーを合成する。 （もっと読む）

互いに平行に配置され、それらの間に空間を画定する第１の細長い構造体及び第２の細長い構造体を備える集積回路装置。集積回路装置はまた、第１及び第２の細長い構造体間の空間に分布された導電性構造体を備える。導電性構造体の少なくとも第１の１つの導電性構造体は、第２の細長い構造体よりも第１の細長い構造体に近く配置される。導電性構造体の少なくとも第２の１つの導電性構造体は、第１の細長い構造体よりも第２の細長い構造体に近く配置される。
（もっと読む）

【課題】半導体集積回路のレイアウト設計において、設計ＴＡＴの増大を防ぐこと。
【解決手段】半導体集積回路のレイアウト設計装置であって、設計者の指示に基いて配置すべきモジュールをネットリストから選択する配置モジュール選択部と、前記ネットリストを参照して、前記選択されたモジュールの近傍に配置すべき１又は２以上のセルを特定するセル特定部と、前記セル又はセル群の面積を計算する面積計算部と、前記ネットリストにおいて前記選択されたモジュールに接続された配置済みのモジュールと前記選択されたモジュールとを結ぶ線分と、前記選択されたモジュールの外周線との間の交点を、前記セル又は前記セル群を配置すべき位置として決定する位置決定部と、前記面積を有する領域を前記位置に表示する表示部とを有する。 （もっと読む）

【課題】従来のフェールセーフＬＳＩは、チップ内のプロセッサや比較回路の配置について言及されていたが、パッケージの信号ピン配置までは言及されていなかった。また、多様な周辺回路や高速な外部メモリへの対応も考慮されていなかった。
【解決手段】２つのプロセッサからの出力を照合して一本化された内部インタフェースを共通系内部バスに接続し、その共通系内部バスに複数の外部インタフェース回路を接続する。また、２つの系統に関する信号ピンをパッケージの対角に配置するともに、それらの間に共通系に関する信号ピンを配置するようにする。 （もっと読む）

【課題】記憶容量およびポート位置が可変な再構成可能メモリを利用して、小面積かつ高性能な半導体集積回路を実現する。
【解決手段】論理モジュールとメモリブロックからなるネットリストに関する情報と、排他的に利用されるメモリブロックに関する情報とで構成される、共有可能なメモリブロックの集合に関する情報を入力する入力部１０１と、ネットリストに関する情報に基づいて、論理モジュールとメモリブロックの配置位置を決定するフロアプランニング部１０２と、メモリ共有化指標設定部１０３と、共有化メモリ選択部１０４と、遅延および配線性評価・判定部１０６と、非共有化メモリ選択部１０７と、ネットリスト更新部１０５と、ネットリスト更新部１０５によって更新されたネットリストと、フロアプランニング結果とを設計結果として出力する出力部１０８と、を備える半導体集積回路の設計装置１００。 （もっと読む）

【課題】占有面積を増やすことなくロジック回路領域におけるトランジスタ特性の変動が抑制される半導体装置を提供する。
【解決手段】ＮＭＯＳ領域の素子形成領域４と、この素子形成領域４に隣り合う他の素子形成領域４との間隔（ゲート幅方向）が一定の間隔（距離２×ＬＡ）に設定されている。また、この素子形成領域４と、この素子形成領域４に隣り合う素子形成領域８との間隔（ゲート幅方向）も一定の間隔（距離２×ＬＡ）に設定されている。 （もっと読む）

【課題】複数のゲートが同一の拡散領域内に並列に配置されている場合において、トランジスタにおける、機械的応力による移動度の変動を見積もることを目的とする。
【解決手段】開示の装置は、回路データ生成手段と、パラメータ決定手段と、を備える。回路データ生成手段は、半導体集積回路における回路素子のレイアウト情報を基に、当該回路素子の物理特性を反映した回路データを生成する。パラメータ決定手段は、同一の拡散領域内に複数のゲートが設けられている場合において、ゲート電極として機能するゲートを有するトランジスタにかかる機械的応力に関するパラメータを、複数のゲートのレイアウト形状に応じて一意に決定する。ここで、回路データ生成手段は、当該パラメータを用いて、トランジスタにおける、機械的応力の影響を反映した移動度を求め、求められた移動度を回路データに反映する。 （もっと読む）

【課題】レイアウト変更に有効利用できる空き領域を効率的に確保する。
【解決手段】本発明による半導体集積回路の設計方法は、事前に設計されたレイアウトパタンデータから縮小対象の第１セルを選択するステップと、第１セルに隣接する空き領域の面積を算出するステップと、空き領域の面積に応じて選択された一辺を固定し、前記一辺に対向する他の辺を変動させて前記第１セルを縮小するステップとを具備する。 （もっと読む）

【課題】欠陥が発生しにくいレイアウト図を簡単な処理で作成する。
【解決手段】半導体集積回路のレイアウト設計に用いられる、単位機能を実現するセル毎の設計データのライブラリであるセルライブラリにおいて、セル毎の設計データは、セルが備える端部と、該端部を介して隣接するセルに欠陥を生じせしめやすいか否か、および隣接するセルから欠陥を生じせしめられやすいか否か、を示す属性値と、の対応付けである属性情報を夫々含む。 （もっと読む）

【課題】配線リソースを確保した上で、マクロ間隔を最小にすることができる自動配置配線方法及び自動配置配線プログラムを提供する。
【解決手段】マクロ３、４の配置、セル５、６、７、８の配置及び配線のレイアウトを自動で行う自動配置配線方法であって、マクロ３、４及びセル５、６、７、８の配置及び配線のレイアウトを行った後、マクロ３とマクロ４との間のスリット状の処理領域９内の配線グリッドの交点の数と処理領域９内において必要な配線リソースとに基づいて、マクロ３とマクロ４とのマクロ間隔を算出し、当該マクロ間隔を満たすように、マクロ３とマクロ４との少なくとも一方を移動させる自動配置配線方法。 （もっと読む）

【課題】製造工程の異なるセルを混在して配置する場合に、面積を大きくせずに配置する半導体集積回路のセル自動配置方法、自動配置装置、及びそれらのプログラムを提供する。
【解決手段】複数種類のセルの内、一種類のセルに同一種類のセルが隣接配置可能であり、異なる種類のセルの隣接配置が不可能な大きさの第１の外形を設定し、上記その他の種類のセルには、第１の外形が設定されるセルを含めセルの種類に係わらずセルを隣接配置することが可能なより大きい外形を設定するセル外形設定工程と、セル外形設定工程で設定した外形を有するセルを用いて複数種類のセルを自動配置するセル自動配置工程と、を備える。 （もっと読む）

【課題】トランジスタの距離に依存したばらつきに対して、電流源の出力電流誤差を均一にする事ができる、レイアウト構成の半導体装置の提供。
【解決手段】第１の電流源を構成するトランジスタＡと、第１の電流源の電流を基準とした第２の電流源を構成する複数のＭＯＳトランジスタＢを備えたカレントミラー回路のレイアウトとして、ＭＯＳトランジスタＡの周囲に、ＭＯＳトランジスタＢを均等に配置し、入力電流端子及び出力電流端子から、ＭＯＳトランジスタＡ、複数のトランジスタＢの同一の端子への配線に関して、それらの特性（寄生抵抗容量）を該配線間で均等化させるレイアウトを有する。 （もっと読む）

【課題】ＥＣＯにより半導体集積回路のレイアウト変更を行う際に、レイアウト変更に用いるＥＣＯ対象セルを効率良く選出する。
【解決手段】半導体集積回路設計装置として動作するコンピュータ１００は、第１の候補抽出処理を行って、レイアウト変更がなされるレイアウトパターンに配置された複数のＥＣＯ対象セルから候補を抽出し、抽出された各候補から、レイアウト変更に用いるＥＣＯ対象セルを選出する。第１の候補抽出処理は、「抽出された候補が、レイアウト変更がなされる場所におけるソース側のセルであるソースセルの出力端子負荷容量の制限範囲内にある」第１の条件と、「ソースセルに対応するターゲット側のセルであるターゲットセルが、抽出された候補の出力端子負荷容量の制限範囲にある」第２の条件のうちの片方の条件を基準として候補を抽出する処理である。 （もっと読む）

【課題】局所的に高温となる領域の温度を低下させること。
【解決手段】
設計支援装置は、設計対象回路のレイアウトデータ１００内で所定温度以上となる領域１を有する熱解析結果と、当該レイアウトデータ１００内のパスに関する解析結果とを取得する。そして、領域１内に配置されているセルの中から非クリティカルパス上の任意のセルを領域１の温度を低下させる対象セルに決定し、決定結果を出力する。つぎに、決定された対象セルに対して温度を低下させる処理を実施する。対象セルの出力に抵抗素子を接続させる。または、対象セルの配置位置を領域１の外に再配置させるか、対象セルのセルタイプを消費電力値の低いセルタイプに変換する。 （もっと読む）

【課題】ＣＭＰ法により研磨される絶縁膜の平坦性を向上する。
【解決手段】半導体基板１の主面上に形成されたＭＩＳＦＥＴＱ１を覆う層間絶縁膜９の上層に配線１０を形成するとともに、その配線１０間の間隔が広い領域にダミー配線１１を配置する。また、ダミー配線１１はスクライブ領域にも配置される。さらに、ダミー配線１１は、ボンディングパッドの周辺領域およびマーカの周辺領域には、配置されない。また、ＭＩＳＦＥＴのゲート電極と同層にダミーゲート配線を設ける。また、浅溝素子分離領域にダミー領域を向ける。これらダミー部材を設けた後に、ＣＭＰ法で絶縁膜を平坦化する。 （もっと読む）

【課題】半導体チップのチップサイズを縮小化することができる技術を提供する。特に、ＬＣＤドライバを構成する長方形形状の半導体チップにおいて、短辺方向のレイアウト配置を工夫することにより、半導体チップのチップサイズを縮小化することができる技術を提供する。
【解決手段】ＬＣＤドライバを構成する半導体チップＣＨＰ２は、複数の入力用バンプ電極ＩＢＭＰのうち一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されている一方、複数の入力用バンプ電極ＩＢＭＰのうち他の一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されずにＳＲＡＭ２ａ〜２ｃ（内部回路）が配置されている。 （もっと読む）

【課題】製造マージンの評価や製造マージンの管理を容易にする半導体装置を提供する。
【解決手段】セルアレイを含む半導体装置において、セルアレイの周囲に設けられたダミー領域にセルアレイのセルと略同一形状のレイアウトパターンを有するプロセス不良検出回路を設ける。特に、プロセス不良検出回路がセルアレイの周辺部に設けられたダミーパターンとしての機能を備えることによって、プロセス不良検出回路によるチップ面積を抑制できる。 （もっと読む）

【課題】反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のパターンを形成することを可能として、微細化の要請に応じた信頼性の高い半導体装置を実現する。
【解決手段】半導体装置の設計段階において、活性領域の第１のデータに対して、活性領域の少なくとも一部を露出する開口を有するレジストパターンの第２のデータを作成する際に、第２のデータの第１のデータと対向する部分について、予め作成された参照データを用いて、第１のデータとの対向辺の位置を補正する。 （もっと読む）

【課題】従来の半導体装置は、送信クロックの周波数が安定するまでに多くの時間を要する問題があった。
【解決手段】多ピンに対応可能なＩ／Ｏブロック配置領域の部分において、Ｉ／Ｏブロックの寸法、パッドピッチ、及びＩ／Ｏへの配線の各寸法に規則性を持たせるとともに、希望するパッドピッチずつＸ方向にＩ／Ｏブロックをずらして縦積みに配置し、中央に内部領域が設けられ、半導体集積回路の周辺にＩ／Ｏブロック配置領域が設けられ、Ｉ／Ｏブロック配置領域の更に外側にパッドが設けられるという構成に対し、Ｉ／Ｏブロックの寸法を希望するパッドピッチの整数倍とし、配線群及び配線の寸法を希望する最小パッドピッチで配置できる寸法とする。 （もっと読む）

【課題】半導体装置のレイアウトの自由度を向上させる。
【解決手段】本発明による半導体装置は、第1行おいて、行方向に連続的に配置される第1電源供給セル２０及び複数の第１セル１０と、第1行に隣接する第２行において、行方向に連続的に配置され、前記第１行に隣接する複数の第２セル１０とを具備する。第１電源供給セル２０は、行方向に直交する第１電源配線６２に接続され、第１電源配線６２から供給される電圧に応じた電源電圧を、複数の第１セル１０及び複数の第２セル１０に供給する。第２行において、第１行に配置された第１電源供給セル２０に隣接する第２セルと第１電源配線６２とは、直接接続されず第１行に配置された第１電源供給セル２０を介して接続される。 （もっと読む）