【課題】容易な設計により、小規模な構成でクロックスキューを抑制させる半導体集積回路を提供する。
【解決手段】ラッチ回路３_１〜３_１６のデータ入力端子とデータビットの供給元ＰＤとの間に、クロック信号ＣＬＬの供給元ＰＣＤ及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第１遅延部５１，５２と、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第２遅延部５３と、を備える。 （もっと読む）

【課題】高誘電率の絶縁膜を有するｎチャネル型トランジスタやｐチャネル型トランジスタを有する半導体装置の製造方法において、ｎチャネル型トランジスタのゲート絶縁膜の側面への異物の付着を抑制する。
【解決手段】半導体基板の主表面上の、ｐ型不純物領域ＰＷＬに機能用ｎチャネル型トランジスタが、ｎ型不純物領域ＮＷＬに機能用ｐチャネル型トランジスタが形成される。ｐ型不純物領域ＰＷＬの、平面視における機能用ｎチャネル型トランジスタ以外の領域に形成される複数の第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように形成される。 （もっと読む）

【課題】ヒューズ（ＦＵＳＥ）を備えた半導体装置の信頼性を向上する。
【解決手段】半導体基板１１の主面上に形成にされた多層配線を構成する層Ｍ１〜Ｍ６のうちの層Ｍ４に設けられた電気溶断型の救済用のヒューズ４ａおよび試験用のヒューズ４ｂと、ヒューズ４ａの近傍であって層Ｍ２および層Ｍ６に設けられた一対の導電板１０ａと、ヒューズ４ｂの近傍であって層Ｍ３および層Ｍ５に設けられた一対の導電板１０ｂとから構成する。ヒューズ４ｂと導電板１０ｂとの間が、ヒューズ４ａと導電板１０ａとの間より近いものとする。 （もっと読む）

【課題】チップ上のマクロ間の間隔を適正化する。
【解決手段】チップ上の隣接する２つのマクロに挟まれた領域のうち、配線リソース占有率が、所定の目標占有率未満の領域を挟むマクロの少なくとも一方を移動し、配線リソース占有率を上げる第１のステップと、前記第１のステップの実行後、前記チップ上の隣接する２つのマクロに挟まれた領域のうち、配線リソース占有率が所定の目標占有率を超えている領域を挟むマクロの少なくとも一方を移動し、配線リソース占有率を下げる第２のステップと、を有する。 （もっと読む）

【課題】シミュレーションを実行することなく、最適な配線幅の取得を行えるようにすることにより、シミュレーションの複数回実行による処理時間増大を防ぐ。
【解決手段】レイアウト設計装置は、フリップチップ構造の半導体集積回路のＲＤＬ（パッド−Ｉ／Ｏ端子間）配線処理において、Ｉ／Ｏセルの所要電流量と配線長に適した配線幅を取得するためのテーブルをライブラリ化して保持する手段と、パッドとＩ／Ｏセルの位置関係から配線に必要な距離を算出する手段と、パッドとＩ／Ｏセル端子間の配線に必要な距離とＩ／Ｏセルの所要電流量と前記テーブルから適切な配線幅を取得する手段とを有することを特徴とする。 （もっと読む）

【課題】再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置について、パッケージング工程の前後での素子の特性変動を低減させる。
【解決手段】素子が形成された半導体基板に対して、再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置について、上方から見てメタルポスト２１の周縁と重なる位置に素子３３，３５，３７を配置しないようにする。また、製造時におけるメタルポスト２１に起因して生じる応力の影響を受ける、メタルポスト２１の周縁から所定の範囲に素子の配置禁止領域２１ａを設け、配置禁止領域２１ａに素子３３，３５，３７を配置しないようにする。 （もっと読む）

【課題】回路サイズを減少させることを可能にする。
【解決手段】素子分離領域１０２によって分離された、隣接する第１導電型の第１半導体領域１０１ａおよび第２導電型の第２半導体領域１０１ｃと、第１半導体領域１０１ａ上に設けられた不揮発性メモリセルトランジスタ１０と、第２半導体領域１０１ｃ上に設けられ、第１半導体領域１０１ａに設けられた第１ドレイン領域１０ｂと電気的に接続されたゲート電極２０_Ｃ２とを有するパストランジスタ２０と、第１半導体領域１０１ａに設けられ第１半導体領域に基板バイアスを印加する第１電極８と、第２半導体領域１０１ｃに設けられ第２半導体領域に基板バイアスを印加する第２電極９と、を備えている。 （もっと読む）

【課題】ＩＲドロップの影響を考慮して半導体集積回路のタイミング解析を行うこと。
【解決手段】タイミング解析方法は、（Ａ）遅延変動率と電圧変動との関係を示す遅延電圧関数を算出するステップと、（Ｂ）ＩＲドロップによる電圧変動と距離との関係を示す電圧距離関数を算出するステップと、（Ｃ）遅延電圧関数と電圧距離関数を組み合わせることによって、ＩＲドロップによる遅延変動率と距離との関係を示す遅延距離関数を算出するステップと、（Ｄ）距離に依存するＯＣＶ係数を、遅延距離関数を用いることによって補正するステップと、（Ｅ）補正後のＯＣＶ係数を用いて、対象回路のタイミング解析を実行するステップと、を含む。 （もっと読む）

【課題】セル内のメタル配線幅を、設計上許容すべき最大駆動容量Ｃｍａｘ未満の配線幅に設定して、セル内の容量を削減し、セル相互間距離が非常に近い回路などにおいて伝播遅延を所定時間以下に設計することができるようにする。
【解決手段】配線幅以外は全て同一のレイアウトパターンを備えた２種類のスタンダードセル１０１、１５１が用意される。一方のスタンダードセル１０１は、セル内部のメタル配線１０８、１１０の配線幅Ｗｓ１、Ｗｄ１は太く、他方のスタンダードセル１５１では、セル内部のメタル配線１５８、１６０の配線幅Ｗｓ２、Ｗｄ２は、前記一方のスタンダードセル１０１の配線幅Ｗｓ１、Ｗｄ１よりも細く設定される（Ｗｓ２＜Ｗｓ１、Ｗｄ２＜Ｗｄ１）。配線幅の細いセルライブラリ１５１は、駆動負荷の小さい回路に限定して適用される。 （もっと読む）

【課題】ダイオードセルを有する半導体装置において、ダイオードセルに隣り合う標準セルについて、光近接効果によるゲート長のばらつきを確実に抑制できるレイアウトを提供する。
【解決手段】標準セルＣ１は、Ｙ方向に延び、Ｘ方向に同一ピッチで配置されたゲートパターンＧ１，Ｇ２，Ｇ３を有する。ダイオードセルＣ２は標準セルＣ１にＹ方向において隣り合っている。ゲートパターンＧ１，Ｇ２，Ｇ３は、各終端部ｅ１，ｅ２，ｅ３がＹ方向において同じ位置にあり、Ｘ方向における幅が同一である。ダイオードセルＣ２は、ダイオードとして機能する拡散層Ｄ１〜Ｄ１０に加えて、標準セルＣ１のゲートパターンＧ１，Ｇ２，Ｇ３の終端部ｅ１，ｅ２，ｅ３に対向するように配置された、ゲートパターンＧ４，Ｇ５，Ｇ６からなる複数の対向終端部ｅｏ１，ｅｏ２，ｅｏ３を備えている。 （もっと読む）

【課題】半導体集積回路のレイアウト設計におけるタイミング収束性を向上させること。
【解決手段】本発明にかかる半導体集積回路のレイアウト方法は、半導体集積回路に搭載され、同一のクロックルートからクロックが分配されるＮ個（Ｎは、３以上の整数）の順序回路のうち、Ｍ個（Ｍは、２以上かつＮ以下の整数）の順序回路を選択し、選択されたＭ個の順序回路を、Ｍ個の入力端子及び出力端子と、クロックルートから分配されるクロックを受け付ける１個のクロック端子とを有する１個の多データ入出力順序回路へ置換する。 （もっと読む）

【課題】ヒューズ素子の溶断を安定して行え、かつ溝の位置がずれてもヒューズ素子が溝から露出することを抑制できるようにする。
【解決手段】ヒューズ素子４００は絶縁膜１００に覆われている。溝１０２は、絶縁膜１００に形成されており、平面視でヒューズ素子４００の隣に位置している。溝１０２は、底部がヒューズ素子４００の底部より下に位置している。そして平面視で、溝１０２のうちヒューズ素子４００に面する側の側面からヒューズ素子４００までの第１距離ｄ_１は、ヒューズ素子が延伸する第１方向Ｙに沿って変化している。 （もっと読む）

【課題】
複数階層を有する半導体集積回路の階層レイアウトを行なう際に、複数個所で使用される下位モジュールについての各配置箇所における下位モジュール近傍の上位階層の配線状況を考慮して、下位モジュールのレイアウト設計を行なうことを課題とする。
【解決手段】
上記課題を解決するために、本発明に係るレイアウト設計装置は、複数階層を有する半導体集積回路のレイアウト設計装置であって、複数個所で使用される下位モジュールについて、前記下位モジュールが配置される上位モジュール内のそれぞれの配置箇所近傍の上位階層の配線情報を抽出し、抽出した上位階層の配線情報を、前記下位モジュールのレイアウト設計を行なう際の配線禁止領域として設定し、前記下位モジュールのレイアウトを行なう。 （もっと読む）

【課題】応力発生膜の形状に依存して、半導体装置製造時の半導体装置の回路部品の特性がマクロセル設計段階での半導体装置の回路部品の特性から変動することを極力抑制する。
【解決手段】応力発生膜の延在方向の寸法の変更量に対する、半導体装置の特性の変化量が所定の限度で飽和する延在方向の寸法を目標延在寸法として設定する工程と、半導体装置内で応力発生膜の末端からゲートに至るまでの寸法が少なくとも目標延在寸法となるように応力発生膜を形成する工程とを含む。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路のレイアウト処理におけるセル配置の際に、隣り合う２つのセルの特性を考慮した配置によって最適化することことを目的とする。
【解決手段】 上記課題は、隣接して配置されるセルの組み合せ毎にショート可否とセル枠のオーバーラップ可能な距離との対応付けを含む最適化ライブラリを格納する第一記憶領域と、デザインルールを満たすセル配置において、前記第一記憶領域に格納されている前記最適化ライブラリを参照することによって、前記ショート可能なセルの組み合せに対して前記セル枠をオーバーラップさせて配置する第一最適化手段とを有することを特徴とする半導体集積回路のレイアウト装置により達成される。 （もっと読む）

【課題】並列に並ぶゲートパターンを有する半導体装置において、ゲートパターンのレイアウトを工夫することによって、光近接効果を補正しつつ、集積度を向上させる。
【解決手段】並列に並ぶゲートパターン２１，２２の端部と、並列に並ぶゲートパターン２３，２４の対向端部とにおいて、ゲートパターン２１の端部はゲートパターン２２の端部よりもゲートパターン２３，２４の方に突き出ており、ゲートパターン２４の対向端部はゲートパターン２３の対向端部よりも、ゲートパターン２１，２２の方に突き出ている。引っ込んでいる方の、ゲートパターン２２の端部およびゲートパターン２３の対向端部について、仕上がり形状において後退が生じない程度に、補正量を大きく設定することができる。 （もっと読む）

【課題】コヒーレンスマップ法を使用して補助パターンを作成する場合に、その配置精度を向上させることが可能なマスクレイアウト作成方法を提供する。
【解決手段】リソグラフィ工程で危険点となる可能性の高い設計レイアウトを設定し、設定した設計レイアウトに対して、マスクレイアウトを生成するコヒーレンスマップカーネルを設定し、設定されたコヒーレンスマップカーネルと設計レイアウトとに基づいて、コヒーレンスマップを作成し、コヒーレンスマップから補助パターンを抽出・整形してマスクレイアウトを生成し、マスクレイアウトの最適度を評価するコスト関数ＣＯＳＴを定義し、当該コスト関数を使用して、生成したマスクレイアウトを評価し、コスト関数で評価されるマスクレイアウトが最適となるまで、コヒーレンスマップカーネルのパラメータおよびコヒーレンスマップから補助パターンを抽出・整形する際のパラメータの少なくとも一方を変更する。 （もっと読む）

【課題】従来技術の半導体集積回路では、タイミング調整に工数がかかるという問題があった。
【解決手段】本発明にかかる半導体集積回路は、外部メモリと接続される複数の信号線に対応して個別に設けられ前記対応する信号線のタイミングを決定する回路ブロックをマクロ化した論理セル群１１〜１５と、論理セル群１１〜１５のそれぞれに対応して設けられたＩＯバッファ２１〜２６と、を有する。そして、論理セル群１１〜１５と対応するＩＯバッファ２１〜２６とを結合する配線のそれぞれが略同じ長さを有することを特徴とする。 （もっと読む）

【課題】クランプする端子が多数あるハードマクロのクランプ処理を、適切に実行する。
【解決手段】マクロに設けられた機能ブロックが使用する使用端子と機能ブロックが使用しない未使用端子と、未使用端子に一定レベルの電圧を供給する電圧供給端とを具備する半導体集積回路の以下のように構成する。未使用端子は、電圧供給端からの距離が最短の第１未使用端子と、第１未使用端子からの距離が最短の第２未使用端子とを含むものとする。電圧供給端は、第２未使用端子に接続されることなく、第１未使用端子に接続され、第１未使用端子を介して直列的に第２未使用端子に接続される。 （もっと読む）

【課題】製造工程で生じるＣＭＰ後の膜厚ばらつき等の歩留まり低下要因を設計段階で取り除くことができる半導体集積回路及びそのレイアウト方法を提供する。
【解決手段】複数の機能回路毎にパターン面積率及びパターン周囲長率を抽出した後、当該抽出結果により規定される基準を用いて、複数の機能回路のそれぞれを第一の回路領域と第二の回路領域とに分別し、少なくとも一つ以上の第一の回路領域の周囲に第二の回路領域を配置する。第二の回路領域内に位置する任意の一点から所定の距離の範囲内には、少なくとも第一の回路領域の一部が含まれている。 （もっと読む）