【課題】本発明は、希望するＩ／Ｏ数に応じパッドピッチが選択でき、かつ１種類のＩ／ＯピッチのＩ／Ｏブロックで実現できる半導体集積回路及びＩ／Ｏブロック配置方法を提供することを課題とする。
【解決手段】多ピンに対応可能なＩ／Ｏブロック配置領域の部分において、Ｉ／Ｏブロックの寸法、パッドピッチ、及びＩ／Ｏへの配線の各寸法に規則性を持たせるとともに、希望するパッドピッチずつＸ方向にＩ／Ｏブロックをずらして縦積みに配置し、中央に内部領域が設けられ、半導体集積回路の周辺にＩ／Ｏブロック配置領域が設けられ、Ｉ／Ｏブロック配置領域の更に外側にパッドが設けられるという構成に対し、Ｉ／Ｏブロックの寸法を希望するパッドピッチの整数倍とし、配線群及び配線の寸法を希望する最小パッドピッチで配置できる寸法とする。 （もっと読む）

【課題】論理モジュールチップとメモリアレイチップとから成る三次元集積回路を高性能に実現する設計装置を提供する。
【解決手段】設計装置１００は、論理モジュールに関する論理モジュール情報を入力する入力部１０１と、論理モジュール情報に基づいて、メモリブロックの構成を示すメモリブロック構成情報を生成するメモリブロック構成部１０３と、論理モジュール情報に基づいて論理モジュールを論理モジュールチップ上に配置する論理モジュール配置部１０２と、メモリブロック構成部１０３により生成されたメモリブロック構成情報に基づいて、メモリアレイチップに実装される複数のメモリエレメントにメモリブロックを割り当てるメモリブロック割当部１０４と、論理モジュールの配置とメモリブロックの割当とを設計結果として出力する出力部１０５と、を備える。 （もっと読む）

【課題】電子デバイスを製造する際に、設計段階において、素子を構成する全層に共通する相対的な基準値（第１の値）を用いて極めて効率良く迅速にホットスポットを抽出することを可能とし、信頼性の高い電子デバイスを実現する。
【解決手段】グルーピング部２で分類されたデザイン図形に対して露光シミュレーションを行い、各デザイン図形のシミュレーション図形を作成し、作成されたシミュレーション図形のスペース及び幅を測定し、各デザイン図形について、シミュレーション図形の測定されたスペース及び幅に基づいてヒストグラムを作成し、ヒストグラムに基づいてホットスポットを判定して、デザイン図形のホットスポット周辺のレイアウトを修正する。 （もっと読む）

【課題】高価な露光装置や高価なマスクを用いることなく、配線等のピッチを狭くすることができる半導体装置を提供する。
【解決手段】第１の導電パターン４２と、第１の導電パターンに隣接して形成された第２の導電パターン４２と、第１の導電パターンの所定領域下に形成された第１の導体プラグと、第１の導電パターンの所定領域上に形成された第２の導体プラグ６２_ｎと、第２の導電パターンのうちの、第１の導電パターンの所定領域に隣接する所定領域下に形成された第３の導体プラグと、第２の導電パターンの所定領域上に形成された第４の導体プラグ６２_ｎ＋１と、第１の導電パターン４２の上方に形成され、第２の導体プラグに接続された第３の導電パターン６２と、第２の導電パターンの上方に形成され、第４の導体プラグに接続された第４の導電パターン６４とを有し、第４の導体プラグは、第２の導体プラグに対して、ずれた位置に配されている。 （もっと読む）

【課題】新たなパラメータを用いた論理設計を行うことにより、回路設計の精度を向上させることの可能な回路設計方法、回路設計プログラムおよび回路設計装置を提供する。
【解決手段】命令セット２２に基づいて動作合成を行うことによりＲＴＬデータ２３が生成されたのち（Ｓ１）、ＲＴＬデータ２３とライブラリ２５とに基づいて論理合成を行うことによりネットリスト２４が生成される（Ｓ２）。ネットリスト２４に基づいて回路レイアウト２６が生成されたのち（Ｓ３）、回路レイアウト２６と各種テーブルとを対比して各種データが導出される（Ｓ４〜Ｓ７）。各種データとＲＴＬデータ２３とに基づいて新ネットリスト３４Ａが生成されたのち（Ｓ８）、新ネットリスト３４Ａに基づく論理回路シミュレータ上の動作が仕様を満たすか否かが検証される（Ｓ９）。その結果、仕様が満たされなかった場合には、検証結果に基づいてレイアウト設計がやり直される。 （もっと読む）

【課題】データ率を向上することが可能なレイアウト設計データを生成するマスクパターン生成装置を提供する。
【解決手段】マスクパターン生成装置１は、測定部３と、変更部４と、を含む。測定部３は、半導体装置の回路素子を構成する素子パターンと、回路素子を構成しないダミーパターンと、を含むレイアウト設計データに基づいて、ダミーパターンと他のパターンとの間隔を測定する。変更部４は、測定部３にて測定された間隔が予め指定された指定値よりも大きい場合、その間隔を規定しているダミーパターンを拡大して、その間隔が短縮するように、レイアウト設計データを変更する。 （もっと読む）

【課題】試験／動作項目の種類を認識することなく検証すること。
【解決手段】レイアウト検証装置４００は、レイアウトデータ内の複数の端子とそれらの入力電圧を含む試験／動作項目の集合を記憶するテーブルにアクセスし、試験／動作項目の集合内から対象項目を選択部４０１により選択し、対象項目内の複数の端子の中から一対の端子を抽出部４０２により抽出し、抽出された一対の端子の入力電圧の異同を判断部４０３により判断し、一対の端子の一方の端子に接続されている一方の素子群と他方の端子に接続されている他方の素子群との間隔に適用する設計基準を、判断結果に応じた設計基準に決定部４０４により決定し、一方の素子群と他方の素子群との間隔を検出部４０５により検出し、検出した間隔が、決定された設計基準を遵守しているか否かを検証部４０６により検証し、検証結果を出力部４０７により出力する。 （もっと読む）

【課題】MOSデバイスに加えられる応力の違いに起因するMOSデバイスの性能のドリフトを低減するダミーパターン設計を提供する。
【解決手段】チップ上に集積回路構造を形成する方法は、集積回路構造の設計からアクティブ層を抽出することと、アクティブ層の形状に適合する保護バンドを形成することとを含む。当該保護バンドは、アクティブ層を囲み、X軸方向では第１間隔で、かつY軸方向では第２間隔でアクティブ層から離れて配置される。当該方法はさらに、設計ルールに反する保護バンドの如何なる部分も除去することと、保護バンドの凸角部を除去することと、保護バンドの外側のチップの残りの空間にダミー拡散パターンを付与することとを含む。第１および第２間隔は、集積回路構造のSpiceモデル特性決定での同じ間隔として特定され得る。異なる粒度を有するダミー拡散パターンが、拡散密度がチップ上で実質的に均一になるように付与され得る。 （もっと読む）

【課題】ゲートもしくはダミーゲートのゲート長が不規則な標準セルにおいて、特性のばらつきを抑制する。
【解決手段】本発明の標準セルでは、他のトランジスタと異なるゲート長を有するトランジスタの両隣のトランジスタのうち少なくとも一方のトランジスタは常にオフ状態とする。これにより、ゲート仕上がり寸法がばらついても標準セルの動作には影響を与えないので、標準セルの特性のばらつきを抑制することができる。 （もっと読む）

【課題】半導体装置におけるクロックジッタの低減ができる半導体設計支援装置を提供することを目的とする。
【解決手段】半導体設計支援装置１００は、クロック信号が伝播する伝播遅延時間の調整対象となるクロック分配回路と、クロック分配回路に周期的なノイズの影響を与えるノイズ源のノイズ周期を特定する。そして、クロック分配回路のクロック信号の伝播遅延時間を特定する。そして、クロック信号の伝播遅延時間に調整時間を加えた調整後伝播遅延時間がノイズ周期の自然数倍となるように調整時間を決定する。クロック分配回路のクロック信号の伝播遅延時間を調整時間を加えた値とすることで、半導体装置におけるクロックジッタの低減ができる。 （もっと読む）

【課題】電源分離処理を行うと、チップサイズが増大する課題があった。
【解決手段】セルデータ格納部と、分離処理部とを具備する半導体装置のレイアウト設計装置によって解決できる。セルデータ格納部は、複数のセルが隣接して連続する構造を有する半導体装置における各セルのセルデータを格納する。分離処理部は、セルデータを処理し、複数のセルに亘って設けられるメタル配線を、半導体装置の設計基準に従って、セル間で分離する。分離処理部は、延伸・短縮部と、反転部とを備える。延伸・短縮部は、セルデータのそれぞれについて、メタル配線の一部であって、各セルのセル枠内に配置されるべきメタル部分の一端を延伸すると共に、他端を、一端を延伸した方向と同じ方向に短縮する。反転部は、延伸・短縮部によって、延伸され及び短縮されたメタル部分を有する任意のセルを、延伸された一端と、短縮された他端とが入れ替わるように、ミラー反転する。 （もっと読む）

【課題】基板上に搭載されるセルまたはマクロに対して、遅延時間の増大を避けることが可能な、そのセルまたはマクロの延長先の配線層（端子層）を設定できる端子層設定方法を提供することである。
【解決手段】本発明の端子層設定方法は、複数の配線層を有する半導体回路の端子層をコンピュータが設定する方法において、前記半導体回路を構成するとともに、基板上に搭載される複数のセルまたはマクロに関する配置情報などの各種情報を前記コンピュータの記憶手段から取得し、前記取得した情報に含まれる対象とするセルまたはマクロの駆動能力と、その対象とするセルまたはマクロと接続先のセルまたはマクロとを接続する配線の抵抗値とを比較し、前記比較の結果に基づいて該対象とするセルまたはマクロの配線端子の延長先の配線層である端子層を設定する、ことを特徴とする端子層設定方法である。 （もっと読む）

【課題】並行する回路ブロック間配線のリピータ挿入位置の重なりを抑制できる半導体レイアウトシステムを提供する。
【解決手段】配線情報記憶部２０１は、配線の始点座標及び終点座標を含む回路ブロック間配線の配線情報を記憶する。グループ化処理部２１は、リピータ挿入対象の回路ブロック間配線のうちで、始点座標のＸ方向の座標又はＹ方向の座標の差が所定距離以内で、かつ、互いに並行して延びる配線部分を有する回路ブロック間配線をグループ化する。リピータ挿入基点決定部２２は、同じグループに所属する回路ブロック間配線について、始点座標からの距離が相互に異なる位置の座標をリピータ挿入基点に決定する。リピータ挿入処理部２３は、リピータ挿入基点を基点に、リピータ挿入対象の回路ブロック間配線に挿入するリピータセルの位置を決定する。 （もっと読む）

【課題】基板の面内方向のばらつきに関わらず、素子の特性値の設計値からのずれを低減する。
【解決手段】半導体装置１００は、基板に形成され、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含み、基板の面内方向の同一層に分散配置された複数の分割素子（２００ａまたは２００ｂ）を含む。複数の分割素子は、第１の方向において隣接する分割素子の膜の長軸方向が異なるか、または、第１の方向において隣接する分割素子が、第１の方向と直交する第２の方向に、当該第２の方向における分割素子の長さよりも小さい量だけずらして配置される。 （もっと読む）

【課題】チップ面積を縮小することができ、かつコンタクト間の短絡を防止することができる半導体装置を提供する。
【解決手段】電源配線Ｐａは第１方向に延びている。第１および第２ゲートＧ１、Ｇ２のそれぞれは、第１方向と交差する第２方向に延びる第１および第２端部領域ＲＡ１、ＲＡ２を含む。第１および第２端部領域ＲＡ１、ＲＡ２は、第１方向において互いに第１間隔Ｓ１を空けて配列されている。絶縁膜は、第１および第２端部領域ＲＡ１、ＲＡ２の間の少なくとも一部を埋め、平面視において第２の方向に沿って第１および第２端部領域ＲＡ１、ＲＡ２の間を通る空隙部ＶＤを有する。電源コンタクトＣＰａは第１および第２端部領域ＲＡ１、ＲＡ２の間の領域の第２方向に沿った延長領域から離れて配置されている。 （もっと読む）

【課題】メモリセルアレイ等の矩形セルを正方形に配置した半導体集積回路及びそのレイアウト設計方法を提供する。
【解決手段】それぞれ実質的に同一形状を有する第一乃至第四矩形セルが、第一矩形セルの長辺と第二矩形セルの短辺が矩形枠の第一辺に内接し、第二矩形セルの長辺と第三矩形セルの短辺が矩形枠の第二辺に内接し、第三矩形セルの長辺と第四矩形セルの短辺が矩形枠の第三辺に内接し、第四矩形セルの長辺と第一矩形セルの短辺が矩形枠の第四辺に内接するように配置されたレイアウトパターンを有する。 （もっと読む）

【課題】精度の高いパターン形成が可能となるようにパターンレイアウト図を２つに分割する。
【解決手段】パターンレイアウト図に基づいて生成される夫々のパターンをノードとし、第１の距離で互いに隣接するパターンのノード同士を互いにエッジで接続したグラフを生成するグラフ生成工程（Ｓ２）と、夫々のパターンを２種類に分類する分類工程（Ｓ３）と、パターンをエッジで接続されたノード群毎にグループ分けし、第２の距離で互いに隣接する、夫々異なるグループに属する同一の種類に分類されたパターンの対のうちの一方のパターンと同一のグループに属するパターンの種類を反転することによって分類結果を修正する分類結果修正工程（Ｓ５〜Ｓ１４）と、を含み、分類結果修正工程により修正された分類結果に基づいてパターンレイアウト図を分割する。 （もっと読む）

【課題】メタル配線のレイヤ数を増やすことなく配線の自由度を高くでき、かつ、トランジスタ特性がばらつき難いパターンの回路セルを有するスタンダードセル集積回路を提供する。
【解決手段】ゲート電極を有しメタル配線層が未接続の複数のＥＣＯセルがスタンダードセルＳＣ周囲に配置される。ＥＣＯセルのゲート電極２０Ａ,２０Ｂは、ゲートパッド部２１Ａ,２１Ｂと、当該ゲートパッド部から共通セル長方向（縦方向）の相反する側に延びる２つのゲートフィンガー部２２Ａと２３Ａ、または、２２Ｂと２３Ｂと、を有する。ＥＣＯセルのゲートパッド部の任意セル長方向（横方向）の長さＬは、第１配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上である。 （もっと読む）

【課題】 半導体素子領域のサイズを小さくし、半導体素子領域のレイアウトに必要な時間を短縮する。
【解決手段】 第１領域と第２領域との間に生成される第１半導体素子領域内に第１および第２ゲート電極を生成する。第１配線と、第１配線より外側に位置する第２配線とを、第１半導体素子領域上を延在して配線する。そして、第１ゲート電極と第２配線とを第１領域上または第２領域上で接続し、第２ゲート電極と第１配線とを接続して半導体装置を生成する。これにより、第２配線と第１ゲート電極との接続部分のレイアウトルールを考慮することなく、第１半導体素子領域における第２配線側の境界を設定できる。この結果、第１半導体素子領域のサイズを小さくできる。また、第１半導体素子領域の境界を一度のレイアウトで設定できるため、第１半導体素子領域のレイアウトに必要な時間を短縮できる。 （もっと読む）

【課題】供給位置の片寄りを緩和して面内の電源電位差の抑制可能な配線の半導体装置を
提供する。
【解決手段】マクロセル３５のある半導体基板５と、半導体基板５の上、直線状で、両端
部で高電位パッド１１に接続された幹配線２２ａ、及び幹配線２２ａと交差した枝配線２
２ｂを有する上位高電位電源配線２１と、幹配線２２ａの面にあり交互に並行して直線状
で、両端部で低電位パッド１３に接続された幹配線２４ａ、及び幹配線２４ａと交差した
枝配線２４ｂを有する上位低電位電源配線２３と、半導体基板５と上位高電位電源配線２
１の間で、幹配線２２ａに並行して直線状に伸び、マクロセル３５に接続し、上位高電位
電源配線２１にビアプラグ３１で接続された下位高電位電源配線２５と、下位高電位電源
配線２５の面にあり交互に並行して直線状で、マクロセル３５に接続し、上位低電位電源
配線２３にビアプラグ３１で接続された下位低電位電源配線２７とを備える。 （もっと読む）