【課題】本来、露光光の一部を残すべく配置された半透過パターンとなる狭いライン＆スペースパターンに、例えば別のレイヤに位置するコンタクト領域が重なった場合、電気的には断線と判断されるため、ルール違反として排除されてしまう。即ち、デザインルールチェッカを用いて検証することが困難であるという課題がある。
【解決手段】狭いライン＆スペースパターンを含む領域を第２領域とし、第２領域に隣接する通常パターンとを一つの集合パターンとして扱う。第２パターンを含むマスクを用いた場合、第２の黒領域と白領域とを透過する光強度が平均化されて中間調の光強度を得る正常なパターンとして扱うことができるため、ＤＲＣや、ＬＶＳ、及びＥＲＣ等、ルールチェッカにより処理することが可能となり、バグ発生を抑え、より正確なレイアウトパターンを得ることができる。 （もっと読む）

【課題】チップ面積の増加を伴わずに電源補強を実現することができる集積回路装置のレイアウト方法等を提供すること。
【解決手段】本発明の集積回路装置のレイアウト方法は、機能セルが配置されていない未配置領域を探索するステップ（ステップＳ１４）と、未配置領域に、少なくとも一部が第１及び第２のポリシリコン配線パターンによりそれぞれ形成された第１及び第２の電源補強線と、を含む電源補強セルを配置するステップ（ステップＳ１６）と、を含む。ステップＳ１６において、第１及び第２のポリシリコン配線パターンを第２の電源供給線及び第１の電源供給線とそれぞれ交差させて、第２の方向に沿って、第１の電源補強線及び第２の電源補強線を介してそれぞれ２つの第１の電源供給線及び２つの第２の電源供給線を接続する２つの配線パターンの少なくとも一方が形成されるように、少なくとも２つの電源補強セルを第２の方向に沿って並べて配置する。 （もっと読む）

【課題】フリップチップスタイルのLSI設計において、LSI上に配置されたパッドからの応力による影響を考慮した設計方法ならびに半導体装置を提供する。
【解決手段】パッドからの応力の影響を考慮する方法として２種類の方法を提供する。１つは、応力の影響によるセルの遅延ばらつき値を求め、セルに付与することで応力の影響を考慮したタイミング解析などを行う。そしてこの解析結果を用いて、設計を行いパッドからの応力の影響をパッド下のビア、配線、セルなどに与えないようにするために、パッド下にはビアを配置しないなどの物理的構造を用いる。 （もっと読む）

【課題】微細化が可能な遅延回路部を有する半導体装置を提供する。
【解決手段】ゲート電極１１ｇ〜１４ｇのトランジスタを有する論理回路部１ａと、ゲート電極１７ｇ、１８ｇが、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを構成トランジスタとするＣＭＯＳインバータを有し、ＣＭＯＳインバータの構成トランジスタのそれぞれのドレインに、ドレイン同士が接続されたゲート電極１９ｇ、２０ｇを有するノーマリオン型のＰＭＯＳ及びＮＭＯＳトランジスタのそれぞれのソースが接続され、ゲート電極１７ｇ、１８ｇの電位より低いゲート電位が印加される遅延生成部を有し、論理回路部１ａの出力をＣＭＯＳインバータに入力して、遅延生成部のドレインから出力する遅延回路部３ａと、ダミーゲート２９ｇとを備え、ゲート電極１１ｇ〜２０ｇ及びダミーゲート２９ｇが、所定の長さ及び幅を有し、間隔Ｄで正対した配列関係を有する。 （もっと読む）

【課題】ダミーゲートパターンを用いてゲートパターンの寸法精度の向上を図り、かつ回路動作の高速化が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上に形成された拡散層１０と、拡散層１０の上部に配置され、ＭＯＳトランジスタのゲート電極として機能するゲートパターン１１と、拡散層１０の上部においてゲートパターン１１と一定の間隔で隣接して配置されゲート電極として機能しないダミーゲートパターン１３とを備え、ゲートパターンの疎密の程度が均一に保たれる。ダミーゲートパターン１３は、拡散層１０の上部におけるゲート幅方向の所定位置で切断され、切断部１３ａの直下で抵抗を低減して高速なＭＯＳトランジスタの動作を実現する。 （もっと読む）

【課題】チップ面積の増加を伴わずに電源補強を実現することができる集積回路装置のレイアウト方法等を提供すること。
【解決手段】本発明の集積回路装置のレイアウト方法は、機能セルが配置されていない未配置領域を探索するステップ（ステップＳ１２）と、未配置領域に、少なくとも一部が第１、第２のポリシリコン配線パターンによりそれぞれ形成された第１、第２の電源補強線を含む第１、第２の電源補強セルを配置するステップ（ステップＳ１４）と、を含む。ステップＳ１４において、第１、第２のポリシリコン配線パターンを第２、第１の電源供給線とそれぞれ交差させて、第２の方向に沿って、第１、第２の電源補強線を介してそれぞれ２つの第１の電源供給線及び２つの第２の電源供給線を接続する２つの配線パターンの少なくとも一方が形成されるように、少なくとも２つの第１、第２の電源補強セルの少なくとも一方を第２の方向に沿って並べて配置する。 （もっと読む）

本発明は、ソフト・エラー（非破壊エラー）に対して論理回路を効果的に保護するためのレイアウト方法、及びソフト・エラーに対して保護されるレイアウトを有する回路セルを含む。特に、この方法は、回路内の多数のノードがシングル・イベントによって影響されるケースに対して保護する。これらのイベントは回路に多数のエラーをもたらし、単一ノード・エラーに対処するための方法は幾つか存在するが、あらゆる現在存在している保護方法を用いて多ノード・エラーに対処するのは非常に難しい。この方法は、多ノード・パルスの発生が高くなる（高い集積レベルのために）、現代技術（＜９０ｎｍ）のＣＭＯＳベースの論理回路に、特に有用である。これは、シングル・イベントにより生じるソフト・エラーに対して回路を保護された状態にする固有のレイアウト構成を使用する。 （もっと読む）

【課題】目標とする電気的特性の半導体装置を製造する。
【解決手段】レイアウト変数と測定された電気的特性との関数関係を決定し、与えられた半導体装置の設計レイアウトデータからレイアウト変数の値を抽出し、レイアウト変数の値を関数関係に適用することにより設計レイアウトデータから製造される半導体装置の電気的特性を予測する。設計レイアウトデータから抽出されたレイアウト変数の値に代えて、列挙された変数の値の候補によって設計レイアウトデータを変更し、半導体装置の設計レイアウトデータを変更し、半導体装置を製造する。 （もっと読む）

【課題】クロック信号などの共通信号の分配に費やされる電力を削減でき、共通信号のタイミングばらつきを抑制できる集積回路装置とそのレイアウト設計方法を提供する。
【解決手段】ＩＣＧ１の回路配置領域Ａ１が、ほぼ同数のＩＣＧ１を含む複数の領域に区分される。そして、区分された各領域に一つずつＣＴＢ５（クロックツリーの末端のＣＴＢ）が配置される。各区分領域に配置されたＣＴＢ５は、配置された領域内に含まれるＩＣＧ１に対して共通のクロック信号をそれぞれ供給する。このように、クロックツリーの末端におけるＣＴＢ（ＣＴＢ５）のファンアウトをほぼ等しくして、その駆動負荷の大きさが近似するようにしているため、一般的なＥＤＡツールによるクロックツリー合成に比べてＣＴＢの数を大幅に減らしても、ＦＦにおけるクロック信号のスキューを微小に抑えることができる。 （もっと読む）

【課題】複数種類の入出力回路（Ｉ／Ｏセル）が搭載された半導体装置において、コア回路を配置可能な面積を増大させた半導体装置並びにその設計方法及び設計装置を提供する。
【解決手段】回路が集積されたコア回路部１３が中央部に配置され、前記コア回路部１３の周辺に複数配置され、前記コア回路部１３と同電圧で動作する素子が設けられたＩ／Ｏ第１電源領域１２ｂと別電圧で動作する素子が設けられたＩ／Ｏ第二電源領域１２ａとを有するＩ／Ｏセル１２を具備する半導体装置であって、前記コア回路部１３及び前記Ｉ／Ｏ第１電源領域１２ｂに、連続的に形成された格子状の第１電源配線１７を設ける。 （もっと読む）

【課題】多層構造の半導体装置を製造する製造プロセスに基づいて、複数層のレイアウトデータを検証するレイアウト検証処理のプロセスを適宜変更し、レイアウト検証処理の負担を軽減し、レイアウトデータの品質を向上させる半導体集積回路のレイアウト作成装置及びレイアウト作成方法を提供する。
【解決手段】半導体集積回路のレイアウト作成装置は、論理回路図設計部と、レイアウトデータ作成部と、論理接続検証部と、デザインルール検証部と、層間レイアウト検証部と、レイアウトデータを出力するデータ出力部と、多層構造の前記半導体集積回路をチップ化する際の製造プロセスに基づいて、前記論理接続検証部、前記デザインルール検証部、及び前記層間レイアウト検証部において実行される検証処理のプロセスを設定する検証プロセス設定部と、を備える。 （もっと読む）

【課題】半導体集積回路を構成するトランジスタの特性ばらつきを増大させずに、トランジスタの駆動力を向上できるようにする。
【解決手段】半導体装置は、基板の上に、複数のｐ型電界効果型トランジスタ、複数のｎ型電界効果型トランジスタ、Ｐ型基板コンタクト領域６及びＮ型基板コンタクト領域５を備えた集積回路からなる。ＰＭＯＳ活性領域１とＮＭＯＳ活性領域２との間のウェル分離７、隣接するＰＭＯＳ活性領域１同士の間の第１素子分離８ａ、隣接するＮＭＯＳ活性領域２同士の間の第２素子分離８ｂ、ＰＭＯＳ活性領域１とＮ型基板コンタクト領域５との間の第１素子基板コンタクト分離９ａ、ＮＭＯＳ活性領域２とｐ型基板コンタクト領域６との間の第２素子基板コンタクト分離９ｂは、それぞれ所定の幅を有する。 （もっと読む）

【課題】設計のやり直しがなく、テスト時のＩＲドロップが小さくなるように複数のマクロを複数のスキャンチェーンで接続することができる半導体集積回路設計方法を提供することを課題とする。
【解決手段】半導体集積回路内の複数のマクロを複数のスキャンチェーンで接続するための半導体集積回路設計方法であって、前記複数のマクロ間の距離に応じて、前記複数のマクロを前記複数のスキャンチェーンの中のいずれかのスキャンチェーンに接続するマクロとして割り当てる割り当てステップ（Ｓ１０１〜Ｓ１０４）と、前記複数のマクロを前記割り当てられたスキャンチェーンで接続した半導体集積回路の設計データを生成する生成ステップ（Ｓ１０５）とを有することを特徴とする半導体集積回路設計方法が提供される。 （もっと読む）

【課題】レイアウト面積や設計コストの増大を招くことなく、任意の位置に配置することができるタップレス型のスタンダードセル、スタンダードセルライブラリ、スタンダードセル方式の半導体集積回路およびその設計方法を提供する。
【解決手段】スタンダードセルは、矩形のセル枠内に、トランジスタを構成する各種のパターンを有し、パターンは、セル枠内のトランジスタの構成領域の略全体にわたって配置された、トランジスタの閾値電圧を調整する不純物を添加するための閾値調整パターンを含む。セル枠の四隅の閾値調整パターンの所定範囲の領域が、スタンダードセルが、行方向に、セル枠の角の位置が合うようにセル枠の辺を接して配置され、列方向に、セル枠の辺を接して配置され、隣接する各々の行に含まれるスタンダードセルが、そのセル枠の対角に相当する角同士が接するように配置された場合に、デザインルールを満足するように、セル枠の各々の角に対応する２辺に対して所定の角度で除去されている。 （もっと読む）

【課題】半導体集積回路のノイズが抑制可能で、設計期間が短縮可能な半導体集積回路の設計方法を提供する。
【解決手段】最低セル配置間隔決定部（配置禁止領域決定部）１３が個々のセルの単位時間当たりの平均動作回数及び使用電圧をもとに、セル間の最低セル配置間隔を個々のセルごとに決定して配置禁止領域を決定し、セル配置部１４が配置禁止領域にセルが配置されないように配置していくことで、ノイズを抑制可能な半導体集積回路の設計ができるとともに、ＴＡＴを短くでき、設計期間が短縮される。 （もっと読む）

【課題】ＯＰＣ補正後の検証でエラーが検出されたレイアウトパターンの修正を効率的に行うことのできるＯＰＣ自動修正システムを提供する。
【解決手段】ＯＰＣ自動修正システムのＯＰＣ補正・検証・修正サーバ１は、ＯＰＣ補正部１１が、入力された設計レイアウトパターンに対するＯＰＣ補正処理を行ない、検証部１２が、ＯＰＣ補正部１１によりＯＰＣ補正されたレイアウトパターンに対する検証処理を行い、修正部１３が、検証部１２によりエラーが検出されたときに、そのエラー検出箇所の設計レイアウトパターンの修正処理を行う。ＯＰＣ補正・検証・修正サーバ１に対する処理の実行要求は、利用者端末２から通信回線４を介して送信される。 （もっと読む）

【課題】集積回路のレイアウト設計において、各部の入力信号の制約を満たしたレイアウト設計を容易化すること。
【解決手段】集積回路の回路設計支援装置１であって、集積回路のネットリストを取得するネットリスト読込部１０１と、ハードマクロの端子を選択端子として指定する端子選択部１０３と選択端子と当該端子に接続されたセルとの接続関係に関する情報である走査情報を生成する端子接続走査部と、生成された走査情報に基づいて選択端子に緩衝回路を接続することを決定し若しくは選択端子に接続された緩衝回路の変更を決定するバッファ追加／変更決定部１０７とを有することを特徴とする。 （もっと読む）

【課題】チップサイズの増大を抑制した上で、異なる電源に接続されるウエル同士が隣接しないように配置することのできる、半導体集積回路のレイアウト設計方法を提供する。
【解決手段】（ａ）第１ウエルを有する第１スタンダードセルと、第２ウエルを有する第２スタンダードセルとを配置するステップと、（ｂ）前記第１スタンダードセルの外側であり、前記第１ウエルからの距離が第１距離以内となる領域に、空きセルを配置するステップと、（ｃ）前記空セルが前記第２ウエルと重なった場合に、前記第２スタンダードセルを、前記空セルと前記第２ウエルとが重ならなくなるように移動するステップと、を具備する。ここで、前記第１ウエルと前記第２ウエルとは互いに異なる電源電圧の供給されるウエルである。 （もっと読む）

【課題】評価すべき局所パターンを漏れの無い範囲で決定できる評価対象パターン決定装置を提供する。
【解決手段】ＬＳＩチップのパターンがＣＡＤデータとして記憶されており、シミュレーションによりプロセスマージンの小さい局所パターンの座標をＣＡＤデータから抽出し、製造ラインで製造されているＬＳＩチップの局所パターンの観察を支援するパターン評価システムで用いられ、観察すべき局所パターンの座標を決定する評価対象パターン決定装置において、ＣＡＤデータと、製造ラインにおいて取得される製造データとによりプロセスマージンが他の領域より小さい領域であることを数値化した危険度が付与された危険領域をＬＳＩチップのパターン上に配置した危険度マップを作成する危険度マップ作成部２０４と、危険度マップに局所パターンの座標を重ね危険領域内に位置する局所パターンの座標を抽出可能にする重ね合わせ処理部２０７とを有する。 （もっと読む）

集積回路設計において、複数の回路レイアウトセルを相互の間に間隙を設けてレイアウトし、前記間隙の少なくとも一部の所定の間隙の夫々に、前記所定の間隙に隣接する少なくとも１つの回路レイアウトセルの性能パラメータに対して所望される影響に基づいて所定のデータベースから選択された対応するフィラーセルを挿入するためのシステム及び方法を提供する。前記回路レイアウトセルは複数行にわたって配列されており、幾つかの実施形態では、所定の間隙に対する適切なフィラーセルの選択は、前記所定の間隙の両側に隣接する回路レイアウトセルの性能パラメータに依存する。前記所定のフィラーセルは、例えば、ダミー拡散領域、ダミーポリシリコン線、Ｎウェル境界の移動、エッチング停止層境界の移動を備える。一実施形態では、回路レイアウトセルは、選択されたフィラーセルを収容するために移動させることができる。
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