半導体チップは、レイアウト特徴部が第１の仮想格子に従って配置される第１のチップレベルと、レイアウト特徴部が第２の仮想格子に従って配置される第２のチップレベルとを有する論理ブロック区域を含むように定められる。第１の仮想格子と第２の仮想格子の間には、有理空間的関係が存在する。論理ブロック区域内には、複数のセルが配置される。複数のセルの各々は、複数のセル位相のうちの適切な１つに従って定められる。複数のセル位相のうちの適切な１つは、所定の配置セルの第１及び第２のチップレベル内のレイアウト特徴部を所定の配置セルに位置決めされた第１及び第２の仮想格子と整合させる。 （もっと読む）

【課題】ウェル領域間のリーク電流を抑制する。
【解決手段】半導体基板に配置される第１の導電型ウェル領域間に許容以上の電流が通電する場合に、第１の導電型ウェル領域間に第１のパターンを画定し、第１のパターン内に、配置が禁止される第１の領域が存在する場合に、第１のパターンから第１の領域を除去して第２のパターンを画定し、第２のパターン内に、加工限界である第２の領域が存在する場合に、第２のパターンから第２の領域を除去して第３のパターンを画定し、第３のパターンを半導体基板に配置される第２の導電型ウェル領域のダミー活性領域としている。これにより、ウェル領域間のリーク電流が抑制される。 （もっと読む）

【課題】設計工数をほとんど増加させることなく、マクロセルの配置ミスを容易に発見することができる集積回路装置のレイアウト設計方法及び製造方法並びに電子機器を提供すること。
【解決手段】本発明の集積回路装置のレイアウト設計方法は、マクロセルに形成されたデザインルールを満たす第１のダミーパターンに対応させて、マクロセルの配置予定領域の一部にデザインルールを満たす第２のダミーパターンを作成し（Ｓ２０）、マクロセルを配置し（Ｓ３０）、マクロセル配置後のレイアウトパターンが所定のデザインルールを満たすか否かをチェックする（Ｓ４０）。マクロセルが配置予定領域に配置された場合には第１のダミーパターンと第２のダミーパターンによって形成されるダミーパターンは所定のデザインルールを満たし、マクロセルが配置予定領域に対して所定の範囲内でずれて配置された場合には当該ダミーパターンは所定のデザインルールを満たさない。 （もっと読む）

【課題】入出力部と機能ブロック間、機能ブロックと機能ブロック間の狭い領域にセルを配置する場合にも、信号配線領域を確保しつつ、基板バイアス制御を行う。
【解決手段】半導体装置１は、それぞれが所定の機能を有する複数の機能ブロック１４ａ〜１４ｃと、信号線が設けられる基板上における配線領域１８ａ、１８ｂとを有する。また、半導体装置１は、配線領域１８ａ、１８ｂに配置され、及び信号線の途中に設けられ、それぞれが基板バイアス電位により動作する複数のスタンダードセル１６と、配線領域１８ａ、１８ｂに信号線の配線方向に平行に配置され、及び複数のスタンダードセル１６のそれぞれに対応して設けられ、それぞれが基板バイアス電位を対応する各スタンダードセル１６に供給するための複数の基板コンタクトセル１７とを有する。 （もっと読む）

【課題】従来の半導体装置では、外部からの電源が供給される電源配線と回路毎に設けられる電源配線とを接続するスイッチトランジスタにより回路の配置に大きな制約が課される問題があった。
【解決手段】本発明にかかる半導体装置の一態様は、半導体基板１と、半導体基板１上に形成されるトランジスタ（セル）に電源を供給する第１の下層配線と、第１の下層配線層に接続され、第１の下層配線よりも電流許容量の大きい第１の中間層配線と、第１の中間層配線よりも上層に配置され、外部から入力される電源を受ける上層配線と、を有し、第１の中間層配線は、半導体基板１上に形成されたスイッチ回路ＳＷを介して上層配線に接続されるものである。 （もっと読む）

【課題】精度の高いタイミング解析を行う回路解析方法、回路解析プログラム、及び回路解析装置を提供することにある。
【解決手段】本発明による回路解析装置１０は、解析対象回路内における複数のノードの座標を参照して、複数のノードの全てを含む領域を複数定義し、複数の領域の中で最小の領域を特定し、特定した最小の領域の大きさを規定する距離パラメータ１００を算出する距離パラメータ算出部２１４と、距離パラメータ１００を用いてばらつき係数３００を特定するばらつき係数算出部２１５と、ばらつき係数３００を用いて解析対象回路における遅延時間４００を算出する遅延時間算出部２１６とを具備する。 （もっと読む）

【課題】効率的なパターン設計を行うことが可能なパターン作成方法を提供する。
【解決手段】パターンのエッジ間距離とプロセス裕度指標値との関係がエッジ間距離規定箇所毎に規定された参照テーブルを用意する工程ＳＴ１２と、参照テーブルに規定された前記関係を参照して設計パターンを作成する工程ＳＴ１３とを備える。 （もっと読む）

【課題】スタンダードセル方式のＣＭＯＳ半導体集積回路にて、近接位置にある論理ゲートセル間の配線接続においても上層配線の配線資源を消費していたことにより、配線資源不足で論理ゲートセルの敷詰め密度を上げられず、レイアウト面積の増大を招いていた。
【解決手段】論理ゲートセルの端子構造を特別なものとし、論理ゲートセル同士を特定の近接位置に配置したときに、第一および第二の金属配線層のみで配線接続を完結することにより、上層の配線資源を増加させることでレイアウト面積を削減する。 （もっと読む）

【課題】アンテナエラーを低減すること等が可能なセルライブラリ等を提供する。
【解決手段】セルライブラリに含まれるセル３０は、セル３０の内部に信号を入力するための入力ピン３２と、セル３０の左辺と入力ピン３２との間に配置され、最上層以外の配線層の配線の配置を防止するための仮想的な第１の障害物３４と、第１の障害物３４を挟んでセル３０の左辺に沿って配置され、全ての配線層の配線の配置を防止するための仮想的な一対の第２の障害物３５、３６と、を含む。 （もっと読む）

【課題】レイアウト面積を削減することができるトランジスタ自動配置装置を提供すること。
【解決手段】トランジスタ自動配置装置３０は、生成手段３１と配置手段３２とを備える。生成手段３１は、回路接続情報に基づいて互いに隣接するように配置された第１及び第２のハードマクロ・トランジスタの拡散領域の電位が等しい場合には、第１のハードマクロ・トランジスタにおける不要な拡散領域及び／又は不要なコンタクトを削除した第１のプログラマブル・トランジスタを生成するとともに、第２のハードマクロ・トランジスタにおける不要な拡散領域及び／又は不要なコンタクトを削除した第２のプログラマブル・トランジスタを生成する。配置手段３２は、第１及び第２のプログラマブル・トランジスタを回路接続情報に基づいて配置する。 （もっと読む）

【課題】回路パターンの形状のばらつきを抑制しつつ、半導体装置を小型化することができる半導体装置を提供する。
【解決手段】この半導体装置１０は、複数の回路パターン１４０及び第１のダミーパターン１４２を備える。複数の回路パターン１４０は、互いに等間隔で配置され、回路の一部として使用される。複数の回路パターン１４０は、最も外側に位置する２つの回路パターン１４０ｂと、他の回路パターン１４０ａに分けられる。第１のダミーパターン１４２は、２つの回路パターン１４０ｂそれぞれの外側に配置されている。回路パターン１４０ｂと第１のダミーパターン１４２の間隔は、回路パターン１４０の配置間隔Ｓに等しい。そして、第１のダミーパターン１４２の幅Ｗ₂はいずれの回路パターン１４０の幅Ｗ₁より狭く、例えば最小デザインルールで規定されている幅である。 （もっと読む）

【課題】ブロック配置を含むＩＣ設計作業において、やり直し等を削減でき、設計の工数等を低減でき、設計効率を向上できる技術を提供する。
【解決手段】本ブロック配置方法及びプログラムでは、実配置処理の前の段階で、ブロック配置領域の大きさを見積もり、局所的配線混雑の発生を判定し、その結果に基づいてユーザによるブロックの最適な位置の決定を可能とする。Ｓ１でブロック間接続情報を抽出し、Ｓ２でブロックの回路ゲート物量情報を抽出する。Ｓ３，Ｓ４でユーザによりＧＵＩの画面でブロックの位置を決定する。Ｓ５で配線の要求混雑度を評価して画面に表示する。Ｓ６でユーザにより配置の妥当性を判定し、ＯＫであれば、Ｓ７で実現性の高いブロック配置情報が出力される。 （もっと読む）

【課題】所望の回路特性に合致する半導体回路のレイアウトを効率的に取得する。
【解決手段】トランジスタの構成部品の設計図形パターンの寸法または部品パラメータをシミュレーション部に入力される模擬パラメータに変換する変換工程と、複数トランジスタを複数グループにグループ分けするグループ構成工程と、複数グループからいずれかの選択グループを選択する工程と、複数グループで選択グループ以外の非選択グループの部品パラメータとして固定のパラメータ値を設定する固定パラメータ設定工程と、選択グループにおいて部品パラメータの組み合わせを設定し、変換工程を通じてシミュレーションを実行し、それぞれの部品パラメータの組み合わせに対する回路特性を得るシミュレーション工程と、すでに選択グループに選択済みのグループとは別のグループを選択し、固定パラメータ設定工程からシミュレーション工程までを繰り返し実行する制御工程とを実行する。 （もっと読む）

【課題】ＬＳＩチップ上でハードマクロの安定した性能の駆動を確保する。
【解決手段】半導体集積回路の設計データの作成方法であって、回路ブロックの形状情報、端子位置情報及びタイミング情報が記述された回路ブロックライブラリを作成し、回路ブロック及び回路ブロックに接続するユニットセルを有するモジュール回路の接続情報が記述されたネットリストを作成し、ユニットセルの形状情報、端子位置情報及びタイミング情報が記述されたユニットセルライブラリ、回路ブロックライブラリ及びネットリストを使用して、回路ブロックが配置される回路ブロック配置領域とユニットセルが配置されるユニットセル配置領域とが所定状態で設けられているモジュール回路のレイアウトデータを作成し、回路ブロックライブラリは、回路ブロック配置領域とユニットセル配置領域とが所定状態で設けられている場合の回路ブロックのタイミング情報が記述されている。 （もっと読む）

【課題】
ＯＰＣ処理を行うセルを効率よく選択し、そのセルと等価であるとみなされるセルを特定するフォトマスクパターンデータの作成方法を提供することにある。
【解決手段】
フォトマスクのパターンに対するパターンデータを作成する方法は、階層構造に基づいて、第１セル毎に、その上位となる第１セルの情報を追加する工程と、一の階層に属する第１セルの内、一の階層より上位階層に属する第１セルと同一となる第１セル及び一の階層の直上の上位階層において２以上存在する第１セルに配置されている第１セル、からセル群を構成する工程と、上記のセル群に属する第１セルに対し、光学的近接効果を考慮したパターンデータを作成し、そのパターンデータを含む第２セルより第４セル群を構成する第４セル群構成工程と、入力データにおいて、第１セルを、対応する第２セルに置き換える工程と、を有することを特徴とする。
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【課題】本発明は、異なる種類の複数のヒューズを積層した構成や、当該構成に対する具体的な救済及び半導体装置の識別付与の製造方法を提供することを目的とする。
【解決手段】
本発明の１つの実施形態では、所定の電圧値を印加、又は所定の電流値以上を流すことで切断される第１ヒューズと、レーザ光を照射することで切断される第２ヒューズと、レーザ光を反射するリフレクタ層とを備える半導体装置である、さらに、本発明の１つの実施形態に係る半導体装置では、第１ヒューズ上に絶縁層を介してリフレクタ層を積層し、リフレクタ層上に絶縁層を介して第２ヒューズを積層する。 （もっと読む）

【課題】クロックスキューを最小化できる半導体集積回路の設計装置を提供する。
【解決手段】フリップフロップ移動手段１０４は、論理セル及びフリップフロップの配置結果と、フリップフロップに対してクロック信号を供給するクロック分配回路の配置配線結果とを参照し、フリップフロップを、クロック分配回路における最終段のクロック駆動バッファ周辺に移動する。クロック分配回路再配置配線手段１０５は、フリップフロップ移動後の論理セル及びフリップフロップの配置結果を参照して、クロック分配回路の再配置・再配線を行う。 （もっと読む）

【課題】雑なクロック選択回路に対応できる半導体集積回路を、簡単な配置クラスタリング工程で作製できるようにする。
【解決手段】クロック信号を種々の遅延量で遅延調整するクロックツリー回路と、遅延調整されたクロック信号が供給されるクロック同期回路とを備える。クロックツリー回路は、クロック信号導入端の後段に設けられた第一のクロックツリーセルと、クロック同期回路の前段でかつ第1のクロックツリーセルより後段に設けられた第二のクロックツリーセルと、第二のクロックツリーセルの前段に設けられたクロック分岐点とを備える。クロック同期回路は第二のクロックツリーセルで遅延調整されたクロック信号が供給される第一のクロック同期回路とクロック分岐点でクロックツリー回路から出力されるクロック信号が供給される第二のクロック同期回路とを備える。 （もっと読む）

【課題】適切な密度のダミーパターンを生成することができる半導体装置の設計方法、設計装置及びプログラムを提供することを課題とする。
【解決手段】半導体装置内において実パターンの隙間を埋めるように形成するダミーパターンの設計方法であって、半導体装置の全領域を一定の大きさに分割した領域から、全ての実パターンを一定量だけ拡大した領域を除去して得られる残存領域を求め、その残存領域において前記分割領域の各々を一定量だけ縮小してダミーパターンを生成するダミーパターン生成ステップと、前記ダミーパターンにおいて、密度条件を満たしていないダミーパターンがある場合は、前記ダミーパターン生成ステップにおける前記分割領域のすべて若しくは一部の縮小量、及び／又は前記実パターンの拡大量を変更して前記ダミーパターン生成ステップを繰り返す密度検証ステップとを有する半導体装置の設計方法が提供される。 （もっと読む）

【課題】マクロセル上を通過する比較的長い信号配線を形成した場合においてもクロストークノイズの影響を低減し、正常に動作可能な半導体集積回路装置を提供する。
【解決手段】本発明による半導体集積回路装置は、マクロセルが形成されている領域上を通過するように伸長している信号配線に、当該マクロセルとこれに近接する入出力回路との間に形成されたバッファリングセルが接続されている。 （もっと読む）