【課題】多層配線構造を有する半導体デバイスにおいて、樹脂層の平坦性を容易に確保できるようにする。
【解決手段】集積回路を有する半導体基板１１と、半導体基板１１上に設けられた第１樹脂層１２と、第１樹脂層１２上に設けられた第１配線層１３と、第１配線層１３の一部を露呈する開口部１５を有し第１樹脂層１２及び第１配線層１３を覆う第２樹脂層１４と、第２樹脂層１４上に設けられ開口部１５を通じて第１配線層１３と導通する第２配線層１６とを少なくとも備える半導体デバイスにおいて、第１配線層１３の近傍を除く半導体基板１１の全域にわたり、第１配線層１３と略同一の高さを有する構造体１８を配する。 （もっと読む）

【課題】ＥＳＤ保護回路の数を低減しつつ、内部回路をＥＳＤ破壊から十分に保護することが可能な半導体装置を提供する。
【解決手段】ヒューズの切断部位が露出することで発生するＥＳＤ破壊から内部回路を保護するために、従来のようにヒューズ毎に個別のＥＳＤ保護回路を設けるのではなく、複数のヒューズで共用される部位、例えば複数のヒューズが接続される共通配線や帯電した冶具等の物体の半導体チップとの接触面の大きさに応じて設定される単位格子毎に配置されるパッドにＥＳＤ保護回路を接続し、少ないＥＳＤ保護回路によって内部回路を効率的に保護する。 （もっと読む）

【課題】半導体集積回路のセルレイアウトに起因する応力を均一化しトランジスタの特性バラツキを抑制する。
【解決手段】本発明による半導体集積回路の自動レイアウト回路設計支援装置１０は、セル内の拡散層のレイアウト座標データ２２１を付加したライブラリデータ２１２を用い、隣接配置するセルとの拡散層間の距離を計算し、その距離に基づいて当該セルの配置位置を決定する。 （もっと読む）

【課題】
タイミング修正をセル挿入により改善する際、エラー対象のセル近傍配置を実施するが自動配置ではタイミング・配線性を両立させるセル配置が難しい。
【構成】本発明は、タイミング情報、接続情報、物理情報を入力とし、重み付け決定工程により、セルが動く度合いを重み付けし、移動範囲決定工程からセルの移動可能範囲を決定し、セル配置可能領域有無の判断を行う。セル配置可能範囲の有無により、セルの移動可能領域拡大工程またはセル配置領域確保工程へ進み、セルの自動最適配置を実施する。 （もっと読む）

【課題】高集積化を実現し、ノイズの影響を受けにくい半導体集積回路を開発する際、設計者に負担がかからないように、ハードマクロ（３０）を有する半導体集積回路を設計すること。
【解決手段】コンピュータ（１）は、ハードマクロ（３０）内の所定領域（３１）に対して予め設定されている配線を許容するための条件（２３）を取得し（Ｓ２、Ｓ３）、半導体集積回路を表すレイアウトデータ（７）上に配置される配線の中から、所定領域（３１）上を通過する通過配線（４０）を検索する（Ｓ１０）。検索された通過配線（４０）の中から、条件（２３）を満たす正常通過配線（４１）をハードマクロ（３０）上に通過させ、条件（２３）を満たさない違反通過配線（４２）をハードマクロ（３０）から迂回させて配線する。この場合、設計者は、条件（２３）をコンピュータ（１）に与えればよく、設計者にかかる負担が軽減する。 （もっと読む）

【課題】フロアプランを効率良く修正し得るフロアプラン作成装置を得る。
【解決手段】フロアプラン作成装置３０は、例えばフロアプランナによって自動で作成されたフロアプランのデータから予め定められた複数の着目要素を抽出する着目要素抽出部２と、当該着目要素に基づいて複数の個別評価項目の各々に関する個別評価値を求める個別評価値算出部３と、当該個別評価値に基づいてフロアプランに関する総合評価値を算出する総合評価値算出部４とを備える。当該フロアプラン作成装置はさらに、複数のフロアプランに関する個別評価値及び総合評価値を記憶する記憶部１１と、記憶部１１の記憶データに基づき、各個別評価値がその最適値に近づくように、複数の個別評価項目の中から修正対象を選択する修正項目選択部１２と、修正項目選択部１２が選択した個別評価項目に関してフロアプランを修正するフロアプラン修正部２２とを備える。 （もっと読む）

【課題】素子分離部の分離幅を調整することによって、所望する特性を有するＭＩＳＦＥＴを得ることのできる技術を提供する。
【解決手段】素子分離部４の分離幅Ｌａおよび分離幅Ｌａ’を相対的に狭くすることにより、第２ＭＩＳＦＥＴＱ_２のチャネル領域へ及ぼす応力の影響を大きくして、しきい値電圧の変化を相対的に大きくし、素子分離部４の分離幅Ｌｂおよび分離幅Ｌｂ’を相対的に広くすることにより、第４ＭＩＳＦＥＴＱ_４のチャネル領域へ及ぼす応力の影響を小さくして、しきい値電圧の変化を相対的に小さくする。 （もっと読む）

【課題】セルのキャラクタライズに依存する不要なマージンを削減することにより、タイミング設計の最適化を図る。
【解決手段】設計支援装置２００は、トランジスタからなるセルが配置された設計対象回路のレイアウトの中から任意のセルを抽出し、抽出されたセルに隣接する他のセルを検出し、検出された結果、セルに隣接する他のセルの配置パターンに応じて、セルの遅延値を設定する。これにより、任意のセルの遅延値を、該セルに隣接する他のセルの配置パターンに応じて設定することができ、よりよい条件でのセルのキャラクタライズを実現することができる。 （もっと読む）

【課題】マスクレイアウトの論理変更において、タイミング制約を満足させるようにフリーズシリコンＥＣＯを行う。
【解決手段】スペアセル方向範囲検知ブロック２２で置き換え対象スペアセルの方向範囲を検知し、その方向範囲の中でタイミング制約満足範囲検知ブロック２３でタイミング制約を満足する距離範囲を検知する。このタイミング制約を満足する距離範囲内にスペアセルが存在しない場合に、それと同種類の既使用インスタンスの中で、既使用置換セルインスタンス検知ブロック２４でスペアセルまたは接続対象に最も近い箇所に存在するインスタンスを検知し、既使用置換インスタンス置換ブロック２５でその検知したインスタンスの両端子を切り離し、スペアセルの代わりに使用する。基準端子座標再設定ブロック２６で、切り離された端子箇所（空いた回路部分）を置き換え対象として接続対象を再設定し、各処理を一または複数回繰り返す。 （もっと読む）

半導体レイアウトの修正の方法、更に、半導体レイアウトの修正のためのシステム及びコンピュータプログラム製品を提供する。本発明は、半導体レイアウトの修正の方法を提供する。レイアウトは、コーナ及びエッジを有する半導体材料のオブジェクトを含む。本方法は、隣接するエッジ及び／又はコーナの間の関係を示す近接性と、どの境界内で近接性が有効であるかの修正に対する境界を定めるトリガと、半導体レイアウトに対する物理的要件を表す設計規則との組を受け取る段階（６１）を含む。本方法は、更に、受け取った近接性、トリガ、及び設計規則に基づいて、制約の組における各制約が近接性を変更することなく内部で半導体レイアウトを修正することができる限界を定める１組の制約を発生させる段階（６２）を含む。次に、修正された半導体レイアウトを得るための制約の組が解かれる（６３）。 （もっと読む）

【課題】半導体集積回路内のトランジスタの素子分離領域からの応力による特性バラツキを抑制することにある。
【解決手段】半導体集積回路１は、ゲートと拡散層から形成されるトランジスタを含むセルを複数具備する。複数のセルのそれぞれは、ゲートに垂直な第１方向（Ｘ方向）に隣接して設けられ、複数のセルの全てにおいて、セル枠と、セル枠に対し第１方向に最も近いセル内の拡散層との距離は、等しい。 （もっと読む）

【課題】チップ内で隣接していない電源分離領域相互間で信号の伝達が行われる場合であっても内部回路をＥＳＤから保護する。
【解決手段】共通グランド電位放電線１１と、通常動作時に電源電位供給ノードとして機能する共通電源電位放電線１２と、複数の電源ノード１３、１４と、複数の電源ノード及び共通電源電位放電線と共通グランド電位放電線との間に接続された複数の第１の静電保護回路２１〜２３と、複数の各電源ノードと共通電源電位放電線との間に接続された複数の第２の静電保護回路３１、３２と、複数の電源ノードのうちいずれか１つの電源ノードに供給される電源電位によって動作する第１の回路から出力されて、複数の電源ノードのうち第１の回路が動作する電源電位が供給される電源ノードとは異なる電源ノードに供給される電源電位によって動作する第２の回路に入力される信号の伝達経路の途中に挿入され、共通電源電位放電線の電位を電源電位とするバッファ回路５１を具備する。 （もっと読む）

【課題】配線占有領域を削減し、冗長ビア配線ルール違反箇所を無くし又は削減することができるようにした半導体集積回路のレイアウト設計方法を提供する。
【解決手段】詳細配線（第１工程）で冗長ビア配線ルール違反が発生した場合、セルの向きを変更して冗長ビア配線ルール違反箇所を解消する配線修正を行うための準備（第２工程〜第１２工程）を行い、その後、セルの向きを変更して配線修正を行い（第１３〜第１５工程）、経路更新を行う（第１６工程）工程を用意する。 （もっと読む）

集積回路レイアウトにおいて、レイアウトによって誘起される閾値電圧の変動を自動的に推定する方法。前記方法は、解析のために前記レイアウト内の拡散領域を選択する工程で始まる。続いて、システムが、選択された領域のＳｉ／ＳＴＩエッジと、チャネル領域と、前記チャネル領域に結合するゲート／Ｓｉエッジを特定する。次に、特定されたチャネル領域夫々における閾値電圧の変動を特定する。この工程には、縦方向の効果による閾値電圧変動を計算する工程と、横方向の効果による閾値電圧変動を計算する工程と、縦方向と横方向の変動を組み合わせて全体の変動を計算する工程が必要である。最後に、個々のチャネルにおける変動を組み合わせることにより変動の合計が決定される。
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【課題】スタンダードセルを用いた半導体集積回路設計において、電源ノイズ抑制効果を有し、電源安定化の実現が可能な半導体集積回路を提供する。
【解決手段】２つの基準となる電位を持ち、第１又は第２の電位を供給するための電源配線上のいずれか一方に電位固定された拡散領域とゲート電極の部分要素とを持つスタンダードセル６０４，６０５を２個１組で隣接して配置することで、ノイズ抑制及び電源安定化のための電源容量を形成する。 （もっと読む）

ＭＯＳＦＥＴ集積回路における、プロセスによって誘起される閾値電圧及び駆動電流の変動を自動的に補償する方法。前記方法の第１ステップは、アレイから解析対象のトランジスタを選択することである。前記方法は、アレイの複数のトランジスタに対して所望のループ処理を行う。次に、選択されたトランジスタの設計を解析する。この解析においては、近隣のレイアウトによって誘起される閾値電圧の変動を決定する工程と、近隣のレイアウトによって誘起される駆動電流の変動を決定する工程とが含まれる。前記方法は、次に、トランジスタのゲート長を変更することにより、何れかの決定された変動に対して補償を行う。前記方法には、更に、コンタクトの間隔を変更することにより補償が不十分な点を特定する工程を含めることができる。
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【課題】トランジスタの微細化が進んでも、簡単な手法でトランジスタの動作速度を向上できる半導体集積回路を提案する。
【解決手段】この半導体集積回路１は、複数のトランジスタ３と、複数のトランジスタ３の各々を区分けする素子間分離絶縁膜５と、素子間分離絶縁膜５上に配置されたダミーゲート７とを備え、少なくとも一部のＰＭＯＳトランジスタ３ｐのソースドレイン領域３ｃにおける通電方向端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｐ上には、ダミーゲート７が配置され、少なくとも一部のＮＭＯＳトランジスタ３ｎのソースドレイン領域３ｃにおける通電方向端部に隣接する、素子間分離絶縁膜５のエッジ部分５ｎ上には、ダミーゲート７が配置されない様にしたものである。 （もっと読む）

【課題】位置変更する作業が必要なく、インスタンスに配置位置情報を付与する必要がなく、設計期間が短縮できる半導体レイアウト装置を提供する。
【解決手段】半導体レイアウト装置が、回路図全体の寸法値の情報である回路図全体寸法情報と、レイアウト図全体の寸法値の情報であるレイアウト図全体寸法情報とから、回路図全体寸法情報とレイアウト図全体寸法情報との比を算出し、回路図における回路の配置座標の情報である回路図配置座標情報に算出した比を乗算することにより、レイアウト図上における回路の仮の配置座標の情報である仮レイアウト図配置座標情報を算出し、回路図配置座標情報で示される回路の配置座標において近傍にある回路を同一回路グループとして検出し、同一回路グループに含まれる回路がレイアウト図上で接するように、仮レイアウト図配置座標情報を更新することによりレイアウト図を生成する。 （もっと読む）

【課題】消費電力及びクロックスキューが小さく、かつ大規模な半導体集積回路においてもクロック信号を供給するクロック駆動セルの負荷容量が小さいクロック分配回路を備えた半導体集積回路を提供する。
【解決手段】機能ブロック100を複数領域に分け、各領域に第１の方向に配線されたクロック基幹配線(11等)と、第１の方向と直交する第２の方向に配線され、クロック基幹配線と電気的に接続された複数のクロック支線配線からなるクロック支線配線群(12等)と、クロック基幹配線に電気的に接続されたクロック駆動セル(13等)と、クロック基幹配線又はクロック支線配線群と電気的に接続された複数のクロック同期セルからなるクロック同期セル群(14等)とを設ける。各クロック支線配線群同士は電気的に分離し、クロック駆動セルのみで、接続されたクロック基幹配線と、そのクロック基幹配線と接続されたクロック支線配線群を駆動する。 （もっと読む）

【課題】素子分離によるＭＯＳトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することが可能な半導体集積回路を提供する。
【解決手段】標準セルは、第１の拡散領域と第１のゲート電極とを有するｐ型ＭＯＳトランジスタと、第２の拡散領域と第２のゲート電極とを有し、ｐ型ＭＯＳトランジスタとの間に素子分離するためのＳＴＩが第１の境界線と略平行に介在するｎ型ＭＯＳトランジスタと、第２の境界線上にｐ型ＭＯＳトランジスタの第１の拡散領域に隣接して配置された第３のゲート電極を有し、オフするように第３のゲート電極が電源配線に接続されたダミーｐ型ＭＯＳトランジスタと、第２の境界線上にｎ型ＭＯＳトランジスタの第２の拡散領域に隣接して配置された第４のゲート電極を有し、オフするように第４のゲート電極がグランド配線に接続されたダミーｎ型ＭＯＳトランジスタと、を備える。 （もっと読む）