ＦＥＴスイッチ
【課題】１入力多出力スイッチおよび多入力１出力スイッチとして、広帯域化ならびに小型化・低コスト化が可能なＦＥＴスイッチを提供する。
【解決手段】第１の端子とｎ個(ｎ:正整数、図１の場合ｎ＝４)の第２の端子との間の切替制御を行うＳＰｎＴスイッチとして、第１の端子と接続した配線２１０を分岐点Ａにてｎ分岐した配線２１１〜２１４に、それぞれ、ｎ個のＦＥＴ４１〜４４のソースまたはドレインを接続し、ｎ個のＦＥＴ４１〜４４のドレインまたはソースには、それぞれ、配線２２１〜２２４を介して第２の端子を接続するとともに、少なくとも、配線２１１〜２１４を、それぞれ、直線で形成し、かつ、それぞれの長さを互いに等しくする。
【解決手段】第１の端子とｎ個(ｎ:正整数、図１の場合ｎ＝４)の第２の端子との間の切替制御を行うＳＰｎＴスイッチとして、第１の端子と接続した配線２１０を分岐点Ａにてｎ分岐した配線２１１〜２１４に、それぞれ、ｎ個のＦＥＴ４１〜４４のソースまたはドレインを接続し、ｎ個のＦＥＴ４１〜４４のドレインまたはソースには、それぞれ、配線２２１〜２２４を介して第２の端子を接続するとともに、少なくとも、配線２１１〜２１４を、それぞれ、直線で形成し、かつ、それぞれの長さを互いに等しくする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴ（Field Effect Transistor：電界効果トランジスタ)スイッチに関し、特に、無線通信や広帯域データ伝送などに好適な高周波用のＦＥＴスイッチに関する。主として、ＦＥＴをオン／オフすることにより信号経路を切り替える１入力多出力スイッチおよび多入力１出力スイッチに関わる。
【背景技術】
【０００２】
近年、携帯電話や無線ＬＡＮなど、複数種類の無線通信方式が実用化され、数多くのユーザに利用されるようになってきた。したがって、各ユーザがこれらの個別の方式毎に異なる複数の無線端末を保有するのではなく、１つの無線端末で複数種類の無線通信方式をサポートすることができる、いわゆるマルチモード／マルチバンド端末の実現が強く求められている。マルチモード／マルチバンド端末では、基本的に、各無線通信方式(各無線周波数帯)に対応した複数のアンテナを備え、無線信号の送受信を行うアンテナをスイッチによって切り替える構成となる。したがって、これらのマルチモード／マルチバンド端末を実現する上で、スイッチの多ポート化が必要不可欠となっている。
【０００３】
無線端末用のスイッチ素子としては、従来より、消費電力がほとんどゼロで小型かつモノリシック集積化が容易なＦＥＴスイッチが多用されている。これらのＦＥＴスイッチを用いて、１入力ｎ出力（またはｎ入力１出力。ｎ：正整数)のSingle‐Pole ｎ‐Throw(ＳＰｎＴ:単極ｎ投)スイッチを構成するためには、ｎ個の１入力１出力のSingle‐Pole Single‐Throw(ＳＰＳＴ：単極単投)スイッチを並列に配置することが必要である。
【０００４】
しかしながら、ｎ個のＳＰＳＴスイッチを単位スイッチとして並列配置する構成では、例えば、ポート数ｎが増大すればするほど、１つの入力がｎ個に分岐する分岐点から各ＳＰＳＴスイッチまでの配線長が長くならざるを得ないという問題点が生じる。
【０００５】
ＳＰｎＴスイッチにおいては、ｎ個のＳＰＳＴスイッチのうち、いずれか１つのＳＰＳＴスイッチをＯＮにし、残りの(ｎ−１)個のＳＰＳＴスイッチがＯＦＦになるように制御される。したがって、例えば、Single‐Pole ８‐Throw(ＳＰ８Ｔ：単極８投)スイッチにおいては、図１４に示すような制御が行われる。図１４は、従来のＳＰ８Ｔスイッチの接続構成を示す回路図であり、１個の共通端子からの配線は、分岐点Ａで８分岐して、８本の配線を介して８個のＳＰＳＴスイッチ９１〜９８に接続されている。図１４に示すように、ＳＰ８Ｔスイッチにおいては、例えば、ＳＰＳＴスイッチ９１をＯＮにし、残りの７個のＳＰＳＴスイッチ９２〜９８がＯＦＦになるように制御される。この結果、分岐点Ａ点から見たＯＦＦ状態のＳＰＳＴスイッチ９２〜９８までの７本の配線は、オープンスタブとして動作する。このため、スイッチの反射損失が劣化し、動作帯域を減少する要因となる。
【０００６】
図１５は、図１４のＳＰ８Ｔスイッチにおける信号特性のシミュレーション結果を示す特性図であり、入力の分岐点Ａから各ＳＰＳＴスイッチヘ接続される配線の電気長をパラメータとした時の反射損失のシミュレーション結果を示している。
【０００７】
図１５のシミュレーションでは、スイッチの開閉が理想的な条件(ＯＮ時にショート、ＯＦＦ時にオープンとなる条件)で行われるものとしているが、分岐点ＡからＳＰＳＴスイッチヘの配線の電気長が増加していくほど、反射損失は劣化してしまい、周波数ｆを所望の基準周波数ｆ０に設定した場合において、反射損失を−１０ｄＢ以下に確保しようとすると、実効電気長を５度以下にすることが必要であることが分かる。実際のスイッチでは、ＦＥＴのＯＦＦ容量の影響などにより、より劣化が顕著になる。
【０００８】
ＧａＡｓ等の半導体基板上の配線においては、ＳＰＳＴスイッチヘの配線の実効電気長５度は、周波数１０ＧＨｚで約１８０μｍ、４０ＧＨｚで約４５μｍと極めて短い物理長であるため、物理サイズが有限であるＦＥＴを複数個用いて多ポートの広帯域スイッチを実現することは非常に困難である。特に、スイッチの広帯域動作に有効なＧａＡｓ等の化合物半導体ＦＥＴを使用する場合、ゲートの加工方位が限定されるため、より一層、配線長を等長かつ短く配置することが困難になる。これは、例えば、［１００］面の結晶面方位を有するＧａＡｓウェハ上に高性能なＦＥＴを形成することができるゲート方位が、オリフラ（Orientation Flat）に対して水平な[０１１]等の方位に限られることや、特性の等しいＦＥＴを形成することができるゲート方位がオリフラに対して４５°の[０１０]、[００１]に限定されることなどに起因している。
【０００９】
かくのごとき問題点を緩和することができる従来技術として、図１６に示すような、下記の非特許文献１に記されたＳＰ８Ｔスイッチの構成例がある。図１６は、従来のＳＰ８Ｔスイッチの図１４とは異なる構成を示す回路図である。
【００１０】
図１６のＳＰ８Ｔスイッチの構成においては、第１段目のＳＰＳＴスイッチ１０１、１０２、第２段目のＳＰＳＴスイッチ１０１１、１０１２、１０２１、１０２２、第３段目のＳＰＳＴスイッチ１０１１１、１０１１２、１０１２１、１０１２２、１０２１１、１０２１２、１０２２１、１０２２２のように、複数のＳＰＳＴスイッチを第１段目、第２段目、第３段目と階層的に接続したいわゆるトーナメント型の多段構成としている。かくのごとく多段構成にすることにより、オープンスタブ長を短くすることができるため、スイッチの広帯域動作を図ることが期待できる。
【００１１】
しかしながら、一方では、図１６のようなトーナメント型のスイッチ構成では、多段構成化によるスイッチの大型化、制御端子数の増加および挿入損失の増大という問題点が生じてしまう。スイッチの大型化は、集積回路の占有面積が増大することによる製造コストの増加を招くばかりではなく、ＳＰ８Ｔスイッチ等のＳＰｎＴスイッチをさらに複数個用いて構成する多端子のスイッチマトリクスの小型化・低コスト化を阻害する要因にもなってしまう。
【００１２】
その一方で、図１４のＳＰ８Ｔスイッチの接続構成において、接続配線長を短く保ったままで、ポート数を増大し続けることは、前述のように、ＦＥＴの物理サイズなどにより限界があるため、広帯域特性と低損失特性とを両立させることが可能な多ポートスイッチの実現は非常に困難であった。
【非特許文献１】MANFRED J.SCHINDLER，MEMBER，IEEE，MARY ELLEN MILLER，AND KEITH M.SIMON，“DC-20 GHz N×M Passive Switches”，IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES，VOL.３６，N0.１２，DECEMBER １９８８，pp．１６０４‐１６１３
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前述したように、従来のＦＥＴスイッチにおいては、スイッチのポート数を増大させるにつれて、スイッチの広帯域動作が困難になるとともに、回路の小型化・低コスト化を図ることも困難になるという問題点があった。
【００１４】
本発明は、かかる課題に鑑みてなされたものであり、ＳＰｎＴ（単極ｎ投。ｎ：正整数）スイッチの広帯域化ならびに小型化・低コスト化を実現し、該ＳＰｎＴスイッチを用いることによって、多ポートスイッチとしての広帯域化ならびに小型化・低コスト化を実現することが可能なＦＥＴスイッチを提供することに、その目的がある。
【課題を解決するための手段】
【００１５】
本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。
【００１６】
第１の技術手段は、基板に、１個の第１の端子と、ｎ個(ｎ:正整数)の第２の端子と、ｎ個の第１のＦＥＴと、１本の第１の配線と、ｎ本の第２の配線と、ｎ本の第３の配線とを備えてなるＦＥＴスイッチであって、前記第１の配線の一端は、前記第１の端子に接続され、他の一端は、ｎ本の前記第２の配線の互いに接続された一端に接続され、ｎ本の前記第２の配線の他の一端は、それぞれ、ｎ個の前記第１のＦＥＴのソースまたはドレインに接続され、ｎ個の前記第１のＦＥＴのドレインまたはソースは、それぞれ、ｎ本の前記第３の配線の一端に接続され、ｎ本の前記第３の配線の他の一端は、それぞれ、ｎ個の前記第２の端子に接続され、ｎ本の前記第２の配線は、それぞれ、直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とする。
【００１７】
第２の技術手段は、前記第１の技術手段に記載のＦＥＴスイッチにおいて、ｎ本の前記第２の配線の実効電気長が、それぞれ、あらかじめ定めた所望の動作周波数において、５度以下であることを特徴とする。
【００１８】
第３の技術手段は、前記第１または第２の技術手段に記載のＦＥＴスイッチにおいて、ｎ個の前記第１のＦＥＴのゲートフィンガは、それぞれ、１本であることを特徴とする。
【００１９】
第４の技術手段は、前記第１乃至第３の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ個の前記第１のＦＥＴのゲート幅は、それぞれ、ｎ本の前記第２の配線の長さ以下であることを特徴とする。
【００２０】
第５の技術手段は、前記第１乃至第４の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ個の前記第１のＦＥＴのゲートにそれぞれ接続されるｎ個の第１の抵抗を備え、ｎ個の前記第１の抵抗は、それぞれが接続される前記第１のＦＥＴの近傍、あるいは、当該第１のＦＥＴと隣接の前記第１のＦＥＴとの間に配置されてなることを特徴とする。
【００２１】
第６の技術手段は、前記第１乃至第５の技術手段のいずれかに記載のＦＥＴスイッチにおいて、さらに、ｎ個の第２のＦＥＴを備え、ｎ個の前記第２のＦＥＴのソースまたはドレインは接地され、ｎ個の前記第２のＦＥＴのドレインまたはソースは、それぞれ、ｎ個の前記第１のＦＥＴのドレインまたはソースに直接接合されてなることを特徴とする。
【００２２】
第７の技術手段は、前記第６の技術手段に記載のＦＥＴスイッチにおいて、さらに、ｎ本の第４の配線を備え、ｎ個の前記第２のＦＥＴのドレインまたはソースは、ｎ個の前記第１のＦＥＴのドレインまたはソースに、それぞれ直接接合されることに代わり、ｎ本の前記第４の配線を介して、それぞれ接続されてなることを特徴とする。
【００２３】
第８の技術手段は、前記第７の技術手段に記載のＦＥＴスイッチにおいて、ｎ本の前記第４の配線は、それぞれ直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とする。
【００２４】
第９の技術手段は、前記第６乃至第８の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ個の前記第２のＦＥＴのゲートにそれぞれ接続される第２のｎ個の抵抗を備え、ｎ個の前記第２の抵抗は、それぞれが接続される前記第２のＦＥＴの近傍、あるいは、当該第２のＦＥＴと隣接の前記第１のＦＥＴまたは前記第２のＦＥＴとの間に配置されてなることを特徴とする。
【００２５】
第１０の技術手段は、前記第１乃至第９の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ個の前記第１のＦＥＴのゲート方位、あるいは、ｎ個の前記第１のＦＥＴおよびｎ個の第２のＦＥＴのゲート方位が、互いに平行であるか、あるいは、９０°の位置関係であることを特徴とする。
【００２６】
第１１の技術手段は、前記第１乃至第１０の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ個の前記第１のＦＥＴまたはｎ個の前記第１のＦＥＴおよびｎ個の前記第２のＦＥＴと、ｎ本の前記第２の配線とを少なくとも含み、前記第１の端子および前記第１の配線を除く各構成要素を、第１組と第２組として２組備え、前記第１組と前記第２組とのそれぞれに属する各構成要素が、前記基板の互いに対称な位置に配置されてなることを特徴とする。
【００２７】
第１２の技術手段は、前記第１乃至第１１の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ本の前記第２の配線が存在する領域の前記基板には、１層以上の誘電体層が積層され、当該領域において、前記第２の配線と接地導体とが、前記基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成されてなることを特徴とする。
【００２８】
第１３の技術手段は、前記第１乃至第１２の技術手段のいずれかに記載のＦＥＴスイッチにおいて、前記第１の配線およびｎ本の前記第２の配線が存在する領域の前記基板には、順に１層以上の誘電体層、接地導体、１層以上の誘電体層が積層され、当該領域において、前記第１の配線とｎ本の前記第２の配線とは、前記接地導体が形成されていない前記基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの異なる層上に形成され、前記第１の配線の他の一端と前記第２の配線の互いに接続された一端とは、第１のスルーホールを介して接続されてなることを特徴とする。
【００２９】
第１４の技術手段は、前記第１２または第１３の技術手段に記載のＦＥＴスイッチにおいて、ｎ本の前記第２の配線の他の一端とｎ個の前記第１のＦＥＴのソースまたはドレインとが、直接または第２のスルーホールを介して接続されてなることを特徴とする。
【００３０】
第１５の技術手段は、前記第１乃至第１４の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ本の前記第３の配線が存在する領域の前記基板には、１層以上の誘電体層および／または接地導体が積層され、当該領域において、ｎ本の前記第３の配線の一端とｎ個の前記第１のＦＥＴのドレインまたはソースとは、直接または第３のスルーホールを介して接続されてなることを特徴とする。
【００３１】
第１６の技術手段は、前記第１３乃至第１５の技術手段のいずれかに記載のＦＥＴスイッチにおいて、前記第１のスルーホールおよび／または前記第２のスルーホールおよび／または前記第３のスルーホールを、順次積層された前記接地導体を介して設置する場合、当該接地導体の一部の領域に、前記第１のスルーホールおよび／または前記第２のスルーホールおよび／または前記第３のスルーホールを、当該接地導体と接触することなく、通過させる間隙を設けてなることを特徴とする。
【００３２】
第１７の技術手段は、前記第１乃至第１６の技術手段のいずれかに記載のＦＥＴスイッチにおいて、前記第１のＦＥＴまたは前記第１のＦＥＴ、前記第２のＦＥＴの配置領域と、前記第２の配線の配置領域とを除く領域に接地導体が積層される層を設け、さらに、当該接地導体上および／または当該接地導体下に、１層以上の誘電体層を備え、前記第１の配線と前記第３の配線とを、前記基板上あるいは前記接地導体が積層された層と異なる層上に配置してなることを特徴とする。
【００３３】
第１８の技術手段は、前記第１乃至第１７の技術手段のいずれかに記載のＦＥＴスイッチにおいて、前記第１の配線、前記第２の配線のうち、一部または全ての配線の特性インピーダンスを、当該ＦＥＴスイッチの入出力インピーダンスよりも高くすることを特徴とする。
【００３４】
第１９の技術手段は、前記第１乃至第１８の技術手段のいずれかに記載のＦＥＴスイッチを(ｎ＋１)個（ｎ：正整数）備え、(ｎ＋１)個の前記ＦＥＴスイッチの前記第２の端子の個数が、それぞれ、ｎ、ｎ１、ｎ２、ｎ３、…、ｎｎ個（ｎ、ｎ１、ｎ２、ｎ３、…、ｎｎ：それぞれのすべてが同一の正整数またはそれぞれの一部が同一の正整数またはそれぞれのすべてが異なる正整数）であって、(ｎ＋１)個の前記ＦＥＴスイッチのうち、ｎ個の前記第２の端子を有する前記ＦＥＴスイッチを第１のＦＥＴスイッチとして、当該第１のＦＥＴスイッチの前記第１の端子を共通の新たな第１の端子とし、当該第１のＦＥＴスイッチのｎ個の前記第２の端子に、それぞれ、残りのｎ個の前記ＦＥＴスイッチの前記第１の端子を接続し、残りのｎ個の前記ＦＥＴスイッチのそれぞれｎ１、ｎ２、ｎ３、…、ｎｎ個の前記第２の端子を、合計（ｎ１＋ｎ２＋ｎ３＋…＋ｎｎ）個の新たな第２の端子とすることにより、ＳＰ（ｎ１＋ｎ２＋ｎ３＋…＋ｎｎ）Ｔスイッチとして構成することを特徴とする。
【発明の効果】
【００３５】
本発明に係わるＦＥＴスイッチによれば、ｎ個（ｎ：正整数）のＦＥＴからなる各ＳＰＳＴスイッチ（単極単投）スイッチを共通接続点(つまり、各ＳＰＳＴスイッチからのｎ本の配線の端部を互いに接続する接続点)に接続して構成したＳＰｎＴスイッチにおいて、各ＳＰＳＴスイッチから共通接続点までのｎ本の配線を最短かつ等長にすることが可能なレイアウト構成を実現しているので、以下のごとき効果を奏することができる。
【００３６】
すなわち、ｎ個のＦＥＴからなる各ＳＰＳＴスイッチから共通接続点までの距離を最短かつ等長とすることにより、ポート間特性を均一にすることができることに加えて、スイッチのＯＮ／ＯＦＦ動作時に、共通接続点からＯＦＦ状態の各ＳＰＳＴスイッチまでの配線によって生じるオープンスタブの影響を大幅に低減することができる。したがって、ＦＥＴスイッチの広帯域動作を実現することができる上に、多ポートスイッチとしての小型化・低コスト化も図ることができる。
【発明を実施するための最良の形態】
【００３７】
以下に、本発明に係わるＦＥＴスイッチの最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００３８】
［本発明の特徴］
本発明の実施形態の説明に先立って、本発明の特徴についてその概要を簡潔にまず説明する。本発明は、複数のＦＥＴ（Field Effect Transistor：電界効果トランジスタ)を各ＳＰＳＴスイッチとして用いてＳＰｎＴ（ｎ：正整数）スイッチを構成するＦＥＴスイッチにおいて、各ＳＰＳＴスイッチから共通接続点(つまり各ＳＰＳＴスイッチからの複数の配線の端部を互いに接続する接続点)までの複数の配線それぞれの長さが最短かつ等長となるように、各ＳＰＳＴスイッチを構成するＦＥＴが配置されることを特徴とするものであり、ＦＥＴスイッチの広帯域化、多ポートスイッチとしての小型化・低コスト化を実現している。
【００３９】
［第１の実施の形態］
まず、本発明の第１の実施の形態に係わるＦＥＴスイッチについて、まず、図１を用いて説明する。図１は、本発明の第１の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔ（Single‐Pole ４‐Throw：単極４投）スイッチのパタンレイアウトを示すレイアウト図である。
【００４０】
図１のＳＰ４Ｔスイッチに示すように、例えばＧａＡｓ等からなる半導体の基板の表面上に、接地導体１を積層し、１本の第１の配線である配線２１０と１個の第１の端子（図示せず）と、ｎ本(ｎ：正整数。図１の場合、ｎ＝４)の第２の配線である配線２１１〜２１４と、ｎ個のＳＰＳＴスイッチを形成するためのｎ個の第１のＦＥＴであるＦＥＴ４１〜４４と、ｎ本の第３の配線である配線２２１〜２２４とｎ個の第２の端子（図示せず）と、を備えることにより、全体として、ＳＰｎＴスイッチ（つまり、図１の場合、ＳＰ４Ｔスイッチ）を構成している。
【００４１】
ここで、ｎ本(図１の場合、ｎ＝４)の第２の配線である配線２１１〜２１４は、一端が互いに接続された配線であり、互いに接続された一端が、分岐点Ａ（つまり、ｎ本の第２の配線が１本になる共通接続点）を形成し、他の一端は、それぞれ、ｎ個（ｎ＝４)の第１のＦＥＴであるＦＥＴ４１〜４４に接続されている。
【００４２】
図１に示すＳＰ４Ｔスイッチでは、第１の端子を構成する１個の共通端子(図示せず)からの第１の配線である配線２１０が、分岐点Ａにおいて、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４にｎ分岐され、ｎ本の配線２１１〜２１４を介して、ｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４のソース（またはドレイン）にそれぞれ接続される。また、ｎ個（ｎ＝４）のＦＥＴ４１〜４４のドレイン（またはソース）は、ｎ本（ｎ＝４）の第３の配線である配線２２１〜２２４にそれぞれ接続され、ｎ個（ｎ＝４）の第２の端子を構成する個別の端子(図示せず)に接続されている。
【００４３】
したがって、１個の第１の端子である共通端子(図示せず)に接続された分岐点Ａを、第１のＦＥＴであるＦＥＴ４１〜４４からなるｎ個（ｎ＝４）の各ＳＰＳＴスイッチの共通端子として見ると、４個のＳＰＳＴスイッチからなるSingle‐Pole ４‐Throw(ＳＰ４Ｔ)スイッチを形成している。このように、分岐点Ａは、第１のＦＥＴであるＦＥＴ４１〜４４からなるｎ個（ｎ＝４）の各ＳＰＳＴスイッチから見ると、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４が１本になる共通接続点でもある。
【００４４】
ここで、４個の第１のＦＥＴであるＦＥＴ４１〜４４は、それぞれ、ゲートフィンガ１本で構成され、かつ、図１に示すように、同一の方向に形成されており、ＦＥＴ４１〜４４のそれぞれのゲートは、互いに平行になるように配置される。
【００４５】
また、１本の第１の配線である配線２１０、ｎ本（ｎ＝４）の第３の配線である配線２２１〜２２４は、いずれも、ギャップを挟んだ接地導体１とともに半導体の基板上に形成されたコプレーナ線路であり、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４も含めて多層配線プロセス等の複雑な製造プロセスは必要ではなく、極めて一般的な半導体集積回路における配線プロセスで比較的低コストに実現することができるものである。なお、分離された接地導体１間は、コプレーナ線路に不要モードが励起されないように、エアブリッジやワイヤなどを用いて接続される(図示せず)。
【００４６】
ｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４のゲートには、ｎ個（ｎ＝４）の第１の抵抗である抵抗５１〜５４がそれぞれ接続され、制御端子(図示せず)からそれぞれ抵抗５１〜５４を経由して各ＦＥＴのゲート制御電圧を印加することによって、配線２１０が接続される共通端子(図示せず。つまり第１の端子)と配線２２１〜２２４がそれぞれ接続される４個の個別端子(図示せず。つまり４個の第２の端子)との間の切替制御が行われる。
【００４７】
また、第１の抵抗である抵抗５１〜５４は、それぞれ、接続される各第１のＦＥＴの直近(近傍)において、あるいは、接続される各第１のＦＥＴと隣接の第１のＦＥＴとの間において、各第１のＦＥＴであるＦＥＴ４１〜４４のゲートに平行に配置され、かつ、各第１のＦＥＴであるＦＥＴ４１〜４４は、それぞれ、ゲートフィンガ１本で構成されているため、ＦＥＴ間隔を拡げることなく、制御信号間の干渉を避けることができる。ＦＥＴ間隔を狭めることは、第２の配線である配線２１１〜２１4の長さを短くすることを可能にし、後述するように、スイッチの動作帯域を拡大することに直結する。
【００４８】
図１に例示した本実施の形態のパタンレイアウトの特徴は、４個の第１のＦＥＴであるＦＥＴ４１〜４４のうち、分岐点Ａからは最も遠くに位置するＦＥＴ４１と４４とは、ＦＥＴ４２、４３と比較して図１の横方向に関して分岐点Ａ点側に近づく方向にシフトするように配置されている点にある。
【００４９】
かくのごときレイアウトを採用することにより、高性能ＦＥＴの製造などの観点から、ゲート加工方位が一般的には一方向に限定されるＦＥＴを複数個用いて多ポートスイッチを構成した場合においても、第２の配線である配線２１１〜２１４のそれぞれを等長な直線として、配線２１１〜２１４の長さを最短かつ等長にすることが可能になり、オープンスタブの影響を大幅に低減することができることに加えて、分岐点Ａから４つのＦＥＴ４１〜４４までの通過特性を揃えることができる。したがって、多ポートスイッチの広帯域化に加えて、ポート間特性の均一化も図ることができる。
【００５０】
なお、第１の端子である共通端子とｎ個（図１の場合、ｎ＝４）の第２の端子である個別端子それぞれとの間の伝送特性を均一にするために、ｎ個の第２の端子とｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４との間を接続する第３の配線である配線２２１〜２２４それぞれの長さについても、互いに等しく形成することが好ましい。
【００５１】
次に、図１のＳＰ４Ｔスイッチとは異なるＳＰ４Ｔスイッチのパタンレイアウトについて図２を用いて説明する。図２は、本発明の第１の実施の形態に係わるＦＥＴスイッチの図１の場合とは異なるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【００５２】
図２に示すＳＰ４Ｔスイッチは、図１に示したＳＰ４Ｔスイッチの場合と異なり、接地導体(図示せず)を、ＧａＡｓ等の半導体の基板７の表面側ではなく、裏面側に備えることによって、基板７の表面に配置される配線２１０、２１１〜２１４、２２１〜２２４は、いずれも、基板７の裏面をグランドとするマイクロストリップ線路となっている。
【００５３】
ここで、マイクロストリップ線路の特性インピーダンスは、基板７の厚さ、誘電率および配線幅等によって決定される。グランド面を裏面に備えた基板７を薄くすればするほど、隣接線路間の相互干渉を抑制し、かつ、線路幅を狭めることができるため、図２のＳＰ４Ｔスイッチのごときパタンレイアウトを採用する場合についても、図１に例示した実施の形態の場合と同様に、多ポートスイッチの小型化および広帯域化を図ることができる。
【００５４】
なお、図２の場合においても、図１の場合と同様、ｎ本（図２の場合、ｎ＝４）の第２の配線である配線２１１〜２１４のそれぞれを等長な直線として、配線２１１〜２１４の長さを最短かつ等長にするとともに、第１の端子である共通端子とｎ個（ｎ＝４）の第２の端子である個別端子のそれぞれとの間の伝送特性を均一にするために、ｎ本（ｎ＝４）の第３の配線である配線２２１〜２２４それぞれの長さについても、互いに等しく形成することが好ましい。
【００５５】
次に、図１、図２のＳＰ４Ｔスイッチとは異なるＳＰ４Ｔスイッチのパタンレイアウトについて図３を用いて説明する。図３は、本発明の第１の実施の形態に係わるＦＥＴスイッチの図１、図２の場合とは異なるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。なお、図３には、第１のＦＥＴであるＦＥＴ４１〜４４のゲートのそれぞれに接続されるべき第１の抵抗である抵抗５１〜５４を図示していない。
【００５６】
図３のＳＰ４Ｔスイッチと図１に示したＳＰ４Ｔスイッチとの相違は、ｎ個（図３の場合、ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４の互いの位置関係が異なっていること、分岐点Ａにおいてｎ分岐している第２の配線である配線２１１〜２１４の互いの位置関係が異なっていること、および、第１のＦＥＴであるＦＥＴ４１〜４４のゲート幅が、それぞれ、第２の配線である配線２１１〜２１４の長さよりも短くなっていることにある。
【００５７】
つまり、図３のＳＰ４Ｔスイッチは、図１に示したＳＰ４Ｔスイッチの場合と異なり、ｎ個（図３の場合、ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４の互いの配置について、第１のＦＥＴを４つのグループに分割し、それぞれのグループに属する各第１のＦＥＴのゲート方位を９０°ずつ順次回転させた位置関係としている。
【００５８】
例えば、図３の場合のＦＥＴ４１〜４４のように、第１のＦＥＴの個数ｎが４個の場合、１個ずつの第１のＦＥＴが属する４つのグループに分割し、それぞれのグループを単位として各第１のＦＥＴのゲート方位が９０°ずつ順次回転する位置関係になっている。この結果、４個の第１のＦＥＴであるＦＥＴ４１〜４４のうち、第１、第３グループのＦＥＴ４１、４３のゲート方位、第２、第４グループのＦＥＴ４２、４４のゲート方位が、それぞれ平行であり、かつ、ＦＥＴ４１、４３とＦＥＴ４２、４４とのゲート方位が、９０°の位置関係になっている。
【００５９】
また、図１に示したＳＰ４Ｔスイッチの場合と異なり、第１の配線である配線２１０が、分岐点Ａにおいて、ｎ個（図３の場合、ｎ＝４）のＦＥＴ４１〜４４のゲート方位に合せて９０°ずつ順次回転させた方向に向かって、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４として、ｎ分岐され、ｎ本の配線２１１〜２１４を介して、ｎ個（ｎ＝４）のＦＥＴ４１〜４４のソース（またはドレイン）にそれぞれ接続されている。
【００６０】
例えば、第１のＦＥＴの個数ｎが４個の図３の場合、第１の配線である配線２１０が、分岐点Ａにおいて、９０°ずつ順次回転させた４個のＦＥＴ４１〜４４のゲート方位に合せて、互いに９０°の位置関係で４本の第２の配線である配線２１１〜２１４として４分岐され、４個の第１のＦＥＴであるＦＥＴ４１〜４４のソース（またはドレイン）にそれぞれ接続されている。
【００６１】
なお、４本の第３の配線である配線２２１〜２２４についても、９０°ずつ順次回転させた４個の第１のＦＥＴであるＦＥＴ４１〜４４のゲート方位に合せて配置されている４個の第２の端子（図示せず）と直線で接続されることにより、各第１のＦＥＴと各第２の端子との間が最短かつ等長で接続される。
【００６２】
さらに、図１に示したＳＰ４Ｔスイッチの場合と異なり、前述のように、ｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４のゲート幅が、それぞれ、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の長さより短くなっている。
【００６３】
ここで、前述のような第１のＦＥＴの配置は、例えば、ＧａＡｓウェハ上に、オリフラ（Orientation Flat）に対して４５°である[０１０]、[００１]の結晶面方位に特性の等しいＦＥＴを形成することができることを利用することによって、実現することができる。
【００６４】
図３のごとき構成により、より一層、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の長さを短くすることができるため、ポート間の特性が高いレベルで均一なスイッチの動作帯城を、より一層拡大することができる。
【００６５】
また、ここで、第１の配線である配線２１０、ｎ本（ｎ＝４）の第２の配線である２１１〜２１４、ｎ本（ｎ＝４）の第３の配線である２２１〜２２４は、いずれも、ギャップを挟んだ接地導体１１〜１５とともに、半導体の基板上に形成されたコプレーナ線路であり、多層配線プロセス等の複雑な製造プロセスは必要ではなく、極めて一般的な半導体集積回路における配線プロセスで比較的低コストに実現することができるものである。なお、分離された接地導体１１〜１５間は、コプレーナ線路に不要モードが励起されないように、エアブリッジやワイヤなどを用いて接続される(図示せず)。
【００６６】
図３のような構成を採用することにより、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４についても、高周波特性の良好な伝送線路にすることができるため、さらなる動作帯城の拡大が可能である。また、ｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４のゲート幅を、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の長さよりも短くしていることにより、ｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４のＯＦＦ時には、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４とともにオープンスタブに見えてしまう第１のＦＥＴであるＦＥＴ４１〜４４の物理長の影響を大幅に低減することができ、ＦＥＴスイッチの動作帯城をさらに拡大することができる。
【００６７】
例えば、電子輸送特性の優れたＩｎＧａＡｓチャネル層を有するHigh Electron Mobility Transistor(ＨＥＭＴ)などを第１のＦＥＴ用として適用することによって、短いゲート幅であっても、ＯＮ抵抗を低減することができるため、挿入損失の低減と広帯域動作とを両立させることも容易に可能である。
【００６８】
次に、図１〜図３のＳＰ４Ｔスイッチとは異なるＳＰ６Ｔスイッチのパタンレイアウトについて図４を用いて説明する。図４は、本発明の第１の実施の形態に係わるＦＥＴスイッチの図１〜図３の場合とは異なるSingle‐Pole ６‐Throw(ＳＰ６Ｔ)スイッチのパタンレイアウトを示すレイアウト図である。
【００６９】
図４に示すＳＰ６Ｔスイッチは、図１のＳＰ４Ｔスイッチと比較して、第１の配線である配線２１０の方向とｎ個（図４の場合、ｎ＝６）の第１のＦＥＴであるＦＥＴ４１〜４６のゲート方向とが直角になっている点が異なっており、多ポート化を図り易い構成となっていることを除いて、以下に説明するように、図１のＳＰ４Ｔスイッチとほぼ同じ構成となっている。
【００７０】
図４のＳＰ６Ｔスイッチでは、第１の端子を構成する１個の共通端子(図示せず)からの第１の配線である配線２１０が、分岐点Ａにおいて、ｎ本（ｎ＝６）の第２の配線である配線２１１〜２１６にｎ分岐（ｎ＝６）され、ｎ本の配線２１１〜２１６を介して、ｎ個（ｎ＝６）の第１のＦＥＴであるＦＥＴ４１〜４６のソース（またはドレイン）にそれぞれ接続される。また、ｎ個（ｎ＝６）のＦＥＴ４１〜４６のドレイン(またはソース)は、ｎ本（ｎ＝６）の第３の配線である配線２２１〜２２６にそれぞれ接続され、ｎ個（ｎ＝６）の第２の端子を構成する個別の端子(図示せず)に接続されている。
【００７１】
したがって、図１の場合と同様、分岐点Ａを、第１のＦＥＴであるＦＥＴ４１〜４６からなるｎ個（ｎ＝６）の各ＳＰＳＴスイッチの共通端子として見ると、６個のＳＰＳＴスイッチからなるSingle‐Pole ６‐Throw(ＳＰ６Ｔ)スイッチを形成している。このように、分岐点Ａは、第１のＦＥＴであるＦＥＴ４１〜４６からなるｎ個（ｎ＝６）の各ＳＰＳＴスイッチから見ると、ｎ本（ｎ＝６）の第２の配線である配線２１１〜２１６が１本になる共通接続点でもある。
【００７２】
ここで、６個の第１のＦＥＴであるＦＥＴ４１〜４６は、それぞれ、ゲートフィンガ１本で構成され、かつ、図４に示すように、同一の方向に形成されており、ＦＥＴ４１〜４６のそれぞれのゲートは、互いに平行になるように配置される。
【００７３】
また、図１の場合と同様、１本の第１の配線である配線２１０、ｎ本（ｎ＝６）の第３の配線である配線２２１〜２２６は、いずれも、ギャップを挟んだ接地導体１とともに半導体の基板上に形成されたコプレーナ線路であり、ｎ本（ｎ＝６）の第２の配線である配線２１１〜２１６も含めて多層配線プロセス等の複雑な製造プロセスは必要ではなく、極めて一般的な半導体集積回路における配線プロセスで比較的低コストに実現することができるものである。なお、分離された接地導体１間は、コプレーナ線路に不要モードが励起されないように、エアブリッジやワイヤなどを用いて接続される(図示せず)。
【００７４】
ｎ個（ｎ＝６）の第１のＦＥＴであるＦＥＴ４１〜４６のゲートには、ｎ個（ｎ＝６）の第１の抵抗である抵抗５１〜５６がそれぞれ接続され、制御端子(図示せず)からそれぞれ抵抗５１〜５６を経由して各ＦＥＴのゲート制御電圧を印加することによって、配線２１０が接続される共通端子(図示せず。つまり第１の端子)と配線２２１〜２２６がそれぞれ接続される６個の個別端子(図示せず。つまり６個の第２の端子)との間の切替制御が行われる。
【００７５】
また、第１の抵抗である抵抗５１〜５６は、図１の場合と同様、それぞれ、接続される各第１のＦＥＴの直近(近傍)において、あるいは、接続される各第１のＦＥＴと隣接の第１のＦＥＴとの間において、各第１のＦＥＴであるＦＥＴ４１〜４６のゲートに平行に配置され、かつ、各第１のＦＥＴであるＦＥＴ４１〜４６は、それぞれ、ゲートフィンガ１本で構成されているため、ＦＥＴ間隔を拡げることなく、制御信号間の干渉を避けることができる。ＦＥＴ間隔を狭めることは、第２の配線である配線２１１〜２１６の長さを短くすることを可能にし、後述するように、スイッチの動作帯域を拡大することに直結する。
【００７６】
図４に例示した本実施の形態のパタンレイアウトの特徴は、図１の場合と同様、６個の第１のＦＥＴであるＦＥＴ４１〜４６のうち、分岐点Ａからは最も遠くに位置するＦＥＴ４３と４４とは、ＦＥＴ４１、４２、４５、４６と比較して図１の横方向に関して分岐点Ａ点側に近づく方向にシフトするように配置されている点にある。
【００７７】
かくのごときレイアウトを採用することにより、高性能ＦＥＴの製造などの観点から、ゲート加工方位が一般的には一方向に限定されるＦＥＴを複数個用いて多ポートスイッチを構成した場合においても、第２の配線である配線２１１〜２１６のそれぞれを等長な直線として、配線２１１〜２１６の長さを最短かつ等長にすることが可能になり、オープンスタブの影響を大幅に低減することができることに加えて、分岐点Ａから６つのＦＥＴ４１〜４６までの通過特性を揃えることができる。したがって、多ポートスイッチの広帯域化に加えて、ポート間特性の均一化も図ることができる。
【００７８】
なお、第１の端子である共通端子とｎ個（図４の場合、ｎ＝６）の第２の端子である個別端子それぞれとの間の伝送特性を均一にするために、ｎ個の第２の端子とｎ個（ｎ＝６）の第１のＦＥＴであるＦＥＴ４１〜４６との間を接続する第３の配線である配線２２１〜２２６それぞれの長さについても、互いに等しく形成することが好ましい。
【００７９】
なお、図１〜図４に例示したＦＥＴスイッチにおいては、第１の配線である配線２１０、第２の配線である配線２１１〜２１４または配線２１１〜２１６を信号線として使用するコプレーナ線路またはマイクロストリップ線路の特性インピーダンスは、好ましくは、配線幅を細くしたり、グランドとのギャップを拡げたりすることによって、それらの配線の一部もしくは全部について、当該ＦＥＴスイッチの入出力インピーダンスよりも高く設定することが望ましい。かくのごとき特性インピーダンスの配線とすることにより、より一層、オープンスタブの影響を相殺することができ、反射損失を改善することができる。
【００８０】
また、図１５の特性図に示したように、反射損失を−１０ｄＢ以下に確保するために、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の実効電気長を、あらかじめ定めた所望の動作周波数において、５度以下とすることが望ましい。
【００８１】
また、図１〜図４に例示したＦＥＴスイッチの各構成要素の配置に関しては、それぞれの図に示すように、１個の第１の端子(図示せず)および１本の第１の配線である配線２１０を除いて、ｎ個（ｎ＝４またはｎ＝６）の第１のＦＥＴであるＦＥＴ４１〜４４またはＦＥＴ４１〜４６、ｎ本（ｎ＝４またはｎ＝６）の第２の配線である配線２１１〜２１４または配線２１１〜２１６を少なくとも含む各構成要素を第１組、第２組として２組に分けて、それぞれの組に属する各構成要素を、基板の互いに対称な位置例えば基板の上下または左右の対称な位置に配置している。
【００８２】
また、図１〜図４のごとき回路構成においては、信号線がグランドに接続されていないため、入力された信号レベルをほぼそのまま出力することができる。したがって、ＲＦ（Radio Frequency）帯の信号を用いる無線通信用途などに加えて、信号直流ロジックレベルに無依存な広帯域ベースバンド信号を利用する高速データ伝送用スイッチとしても利用することができる。
【００８３】
なお、図１〜図４のごとき回路構成のＦＥＴスイッチは、ＳＰ４ＴスイッチやＳＰ６Ｔスイッチに限るものではなく、任意のポート数のＳＰｋＴスイッチ（ｋ：正整数）について適用することができる。
【００８４】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係わるＦＥＴスイッチについて、まず、図５を用いて説明する。図５は、本発明の第２の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。つまり、図５は、図１のＳＰ４Ｔスイッチのパタンレイアウトとは異なり、シリーズ・シャント構成のＦＥＴスイッチに関するパタンレイアントの一例を示すものであり、第１の実施の形態として図１に例示したＳＰ４Ｔスイッチのパタンレイアウトの第１の変型例を示している。
【００８５】
図５のＳＰ４Ｔスイッチの構成においては、図１のＳＰ４Ｔスイッチの場合に比して、さらに、ｎ個(ｎ：正整数。図５の場合、ｎ＝４）の第２のＦＥＴ(シャントＦＥＴ)として、ｎ個のＦＥＴ４１Ｓ〜４４Ｓを備え、さらに、ｎ個（ｎ＝４）の第２のＦＥＴであるＦＥＴ４１Ｓ〜４４Ｓ(シャントＦＥＴ)とｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４（シリーズＦＥＴ）とをそれぞれ接続するためのｍ本（ｍ＝４）の第４の配線である配線２３１〜２３４を備えている。
【００８６】
つまり、図５に示すＳＰ４Ｔスイッチは、図１のＳＰ４Ｔスイッチと比較して、図４の場合と同様に、第１の配線である配線２１０とＦＥＴのゲート方向が直角になっている点が異なっていること、および、前述したように、シリーズＦＥＴを構成している第１のＦＥＴであるＦＥＴ４１〜４４をｎ個（ｎ＝４）備えていることに加えて、シャントＦＥＴを構成する第２のＦＥＴであるＦＥＴ４１Ｓ〜４４Ｓをｎ個（ｎ＝４）追加したシリーズ・シャント構成のスイッチを成している点が異なっている。
【００８７】
図５に示すシリーズ・シャント構成のＳＰ４Ｔスイッチにおいては、それぞれのソース(またはドレイン)が接地され、それぞれのドレイン(またはソース)がｎ個（ｎ＝４）の第１のＦＥＴであるシリーズＦＥＴ４１〜４４のドレイン(またはソース)に、ｎ本（ｎ＝４）の配線２３１〜２３４（つまり第４の配線）を介してそれぞれ接続されたｎ個（ｎ＝４）のシャントＦＥＴ４１Ｓ〜４４Ｓが、第２のＦＥＴとして配置されている。
【００８８】
なお、シリーズＦＥＴ４１〜４４のドレイン(またはソース)とシャントＦＥＴ４１Ｓ〜４４Ｓのドレイン(またはソース)とを、第４の配線である配線２３１〜２３４を介することなく、直接接合させたレイアウトとしても良く、かかる場合については、図５の変型例を示すものとして、図６において後述する。
【００８９】
図５のシリーズ・シャント構成においては、スイッチのＯＮ／ＯＦＦ動作時に、それぞれに第４の配線である配線２３１〜２３４を介して接続されたシリーズＦＥＴ４１〜４４とシャントＦＥＴ４１Ｓ〜４４ＳとのＯＮ／ＯＦＦ状態が、互いに逆になるように制御される。
【００９０】
したがって、信号径路としてＯＦＦの経路については、第１のＦＥＴ側のシリーズＦＥＴ例えばＦＥＴ４１がＯＦＦ、第２のＦＥＴ側のシャントＦＥＴ例えばＦＥＴ４１ＳがＯＮとなるため、第２のＦＥＴ側のシャントＦＥＴ例えばＦＥＴ４１Ｓを通じて信号線例えば配線２１１の他端(分岐点Ａと反対側の端子)が接地されることになり、アイソレーション特性を大幅に向上させることができ、スイッチの広帯域化を図ることができる。
【００９１】
なお、ｎ個（ｎ＝４）の第１のＦＥＴであるシリーズＦＥＴ４１〜４４、ｎ個（ｎ＝４）の第２のＦＥＴであるシャントＦＥＴ４１Ｓ〜４４Ｓのゲート方位は、図５に示すように、それぞれ、互いに平行になるように形成されている。なお、９０°の位置関係になるように形成されても構わない。
【００９２】
ただし、第１のＦＥＴ、第２のＦＥＴそれぞれのゲートに接続されるべき抵抗は図示していないが、図１の場合と同様、ｎ個（ｎ＝４）の第１のＦＥＴであるシリーズＦＥＴ４１〜４４には、それぞれ、ｎ個（ｎ＝４）の第１の抵抗が接続され、ｎ個（ｎ＝４）の第２のＦＥＴであるシャントＦＥＴ４１Ｓ〜４４Ｓには、それぞれ、ｎ個（ｎ＝４）の第２の抵抗が接続されている。ここで、ｎ個（ｎ＝４）の第１の抵抗は、それぞれが接続される第１のＦＥＴの近傍、あるいは、それぞれが接続される第１のＦＥＴと隣接の第１のＦＥＴまたは第２のＦＥＴとの間に配置され、ｎ個（ｎ＝４）の第２の抵抗は、それぞれが接続される第２のＦＥＴの近傍、あるいは、それぞれが接続される第２のＦＥＴと隣接の第１のＦＥＴまたは第２のＦＥＴとの間に配置される。
【００９３】
ここで、４本の第４の配線である配線２３１〜２３４によりそれぞれ接続されるシリーズＦＥＴ４１〜４４とシャントＦＥＴ４１Ｓ〜４４Ｓとは、図５に示すように、それぞれについて同一直線上に並ぶように配置し、かつ、シリーズＦＥＴ４１〜４４とシャントＦＥＴ４１Ｓ〜４４Ｓとをそれぞれに接続する４本の第４の配線である配線２３１〜２３４は、それぞれ直線で形成され、かつ、互いに同じ長さに揃えるように配置される。
【００９４】
かくのごときパタンレイアウトを採用することにより、分岐点Ａと４個の第１のＦＥＴであるシリーズＦＥＴ４１〜４４のソース(またはドレイン)との間をそれぞれ接続している４本の第２の配線である配線２１１〜２１４の長さを、図１のシリーズＦＥＴのみで構成した実施の形態の場合と同一に保ったまま、シリーズ・シャント構成のスイッチを実現することができ、ポート間特性の均一なスイッチの広帯域化を図ることができる。
【００９５】
次に、図５のＳＰ４Ｔスイッチとは異なるＳＰ４Ｔスイッチのパタンレイアウトについて図６を用いて説明する。図６は、本発明の第２の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチの図５の場合とは異なるパタンレイアウトを示すレイアウト図である。つまり、図４は、第１の実施の形態として図１に例示したＳＰ４Ｔスイッチのパタンレイアウトの第２の変型例を示している。
【００９６】
図６のＳＰ４Ｔスイッチの構成においては、配線構造として、図１等に例示したコプレーナ線路とは異なり、半導体の基板の表面に、接地導体１および図示していない誘電体層や接地導体が順に積層されており、さらに、図１のＳＰ４Ｔスイッチの場合に比して、図５の場合と同様、ｎ個(図６の場合、ｎ＝４）の第２のＦＥＴ(シャントＦＥＴ)として、ｎ個のＦＥＴ４１Ｓ〜４４Ｓを備えている。
【００９７】
ただし、ｎ個(ｎ＝４）の第１のＦＥＴとｎ個(ｎ＝４）の第２のＦＥＴとの接続形態については、図５の場合とは異なり、第４の配線である配線２３１〜２３４を設ける代わりに、ｎ個（ｎ＝４）の第２のＦＥＴであるＦＥＴ４１Ｓ〜４４Ｓ(シャントＦＥＴ)のドレイン(またはソース)をｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４（シリーズＦＥＴ）のドレイン(またはソース)にそれぞれ直接接合しており、直接接合型のシリーズ・シャント構成のパタンレイアウトとしている。
【００９８】
また、配線構造（配線の種類）としては、図１等に例示したコプレーナ線路とは異なり、半導体の基板の表面には、接地導体１および図示していない１層以上の誘電体層が順に積層され、第１の配線である配線２１０、ｎ本（ｎ＝４)の第２の配線を形成する配線２１１〜２１４、および、ｎ個（ｎ＝４)の第２の端子にそれぞれ接続するｎ本（ｎ＝４)の第３の配線である配線２２１〜２２４は、半導体の基板上および各誘電体層も含めた各層のうち、いずれかの層上に形成されることにより、接地導体１をグランドとするマイクロストリップ線路となっている。
【００９９】
ここで、好ましくは、ｎ本（ｎ＝４)の第２の配線である配線２１１〜２１４間の相互干渉を低減することができるように、少なくとも、第２の配線である配線２１１〜２１４および接地導体が、半導体の基板上および１層以上の誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成されるようにし、各誘電体層の厚さが、数μｍ〜１０μｍ程度に設定されることが望ましい。ここで、第２の配線である配線２１１〜２１４は、第１の配線である配線２１０、第３の配線である配線２２１〜２２４と必ずしも同じ層上に形成される必要はなく、異なる層上に形成されても構わない。
【０１００】
同様に、第１の配線である配線２１０、第３の配線である配線２２１〜２２４に関しても、第１の配線である配線２１０、第３の配線である配線２２１〜２２４が、半導体の基板上および１層以上の誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成されることが望ましい。
【０１０１】
かくのごとき配線構造を採用することにより、配線間の干渉を低減することが容易になるため、例えば４本の第２の配線である配線２１１〜２１４の間隔を狭めることができる。この結果、４本の配線２１１〜２１４の長さを短くすることができとともに、高周波特性が良好な特性インピーダンスの定まった伝送線路とすることができるため、スイッチのより一層の広帯域動作を図ることができる。
【０１０２】
なお、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の他の一端とｎ個(ｎ＝４)の第１のＦＥＴであるＦＥＴ４１〜４４とのそれぞれの接続は、ｎ個(ｎ＝４)の第２のスルーホールであるスルーホール３１１〜３１４を介して行われ、ｎ本（ｎ＝４）の第３の配線である配線２２１〜２２４とｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４とのそれぞれの接続は、ｎ個(ｎ＝４)の第３のスルーホールであるスルーホール３２１〜３２４を介して行われる。
【０１０３】
ここで、順次積層された接地導体を介して、ｎ個(ｎ＝４)の第２のスルーホールであるスルーホール３１１〜３１４、ｎ個(ｎ＝４)の第３のスルーホールであるスルーホール３２１〜３２４を設置する場合、当該接地導体の一部の領域には、ｎ個(ｎ＝４)の第２のスルーホールであるスルーホール３１１〜３１４、ｎ個(ｎ＝４)の第３のスルーホールであるスルーホール３２１〜３２４を、それぞれ、当該接地導体に接触することなく、貫通させるための間隙が設けられている。
【０１０４】
一方、図６に示すＳＰ４ＴスイッチにおけるＦＥＴの配置方法に関しては、第１のＦＥＴであるＦＥＴ４１〜４４のドレイン(またはソース)と第２のＦＥＴであるシャントＦＥＴ４１Ｓ〜４４Ｓのドレイン(またはソース)とを、配線(図５の場合の第４の配線である配線２３１〜２３４)を介することなく、直接接合させ、さらに、分岐点Ａの水平方向に対して図の上下に対称な位置に配置した構成となっている点が、図５に例示したＳＰ４Ｔスイッチの場合とは異なっている。
【０１０５】
つまり、例えば、分岐点Ａの右上方向のＳＰＳＴスイッチには、第２の配線の一つである配線２１１および第２のスルーホールの一つであるスルーホール３１１を介して、第１のＦＥＴの一つであるシリーズＦＥＴ４１のソース(またはドレイン)が接続され、シリーズＦＥＴ４１のドレイン(またはソース)は、ソース(またはドレイン)が接地された第２のＦＥＴの一つであるシャントＦＥＴ４１Ｓのドレイン(またはソース)に直接接合されるとともに、第３のスルーホールの一つであるスルーホール３２１を介して、第３の配線の一つである配線２２１に接続された状態で配置されている。
【０１０６】
かかるパタンレイアウトと同様の構成として、例えば、図６の分岐点Ａの右下方向に位置するＳＰＳＴスイッチに関しても、配線２１２、スルーホール３１２、ＦＥＴ４２、シャントＦＥＴ４２Ｓ、スルーホール３２２、配線２２２の各構成要素については、分岐点Ａの右上に位置している各構成要素と上下に対称な位置関係で配置されている。
【０１０７】
このようなＦＥＴの構成を採用することにより、ＦＥＴ間の間隔を、図５に例示した構成の場合よりもさらに狭めることができ、前述した配線の効果（つまり、第２の配線である配線２１１〜２１４の長さを短くすることができること）と合せて、より一層スイッチの広帯域化を図ることができる。
【０１０８】
また、図５、図６のようなＳＰ４Ｔスイッチの場合においても、図１５の特性図に示したように、反射損失を−１０ｄＢ以下に確保するために、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の実効電気長を、あらかじめ定めた所望の動作周波数において、５度以下とすることが望ましい。
【０１０９】
なお、図５、図６に例示したＳＰ４Ｔスイッチに限定されることなく、例えば、図３に例示したように、第１のＦＥＴであるＦＥＴ４１〜４４および第２のＦＥＴであるＦＥＴ４１Ｓ〜４４Ｓのゲート方位を、互いに平行または９０°ずつ回転させた方向に配置した構成としても良いし、図４に例示したようなＳＰ６Ｔスイッチなど、任意のポート数のＳＰｋＴスイッチ（ｋ：正整数）についても、同様な構成を適用することができる。
【０１１０】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係わるＦＥＴスイッチについて、図７、図８を用いて説明する。図７は、本発明の第３の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。また、図８は、図７のパタンレイアウト構造を分かり易く示すための説明図であり、図８(Ａ)は、図７の各構成要素のうち、接地導体１２および接地導体１１、１２間を接続するスルーホール３４１〜３４３を取り除いた状態のパタンレイアウトを示すレイアウト図であり、図８(Ｂ)は、図７のＹ‐Ｙ′面における断面図を示している。
【０１１１】
図７、図８に例示するＦＥＴスイッチは、ＳＰ４Ｔスイッチを構成しており、１個の第１の端子を構成する共通端子(図示せず)からの配線２１０が、図１の場合と同様、第１の配線として、分岐点Ａに接続され、分岐点Ａにおいて、ｎ本（ｎ：任意の正整数。図７、図８の場合、ｎ＝４）の第２の配線である配線２１１〜２１４にｎ分岐され、ｎ本の配線２１１〜２１４を介して、ｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４のソース（またはドレイン）にそれぞれ接続される。また、ｎ個（ｎ＝４）のＦＥＴ４１〜４４のドレイン（またはソース）は、ｎ本（ｎ＝４）の第３の配線である配線２２１〜２２４にそれぞれ接続され、ｎ個（ｎ＝４）の第２の端子を構成する個別の端子(図示せず)に接続されている。
【０１１２】
したがって、１個の第１の端子である共通端子(図示せず)に接続された分岐点Ａを、第１のＦＥＴであるＦＥＴ４１〜４４からなるｎ個（ｎ＝４）の各ＳＰＳＴスイッチの共通端子として見ると、４個のＳＰＳＴスイッチからなるSingle‐Pole ４‐Throw(ＳＰ４Ｔ)スイッチを形成している。このように、分岐点Ａは、第１のＦＥＴであるＦＥＴ４１〜４４からなるｎ個（ｎ＝４）の各ＳＰＳＴスイッチから見ると、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４が１本になる共通接続点でもある。
【０１１３】
ここで、４個の第１のＦＥＴであるＦＥＴ４１〜４４は、それぞれ、ゲートフィンガ１本で構成され、かつ、図７に示すように、同一の方向に形成されており、ＦＥＴ４１〜４４のそれぞれのゲートは、互いに平行になるように配置される。
【０１１４】
また、分岐点Ａを中心とした第１の配線である配線２１０、第２の配線である配線２１１〜２１４が存在する領域に関しては、図６に例示した配線構造と類似の工程により形成される。つまり、図８（Ｂ）に示すように、ＧａＡｓ等の半導体の基板７の表面に、配線２１０、配線２１１〜２１４および接地導体１１が形成された後、１層以上の誘電体層６１、接地導体１２が順に積層される。ここで、誘電体層６１には、その一部の領域に、スルーホール３４１〜３４３を通過させるための間隙（穴）が穿設されており、接地導体１２は、スルーホール３４１〜３４３を介して、半導体基板７上の接地導体１１に接続されている。
【０１１５】
また、第３の配線である配線２２１〜２２８に関しては、図６に例示した配線構造と同様に形成され、半導体の基板７の表面に、接地導体および図示していない１層以上の誘電体層が順に積層され、配線２２１〜２２８は、半導体の基板７上および各誘電体層も含めた各層のうち、いずれかの層上に形成されている。
【０１１６】
かくのごとき構造とすることにより、基板７上に形成した第２の配線である配線２１１〜２１４は、接地導体１２をグランドとした逆型マイクロストリップ線路となり、高周波特性の良好な特性インピーダンスの定まった伝送線路として動作することができる。
【０１１７】
なお、１本の第１の配線である配線２１０、第２の配線である配線２１１〜２１４は、いずれも、ギャップを挟んだ接地導体１１とともに、半導体の基板７上に形成されたコプレーナ線路であり、分離された接地導体１１間はコプレーナ線路に不要モードが励起されないようにエアブリッジやワイヤなどで接続される(図示せず)。
【０１１８】
ここで、好ましくは、誘電体層６１の厚みは、数μｍ〜１０μｍ程度に設定される。このような誘電体層６１の厚みとすることにより、逆型マイクロストリップ線路の信号‐グランド間の間隔を、数μｍ〜１０μｍ程度にすることができるため、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４相互の間隔を狭くしても、互いに不要な電磁結合を低減することができ、ポート数の増大に対応することが容易になる。
【０１１９】
図７、図８に示すＳＰ４Ｔスイッチにおいては、第１のＦＥＴであるＦＥＴ４１〜４４のゲートに、それぞれ、第１の抵抗である抵抗５１〜５４が接続されており、制御端子(図示せず)からそれぞれ抵抗５１〜５４を経由して各ＦＥＴのゲート制御電圧を印加することによって、配線２１０が接続される共通端子(図示せず。つまり第１の端子)と配線２２１〜２２４がそれぞれ接続される４個の個別端子(図示せず。つまり４個の第２の端子)との間の切替制御が行われる。
【０１２０】
また、第１の抵抗である抵抗５１〜５４は、接続される各第１のＦＥＴの直近(近傍)において、あるいは、接続される各第１のＦＥＴと隣接の第１のＦＥＴとの間において、各ＦＥＴのゲートに平行に配置されているため、ＦＥＴ間隔を拡げることなく、制御信号間の干渉を避けることができる。ＦＥＴ間隔を狭めることは、第２の配線である配線２１１〜２１４の長さを短くすることを可能にし、スイッチの動作帯域を拡大することに直結する。
【０１２１】
なお、共通端子（つまり第１の端子)と４個の各個別端子（つまり第２の端子)間との伝送特性を均一にするため、４本の第３の配線である配線２２１〜２２４それぞれの長さは、互いに等しい長さにすることが好ましい。また、４個の第１のＦＥＴであるＦＥＴ４１〜４４のそれぞれのゲートは、前述のように、互いに平行になるように配置される。
【０１２２】
また、第１の配線である配線２１０、第２の配線である配線２１１〜２１４を信号線として使用する伝送線路の特性インピーダンスは、好ましくは、配線幅を細くすることなどによって、それらの配線の一部もしくは全部について、ＦＥＴスイッチの入出力インピーダンスよりも高く設定することが望ましい。かくのごとき特性インピーダンスの配線とすることにより、より一層、オープンスタブの影響を相殺することができ、反射損失を改善することができる。
【０１２３】
また、図１５の特性図に示したように、反射損失を−１０ｄＢ以下に確保するために、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の実効電気長を、あらかじめ定めた所望の動作周波数において、５度以下とすることが望ましい。
【０１２４】
また、図７、図８のごとき回路構成においては、信号線がグランドに接続されていないため、入力された信号レベルをほぼそのまま出力することができる。したがって、ＲＦ帯の信号を用いる無線通信用途などに加えて、信号直流ロジックレベルに無依存な広帯域ベースバンド信号を利用する高速データ伝送用スイッチとしても利用することができる。
【０１２５】
また、図７、図８のごとき構造は、第１の実施の形態における図１、図４や、第２の実施の形態における図５、図６に示したＦＥＴスイッチに適用しても構わないし、ＳＰ８Ｔスイッチなど、任意のＳＰｋＴスイッチ（ｋ：正整数）についても、同様な構成を適用することができる。
【０１２６】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係わるＦＥＴスイッチについて、図９、図１０を用いて説明する。図９は、本発明の第４の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ８Ｔスイッチのパタンレイアウトを示すレイアウト図である。また、図１０は、図９のパタンレイアウト構造を分かり易く示すための説明図であり、図１０(Ａ)は、図９の各構成要素のうち、第１の配線である配線２１０、接地導体１２、第１のスルーホールであるスルーホール３３、および、接地導体１１、１２間を接続するスルーホール３４１〜３４４を取り除いた状態のパタンレイアウトを示すレイアウト図であり、図１０(Ｂ)は、図９のＸ‐Ｘ′面における断面図を示している。
【０１２７】
図９、図１０に例示するＦＥＴスイッチは、ＳＰ８Ｔスイッチを構成しており、１個の第１の端子を構成する共通端子(図示せず)からの配線２１０が、図１の場合と同様、第１の配線として、分岐点Ａに接続され、分岐点Ａにおいて、ｎ本（ｎ：任意の正整数。図９、図１０の場合、ｎ＝８）の第２の配線である配線２１１〜２１８にｎ分岐され、ｎ本の配線２１１〜２１４を介して、ｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８のソース（またはドレイン）にそれぞれ接続される。また、ｎ個（ｎ＝８）のＦＥＴ４１〜４８のドレイン（またはソース）は、ｎ本（ｎ＝８）の第３の配線である配線２２１〜２２８にそれぞれ接続され、ｎ個（ｎ＝８）の第２の端子を構成する個別の端子(図示せず)に接続されている。
【０１２８】
したがって、１個の第１の端子である共通端子(図示せず)に接続された分岐点Ａを、第１のＦＥＴであるＦＥＴ４１〜４８からなるｎ個（ｎ＝８）の各ＳＰＳＴスイッチの共通端子として見ると、８個のＳＰＳＴスイッチからなるSingle‐Pole ８‐Throw(ＳＰ８Ｔ)スイッチを形成している。このように、分岐点Ａは、第１のＦＥＴであるＦＥＴ４１〜４８からなるｎ個（ｎ＝８）の各ＳＰＳＴスイッチから見ると、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８が１本になる共通接続点でもある。
【０１２９】
ここで、８個の第１のＦＥＴであるＦＥＴ４１〜４８は、それぞれ、ゲートフィンガ１本で構成され、かつ、同一の方向に形成されており、ＦＥＴ４１〜４８のそれぞれのゲートは、互いに平行になるように配置される。
【０１３０】
また、ｎ本（ｎ＝８）の第３の配線である配線２２１〜２２８に関しては、図６に例示した配線構造と同様に形成される。つまり、半導体の基板７の表面に、接地導体１１および図示していない１層以上の誘電体層が順に積層され、配線２２１〜２２８は、半導体の基板７上および各誘電体層も含めた各層のうち、いずれかの層上に形成されている。ｎ本（ｎ＝８）の第３の配線である配線２２１〜２２８の一端とｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８のドレイン（またはソース）とは、図６の場合と同様、ｎ個（ｎ＝８）の第３のスルーホールであるスルーホール３２１〜３２８を介して、あるいは、直接、接続される。
【０１３１】
なお、共通端子（つまり第１の端子)と８個の各個別端子（つまり第２の端子)間との伝送特性を均一にするため、８本の第３の配線である配線２２１〜２２８それぞれの長さは、互いに等しい長さにすることが好ましい。また、８個の第１のＦＥＴであるＦＥＴ４１〜４８のそれぞれのゲートは、前述のように、互いに平行になるように配置される。
【０１３２】
また、第１の配線である配線２１０に関しては、図１０（Ｂ）に例示するように、ＧａＡｓ等の半導体の基板７の表面に、８本の第２の配線である配線２１１〜２１８、誘電体層６１、接地導体１２、誘電体層６２が順に積層され、配線２１０は、この誘電体層６２上に形成された構造となっている。ここで、接地導体１２、誘電体層６１、６２には、それらの一部の領域例えば中心部に第１のスルーホールであるスルーホール３３を通過させるための間隙（穴）が穿設されており、配線２１０と配線２１９〜２１８とを接地導体１２と接触することなく接続することができる。また、誘電体層６１には、その一部の領域に、スルーホール３４１〜３４４を通過させるための間隙（穴）が穿設されており、接地導体１２は、スルーホール３４１〜３４４を介して、半導体基板７上の接地導体１１に接続されている。
【０１３３】
つまり、第２の配線である配線２１１〜２１８および第１の配線である配線２１０が存在する領域の半導体の基板７上には、順に１層以上の誘電体層６１、接地導体１２、１層以上の誘電体層６２が積層され、当該領域において、第２の配線である配線２１１〜２１８と第１の配線である配線２１０とが、接地導体１１が形成されていない半導体基板７上および誘電体層６１、６２を含めた各層のうち互いに異なるいずれかの異なる層上に形成され、かつ、第２の配線である配線２１１〜２１８の互いに接続された一端と第１の配線である配線２１０の他の一端(つまり、第１の端子に接続される端子の反対側の端子)は、第１のスルーホールであるスルーホール３３を介して接続される。
【０１３４】
さらに、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の他の一端とｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８のソース（またはドレイン）とは、図６に示した例では第２のスルーホールを介して接続されていたが、本実施の形態の場合は、図１０（Ａ）に示すように、スルーホールを介することなく、直接接続される。
【０１３５】
ここで、図９、図１０のＳＰ８Ｔスイッチの構成においては、ｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８の配置領域とｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の配置領域とを除く領域に、接地導体１２が積層される層を設け、さらに、当該接地導体１２上および／または当該接地導体１２下に、１層以上の誘電体層６１、６２を備え、１本の第１の配線である配線２１０とｎ本（ｎ＝８）の第３の配線である配線２２１〜２２８とを、基板７上あるいは接地導体１１、１２が積層された層とは異なる層上に配置した構成としているが、例えば、第２に実施の形態として図６に示したようなシリーズ・シャント構成のＦＥＴスイッチの場合も同様の構成を採用することができる。
【０１３６】
つまり、例えば、図６のＦＥＴスイッチと同様のシリーズ・シャント構成のＳＰ８Ｔスイッチを構成する場合、接地導体１２が積層される層は、前述のｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８の配置領域とｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の配置領域とを除く領域のみならず、ｎ個（ｎ＝８）の第２のＦＥＴであるＦＥＴ４１Ｓ〜４８Ｓ(シャントＦＥＴ)の配置領域をも除く領域に積層されることになる。
【０１３７】
図９、図１０に示すような構造は、例えば、ポリイミドなどを絶縁層間膜として使用し、半導体の基板７上においてポリイミドの塗布、加熱硬化、ドライエッチングによるスルーホール形成という製造工程を繰り返すことによって実現することができる。なお、第３の配線である２２１〜２２８の領域に適用される誘電体層に関しても、誘電体層６１あるいは誘電体層６１および誘電体層６２によって構成することにより、図９、図１０に示した全ての配線構造を共通の製造工程を用いて実現することができる。
【０１３８】
このような構成とすることにより、スルーホール部を除き、全ての信号配線を高周波信号の伝送に適した特性インピーダンスとしてあらかじめ定めた特性の伝送線路として形成することができるため、スイッチの広帯域動作が容易になる。
【０１３９】
さらに、第１の配線である配線２１０と第２の配線である配線２１１〜２１８との間に、接地導体１２を設けることが可能になり、よって、配線２１０と配線２１１〜２１８との間の電磁結合をなくすことができるため、電磁結合による悪影響を懸念することなく、配線２１１〜２１８をレイアウトすることが可能になる。
【０１４０】
つまり、電磁結合によるポート間特性のバラツキを懸念することなく、配線２１１〜２１８の最短かつ等長化に最適なレイアウトとすることができる。
【０１４１】
一方、接地導体１２が存在しない場合には、電磁結合の強弱により(例えば、図９、図１０(Ａ）に示すように配線２１０に近い配線２１１、２１８に関しては、両者の電磁結合が強くなり、配線２１０から離れた配線２１４、２１５に関しては、両者の電磁結合が弱くなることから)、ポート間特性の均一化が困難であり、その影響を低減するためには、レイアウトの自由度が制限されることになる。
【０１４２】
なお、誘電体層６１、６２の厚みを、それぞれ、数μｍ〜１０μｍ程度に設定することによって、配線２１０、配線２１１〜２１８のそれぞれから接地導体１２までの距離をそれぞれ数μｍ〜１０μｍ程度にすることができるため、配線２１１〜２１８相互の間隔を狭くしても、互いの不要な電磁結合を低減することができ、ポート数の増大に対応することが容易になる。
【０１４３】
図９、図１０に示すＳＰ８Ｔスイッチにおいては、第１のＦＥＴであるＦＥＴ４１〜４８のゲートに、それぞれ、第１の抵抗である抵抗５１〜５８が接続されており、制御端子(図示せず)からそれぞれ抵抗５１〜５８を経由して各ＦＥＴのゲート制御電圧を印加することによって、配線２１０が接続される共通端子(図示せず。つまり第１の端子)と配線２２１〜２２８がそれぞれ接続される８個の個別端子(図示せず。つまり８個の第２の端子)との間の切替制御が行われる。
【０１４４】
また、第１の抵抗である抵抗５１〜５８は、接続される各第１のＦＥＴの直近(近傍)において、あるいは、接続される各第１のＦＥＴと隣接の第１のＦＥＴとの間において、各ＦＥＴのゲートに平行に配置されているため、ＦＥＴ間隔を拡げることなく、制御信号間の干渉を避けることができる。ＦＥＴ間隔を狭めることは、第２の配線である配線２１１〜２１８の長さを短くすることを可能にし、スイッチの動作帯域を拡大することに直結する。
【０１４５】
次に、図９、図１０のＳＰ８Ｔスイッチとは異なるＳＰ８Ｔスイッチのパタンレイアウトについて図１１、図１２を用いて説明する。図１１は、本発明の第４の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ８Ｔスイッチの図９の場合とは異なるパタンレイアウトを示すレイアウト図である。また、図１２は、図１１のパタンレイアウト構造を分かり易く示すための説明図であり、図１１の各構成要素のうち、第１の配線である配線２１０、接地導体１２、第１のスルーホールであるスルーホール３３、および、接地導体１１、１２間を接続するスルーホール３４１〜３４５を取り除いた状態のパタンレイアウトを示している。
【０１４６】
なお、図１１、図１２には、第１のＦＥＴであるＦＥＴ４１〜４８のゲートのそれぞれに接続されるべき第１の抵抗である抵抗５１〜５８は、図示していないが、図９、図１０の場合と同様、それぞれの第１の抵抗が接続される第１のＦＥＴの近傍、あるいは、当該第１のＦＥＴと隣接の第１のＦＥＴとの間に配置されている。
【０１４７】
図１１、図１２のＳＰ８Ｔスイッチは、図９、図１０に例示した本実施の形態のＳＰ８Ｔスイッチと類似のＳＰ８Ｔスイッチであり、以下には、図９、図１０に示したＳＰ８Ｔスイッチの場合との相違を中心に説明する。
【０１４８】
図１１、図１２のＳＰ８Ｔスイッチと図９、図１０に示したＳＰ８Ｔスイッチとの相違は、ｎ個（図１１、図１２の場合、ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８の互いの位置関係が異なっていること、分岐点Ａにおいてｎ分岐している第２の配線である配線２１１〜２１８の互いの位置関係が異なっていること、および、第１のＦＥＴであるＦＥＴ４１〜４８のゲート幅が、それぞれ、第２の配線である配線２１１〜２１８の長さよりも短くなっていることにある。
【０１４９】
つまり、図１１、図１２のＳＰ８Ｔスイッチは、図９、図１０に示したＳＰ８Ｔスイッチの場合と異なり、第１の実施の形態における図３の場合と同様に、ｎ個（図１１、図１２の場合、ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８の互いの配置について、第１のＦＥＴを４つのグループに分割し、それぞれのグループに属する各第１のＦＥＴのゲート方位を９０°ずつ順次回転させた位置関係としている。
【０１５０】
例えば、図１１、図１２の場合のＦＥＴ４１〜４８のように、第１のＦＥＴの個数ｎが８個の場合、２個ずつの第１のＦＥＴが属する４つのグループに分割し、それぞれのグループを単位として、各第１のＦＥＴのゲート方位が９０°ずつ順次回転する位置関係になっている。この結果、８個の第１のＦＥＴであるＦＥＴ４１〜４８のうち、第１のグループに属するＦＥＴ４１、４２、第３のグループに属するＦＥＴ４５、４６のゲート方位は、それぞれ平行であり、第２のグループに属するＦＥＴ４３、４４、第４のグループに属するＦＥＴ４７、４８のゲート方位は、それぞれ平行であり、かつ、第１のグループに属するＦＥＴ４１、４２および第３のグループに属するＦＥＴ４５、４６のゲート方位と、第２のグループに属するＦＥＴ４３、４４および第４のグループに属するＦＥＴ４７、４８のゲート方位とが、９０°の位置関係になっている。
【０１５１】
また、図９、図１０に示したＳＰ８Ｔスイッチの場合と異なり、第１の配線である配線２１０が、分岐点Ａにおいて、ｎ個（図１１、図１２の場合、ｎ＝８）のＦＥＴ４１〜４８のゲート方位に合せて９０°ずつ順次回転させた方向に向かって、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８として、ｎ分岐され、ｎ本の配線２１１〜２１８を介して、ｎ個（ｎ＝８）のＦＥＴ４１〜４８のソース（またはドレイン）にそれぞれ接続されている。
【０１５２】
例えば、第１のＦＥＴの個数ｎが８個の図１１、図１２の場合、各第１のＦＥＴに接続される８本の第２の配線である配線２１１〜２１８も２本ずつの４つのグループに分割され、第１の配線である配線２１０が、分岐点Ａにおいて、８分岐される際に、２個ずつの第１のＦＥＴが属する４つのグループを単位として、それぞれ、９０°ずつ順次回転させた８個のＦＥＴ４１〜４８のゲート方位に合せて、各グループに対応して９０°ずつ順次回転させた位置関係に配置された配線２１１、２１２、配線２１３、２１４、配線２１５、２１６、配線２１７、２１８それぞれを介して、８個の第１のＦＥＴであるＦＥＴ４１〜４８のソース（またはドレイン）にそれぞれ接続されている。
【０１５３】
なお、８本の第３の配線である配線２２１〜２２８についても、８本の第２の配線である配線２１１〜２１８と同様に、２本ずつの４つのグループに分割され、それぞれのグループを単位として、９０°ずつ順次回転させて、８個の第１のＦＥＴであるＦＥＴ４１〜４８のゲート方位に合せて配置されている８個の第２の端子（図示せず）と、各第１のＦＥＴとの間が、それぞれ、等長となるように接続される。
【０１５４】
さらに、図９、図１０に示したＳＰ８Ｔスイッチの場合と異なり、前述のように、ｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８のゲート幅が、それぞれ、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の長さより短くなっている。
【０１５５】
ここで、前述のような第１のＦＥＴの配置は、例えば、ＧａＡｓウェハ上に、オリフラに対して４５°である[０１０]、[００１]の結晶面方位に特性の等しいＦＥＴを形成することができることを利用することによって、実現することができる。
【０１５６】
図１１、図１２のごとき構成により、より一層、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の長さを短くすることができるため、ポート間の特性が高いレベルで均一なスイッチの動作帯城を、より一層拡大することができる。
【０１５７】
図１１、図１２のような構成を採用することにより、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８についても、高周波特性の良好な伝送線路にすることができるため、さらなる動作帯城の拡大が可能である。
【０１５８】
また、ｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８のゲート幅を、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の長さよりも短くしていることにより、ｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８のＯＦＦ時には、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８とともにオープンスタブに見えてしまう第１のＦＥＴであるＦＥＴ４１〜４８の物理長の影響を大幅に低減することができ、ＦＥＴスイッチの動作帯城をさらに拡大することができる。
【０１５９】
例えば、電子輸送特性の優れたＩｎＧａＡｓチャネル層を有するHigh Electron Mobility Transistor(ＨＥＭＴ)などを第１のＦＥＴ用として適用することによって、短いゲート幅であっても、ＯＮ抵抗を低減することができるため、挿入損失の低減と広帯域動作とを両立させることも容易に可能である。
【０１６０】
図１１、図１２に示すパタンレイアウトのＳＰ８Ｔスイッチに関する以上に説明したような効果により、反射特性およびポート間特性の均一なＳＰ８Ｔスイッチの広帯域動作を実現することができる上に、小型化・低コスト化も図ることができる。
【０１６１】
なお、第１の配線である配線２１０、第２の配線である配線２１１〜２１８を信号線として使用する伝送線路の特性インピーダンスは、好ましくは、配線幅を細くすることなどによって、それらの配線の一部もしくは全部について、ＦＥＴスイッチの入出力インピーダンスよりも高く設定することが望ましい。かくのごとき特性インピーダンスの配線とすることにより、より一層、オープンスタブの影響を相殺することができ、反射損失を改善することができる。
【０１６２】
また、図１５の特性図に示したように、反射損失を−１０ｄＢ以下に確保するために、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の実効電気長を、あらかじめ定めた所望の動作周波数において、５度以下とすることが望ましい。
【０１６３】
また、図９〜図１２のごとき回路構成においては、信号線がグランドに接続されていないため、入力された信号レベルをほぼそのまま出力することができる。したがって、ＲＦ帯の信号を用いる無線通信用途などに加えて、信号直流ロジックレベルに無依存な広帯域ベースバンド信号を利用する高速データ伝送用スイッチとしても利用することができる。
【０１６４】
なお、図１０（Ｂ）の断面図に示した構成と異なる構成としても良く、例えば、配線２１０と配線２１１〜２１８との位置関係を逆にして、配線２１０を半導体の基板７上に、配線２１１〜２１８を誘電体層６２上に配するような構成であっても構わない。
【０１６５】
また、図９〜図１２のような構造を、第１の実施の形態における図１、図３、図４、第２の実施の形態における図５、図６、第３の実施の形態における図７、図８に示したＦＥＴスイッチに適用しても構わないし、ＳＰ４Ｔスイッチなど、任意のポート数のＳＰｋＴスイッチ（ｋ：正整数）についても、同様な構成を適用することができる。
【０１６６】
［第５の実施の形態］
次に、本発明の第５の実施の形態に係わるＦＥＴスイッチについて、図１３を用いて説明する。図１３は、本発明の第５の実施の形態に係わるＦＥＴスイッチの一例のパタンレイアウトを示すレイアウト図であり、図１、図２、図３、図５、図６、図７、図８のいずれかに例示したＳＰ４Ｔスイッチを５個用いた２段のスイッチ構成とすることにより、ＳＰ１６Ｔスイッチを構成する例を示している。
【０１６７】
図１３に例示するＳＰ１６ＴスイッチのようなＦＥＴスイッチの場合、当該ＦＥＴスイッチとしての新たな第１の端子に接続される第１の配線２１０の一端には、第１段目を形成するＳＰ４Ｔスイッチ８１の共通端子(つまり第１の端子)が接続され、ＳＰ４Ｔスイッチ８１のｎ個（ｎ＝４）の個別端子(つまり第２の端子)それぞれには、第２段目を形成する４個のＳＰ４Ｔスイッチ８１〜８５の共通端子(つまり第１の端子)が、それぞれ、接続され、ＳＰ４Ｔスイッチ８１〜８５の個別端子(つまり第２の端子)それぞれは、第３の配線である配線２２１〜２２４、２２５〜２２８、２２９〜２２１２、２２１３〜２２１６を介して、当該ＦＥＴスイッチの合計１６個の新たな第２の端子に接続されることによって、１個の第１の端子と１６個の第２の端子との間の切替制御が行われる。
【０１６８】
図１３に例示するＳＰ１６Ｔスイッチの場合、第１段目のＳＰ４Ｔスイッチ８１、第２段目のＳＰ４Ｔスイッチ８１〜８５と、２段構成となるデメリットは生じるものの、各ＳＰ４Ｔスイッチは、前述の各実施の形態において説明したように、いずれも、小型でかつ広帯域な特性を有しているため、図１３のＳＰ１６Ｔスイッチも、小型かつ広帯域化することが可能になる。
【０１６９】
なお、ＳＰ４Ｔスイッチに代わり、例えば、図４に例示したＳＰ６Ｔスイッチ（ｎ=６の場合）を７個（つまり（ｎ＋１）＝７の場合）用いて、ＳＰ３６Ｔスイッチ（つまりｎ２＝３６）を構成するようにしても良い。つまり、一般的に、ｎ個（ｍ：任意の正整数）のポート数のＳＰｎＴスイッチを(ｎ＋１)個用いてＳＰｎ２Ｔスイッチを構成しても良い。
【０１７０】
あるいは、ＳＰｎＴスイッチと異なるポート数のＳＰｍＴスイッチなどを組み合わせたりすることにより、任意のポート数を有する多ポートスイッチとして構成するようにしても構わない。例えば、(ｎ＋１)個のＦＥＴスイッチとして、ＳＰ４Ｔスイッチ１個とＳＰ６Ｔスイッチ４個とを用いて、新たな第１の端子に接続するための第１段目のスイッチをＳＰ４Ｔスイッチとし、第２段目のスイッチを４個のＳＰ６Ｔスイッチとして、合計２４個の新たな第２の端子を有するＳＰ２４Ｔスイッチとして構成しても良い。または、(ｎ＋１)個のＦＥＴスイッチとして、ＳＰ４Ｔスイッチ２個とＳＰ５Ｔスイッチ１個とＳＰ６Ｔスイッチ１個とＳＰ７Ｔスイッチ１個とを用いて、新たな第１の端子に接続するための第１段目のスイッチをＳＰ４Ｔスイッチとし、４個の第２段目のスイッチを、ＳＰ４Ｔスイッチ、ＳＰ５Ｔスイッチ、ＳＰ６Ｔスイッチ、ＳＰ７Ｔスイッチそれぞれ１個ずつとして、合計２２個の新たな第２の端子を有するＳＰ２２Ｔスイッチとして構成しても良い。
【０１７１】
つまり、(ｎ＋１)個（ｎ：正整数）のＦＥＴスイッチについて、(ｎ＋１)個のＦＥＴスイッチの第２の端子の個数が、それぞれ、ｎ、ｎ１、ｎ２、ｎ３、…、ｎｎ個（ｎ、ｎ１、ｎ２、ｎ３、…、ｎｎ：それぞれのすべてが同一の正整数またはそれぞれの一部が同一の正整数またはそれぞれのすべてが異なる正整数）とした場合において、(ｎ＋１)個のＦＥＴスイッチのうち、ｎ個の第２の端子を有するＦＥＴスイッチを第１段目に位置する第１のＦＥＴスイッチとして、当該第１のＦＥＴスイッチの第１の端子を共通の新たな第１の端子とし、当該第１のＦＥＴスイッチのｎ個の第２の端子に、それぞれ、残りのｎ個のＦＥＴスイッチの第１の端子を接続し、残りのｎ個のＦＥＴスイッチのそれぞれｎ１、ｎ２、ｎ３、…、ｎｎ個の第２の端子を、合計（ｎ１＋ｎ２＋ｎ３＋…＋ｎｎ）個の新たな第２の端子とすることにより、ＳＰ（ｎ１＋ｎ２＋ｎ３＋…＋ｎｎ）Ｔスイッチとして構成するようにしても良い。
【図面の簡単な説明】
【０１７２】
【図１】本発明の第１の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図２】本発明の第１の実施の形態に係わるＦＥＴスイッチの図１の場合とは異なるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図３】本発明の第１の実施の形態に係わるＦＥＴスイッチの図１、図２の場合とは異なるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図４】本発明の第１の実施の形態に係わるＦＥＴスイッチの図１〜図３の場合とは異なるＳＰ６Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図５】本発明の第２の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図６】本発明の第２の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチの図５の場合とは異なるパタンレイアウトを示すレイアウト図である。
【図７】本発明の第３の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図８】図７のパタンレイアウト構造を分かり易く示すための説明図である。
【図９】本発明の第４の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ８Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図１０】図９のパタンレイアウト構造を分かり易く示すための説明図である。
【図１１】本発明の第４の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ８Ｔスイッチの図９の場合とは異なるパタンレイアウトを示すレイアウト図である。
【図１２】図１１のパタンレイアウト構造を分かり易く示すための説明図である。
【図１３】本発明の第５の実施の形態に係わるＦＥＴスイッチの一例のパタンレイアウトを示すレイアウト図である。
【図１４】従来のＳＰ８Ｔスイッチの接続構成を示す回路図である。
【図１５】図１４のＳＰ８Ｔスイッチにおける信号特性のシミュレーション結果を示す特性図である。
【図１６】従来のＳＰ８Ｔスイッチの図１４とは異なる構成を示す回路図である。
【符号の説明】
【０１７３】
１，１１〜１５…接地導体、２１０，２１１〜２１８，２２１〜２２１６，２３１〜２２４…配線、３１１〜３１４，３２１〜３２８，３３，３４１〜３４５…スルーホール、４１〜４８…ＦＥＴ、４１Ｓ〜４４Ｓ…シャントＦＥＴ、５１〜５６…抵抗、６１，６２…誘電体層、７…基板、８１〜８５…ＳＰ４Ｔスイッチ、９１〜９８…ＳＰＳＴスイッチ、１０１，１０２，１０１１，１０１２，１０２１，１０２２，１０１１１，１０１１２，１０１２１，１０１２２，１０２１１，１０２１２，１０２２１，１０２２２…ＳＰＳＴスイッチ。
【技術分野】
【０００１】
本発明は、ＦＥＴ（Field Effect Transistor：電界効果トランジスタ)スイッチに関し、特に、無線通信や広帯域データ伝送などに好適な高周波用のＦＥＴスイッチに関する。主として、ＦＥＴをオン／オフすることにより信号経路を切り替える１入力多出力スイッチおよび多入力１出力スイッチに関わる。
【背景技術】
【０００２】
近年、携帯電話や無線ＬＡＮなど、複数種類の無線通信方式が実用化され、数多くのユーザに利用されるようになってきた。したがって、各ユーザがこれらの個別の方式毎に異なる複数の無線端末を保有するのではなく、１つの無線端末で複数種類の無線通信方式をサポートすることができる、いわゆるマルチモード／マルチバンド端末の実現が強く求められている。マルチモード／マルチバンド端末では、基本的に、各無線通信方式(各無線周波数帯)に対応した複数のアンテナを備え、無線信号の送受信を行うアンテナをスイッチによって切り替える構成となる。したがって、これらのマルチモード／マルチバンド端末を実現する上で、スイッチの多ポート化が必要不可欠となっている。
【０００３】
無線端末用のスイッチ素子としては、従来より、消費電力がほとんどゼロで小型かつモノリシック集積化が容易なＦＥＴスイッチが多用されている。これらのＦＥＴスイッチを用いて、１入力ｎ出力（またはｎ入力１出力。ｎ：正整数)のSingle‐Pole ｎ‐Throw(ＳＰｎＴ:単極ｎ投)スイッチを構成するためには、ｎ個の１入力１出力のSingle‐Pole Single‐Throw(ＳＰＳＴ：単極単投)スイッチを並列に配置することが必要である。
【０００４】
しかしながら、ｎ個のＳＰＳＴスイッチを単位スイッチとして並列配置する構成では、例えば、ポート数ｎが増大すればするほど、１つの入力がｎ個に分岐する分岐点から各ＳＰＳＴスイッチまでの配線長が長くならざるを得ないという問題点が生じる。
【０００５】
ＳＰｎＴスイッチにおいては、ｎ個のＳＰＳＴスイッチのうち、いずれか１つのＳＰＳＴスイッチをＯＮにし、残りの(ｎ−１)個のＳＰＳＴスイッチがＯＦＦになるように制御される。したがって、例えば、Single‐Pole ８‐Throw(ＳＰ８Ｔ：単極８投)スイッチにおいては、図１４に示すような制御が行われる。図１４は、従来のＳＰ８Ｔスイッチの接続構成を示す回路図であり、１個の共通端子からの配線は、分岐点Ａで８分岐して、８本の配線を介して８個のＳＰＳＴスイッチ９１〜９８に接続されている。図１４に示すように、ＳＰ８Ｔスイッチにおいては、例えば、ＳＰＳＴスイッチ９１をＯＮにし、残りの７個のＳＰＳＴスイッチ９２〜９８がＯＦＦになるように制御される。この結果、分岐点Ａ点から見たＯＦＦ状態のＳＰＳＴスイッチ９２〜９８までの７本の配線は、オープンスタブとして動作する。このため、スイッチの反射損失が劣化し、動作帯域を減少する要因となる。
【０００６】
図１５は、図１４のＳＰ８Ｔスイッチにおける信号特性のシミュレーション結果を示す特性図であり、入力の分岐点Ａから各ＳＰＳＴスイッチヘ接続される配線の電気長をパラメータとした時の反射損失のシミュレーション結果を示している。
【０００７】
図１５のシミュレーションでは、スイッチの開閉が理想的な条件(ＯＮ時にショート、ＯＦＦ時にオープンとなる条件)で行われるものとしているが、分岐点ＡからＳＰＳＴスイッチヘの配線の電気長が増加していくほど、反射損失は劣化してしまい、周波数ｆを所望の基準周波数ｆ０に設定した場合において、反射損失を−１０ｄＢ以下に確保しようとすると、実効電気長を５度以下にすることが必要であることが分かる。実際のスイッチでは、ＦＥＴのＯＦＦ容量の影響などにより、より劣化が顕著になる。
【０００８】
ＧａＡｓ等の半導体基板上の配線においては、ＳＰＳＴスイッチヘの配線の実効電気長５度は、周波数１０ＧＨｚで約１８０μｍ、４０ＧＨｚで約４５μｍと極めて短い物理長であるため、物理サイズが有限であるＦＥＴを複数個用いて多ポートの広帯域スイッチを実現することは非常に困難である。特に、スイッチの広帯域動作に有効なＧａＡｓ等の化合物半導体ＦＥＴを使用する場合、ゲートの加工方位が限定されるため、より一層、配線長を等長かつ短く配置することが困難になる。これは、例えば、［１００］面の結晶面方位を有するＧａＡｓウェハ上に高性能なＦＥＴを形成することができるゲート方位が、オリフラ（Orientation Flat）に対して水平な[０１１]等の方位に限られることや、特性の等しいＦＥＴを形成することができるゲート方位がオリフラに対して４５°の[０１０]、[００１]に限定されることなどに起因している。
【０００９】
かくのごとき問題点を緩和することができる従来技術として、図１６に示すような、下記の非特許文献１に記されたＳＰ８Ｔスイッチの構成例がある。図１６は、従来のＳＰ８Ｔスイッチの図１４とは異なる構成を示す回路図である。
【００１０】
図１６のＳＰ８Ｔスイッチの構成においては、第１段目のＳＰＳＴスイッチ１０１、１０２、第２段目のＳＰＳＴスイッチ１０１１、１０１２、１０２１、１０２２、第３段目のＳＰＳＴスイッチ１０１１１、１０１１２、１０１２１、１０１２２、１０２１１、１０２１２、１０２２１、１０２２２のように、複数のＳＰＳＴスイッチを第１段目、第２段目、第３段目と階層的に接続したいわゆるトーナメント型の多段構成としている。かくのごとく多段構成にすることにより、オープンスタブ長を短くすることができるため、スイッチの広帯域動作を図ることが期待できる。
【００１１】
しかしながら、一方では、図１６のようなトーナメント型のスイッチ構成では、多段構成化によるスイッチの大型化、制御端子数の増加および挿入損失の増大という問題点が生じてしまう。スイッチの大型化は、集積回路の占有面積が増大することによる製造コストの増加を招くばかりではなく、ＳＰ８Ｔスイッチ等のＳＰｎＴスイッチをさらに複数個用いて構成する多端子のスイッチマトリクスの小型化・低コスト化を阻害する要因にもなってしまう。
【００１２】
その一方で、図１４のＳＰ８Ｔスイッチの接続構成において、接続配線長を短く保ったままで、ポート数を増大し続けることは、前述のように、ＦＥＴの物理サイズなどにより限界があるため、広帯域特性と低損失特性とを両立させることが可能な多ポートスイッチの実現は非常に困難であった。
【非特許文献１】MANFRED J.SCHINDLER，MEMBER，IEEE，MARY ELLEN MILLER，AND KEITH M.SIMON，“DC-20 GHz N×M Passive Switches”，IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES，VOL.３６，N0.１２，DECEMBER １９８８，pp．１６０４‐１６１３
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前述したように、従来のＦＥＴスイッチにおいては、スイッチのポート数を増大させるにつれて、スイッチの広帯域動作が困難になるとともに、回路の小型化・低コスト化を図ることも困難になるという問題点があった。
【００１４】
本発明は、かかる課題に鑑みてなされたものであり、ＳＰｎＴ（単極ｎ投。ｎ：正整数）スイッチの広帯域化ならびに小型化・低コスト化を実現し、該ＳＰｎＴスイッチを用いることによって、多ポートスイッチとしての広帯域化ならびに小型化・低コスト化を実現することが可能なＦＥＴスイッチを提供することに、その目的がある。
【課題を解決するための手段】
【００１５】
本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。
【００１６】
第１の技術手段は、基板に、１個の第１の端子と、ｎ個(ｎ:正整数)の第２の端子と、ｎ個の第１のＦＥＴと、１本の第１の配線と、ｎ本の第２の配線と、ｎ本の第３の配線とを備えてなるＦＥＴスイッチであって、前記第１の配線の一端は、前記第１の端子に接続され、他の一端は、ｎ本の前記第２の配線の互いに接続された一端に接続され、ｎ本の前記第２の配線の他の一端は、それぞれ、ｎ個の前記第１のＦＥＴのソースまたはドレインに接続され、ｎ個の前記第１のＦＥＴのドレインまたはソースは、それぞれ、ｎ本の前記第３の配線の一端に接続され、ｎ本の前記第３の配線の他の一端は、それぞれ、ｎ個の前記第２の端子に接続され、ｎ本の前記第２の配線は、それぞれ、直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とする。
【００１７】
第２の技術手段は、前記第１の技術手段に記載のＦＥＴスイッチにおいて、ｎ本の前記第２の配線の実効電気長が、それぞれ、あらかじめ定めた所望の動作周波数において、５度以下であることを特徴とする。
【００１８】
第３の技術手段は、前記第１または第２の技術手段に記載のＦＥＴスイッチにおいて、ｎ個の前記第１のＦＥＴのゲートフィンガは、それぞれ、１本であることを特徴とする。
【００１９】
第４の技術手段は、前記第１乃至第３の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ個の前記第１のＦＥＴのゲート幅は、それぞれ、ｎ本の前記第２の配線の長さ以下であることを特徴とする。
【００２０】
第５の技術手段は、前記第１乃至第４の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ個の前記第１のＦＥＴのゲートにそれぞれ接続されるｎ個の第１の抵抗を備え、ｎ個の前記第１の抵抗は、それぞれが接続される前記第１のＦＥＴの近傍、あるいは、当該第１のＦＥＴと隣接の前記第１のＦＥＴとの間に配置されてなることを特徴とする。
【００２１】
第６の技術手段は、前記第１乃至第５の技術手段のいずれかに記載のＦＥＴスイッチにおいて、さらに、ｎ個の第２のＦＥＴを備え、ｎ個の前記第２のＦＥＴのソースまたはドレインは接地され、ｎ個の前記第２のＦＥＴのドレインまたはソースは、それぞれ、ｎ個の前記第１のＦＥＴのドレインまたはソースに直接接合されてなることを特徴とする。
【００２２】
第７の技術手段は、前記第６の技術手段に記載のＦＥＴスイッチにおいて、さらに、ｎ本の第４の配線を備え、ｎ個の前記第２のＦＥＴのドレインまたはソースは、ｎ個の前記第１のＦＥＴのドレインまたはソースに、それぞれ直接接合されることに代わり、ｎ本の前記第４の配線を介して、それぞれ接続されてなることを特徴とする。
【００２３】
第８の技術手段は、前記第７の技術手段に記載のＦＥＴスイッチにおいて、ｎ本の前記第４の配線は、それぞれ直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とする。
【００２４】
第９の技術手段は、前記第６乃至第８の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ個の前記第２のＦＥＴのゲートにそれぞれ接続される第２のｎ個の抵抗を備え、ｎ個の前記第２の抵抗は、それぞれが接続される前記第２のＦＥＴの近傍、あるいは、当該第２のＦＥＴと隣接の前記第１のＦＥＴまたは前記第２のＦＥＴとの間に配置されてなることを特徴とする。
【００２５】
第１０の技術手段は、前記第１乃至第９の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ個の前記第１のＦＥＴのゲート方位、あるいは、ｎ個の前記第１のＦＥＴおよびｎ個の第２のＦＥＴのゲート方位が、互いに平行であるか、あるいは、９０°の位置関係であることを特徴とする。
【００２６】
第１１の技術手段は、前記第１乃至第１０の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ個の前記第１のＦＥＴまたはｎ個の前記第１のＦＥＴおよびｎ個の前記第２のＦＥＴと、ｎ本の前記第２の配線とを少なくとも含み、前記第１の端子および前記第１の配線を除く各構成要素を、第１組と第２組として２組備え、前記第１組と前記第２組とのそれぞれに属する各構成要素が、前記基板の互いに対称な位置に配置されてなることを特徴とする。
【００２７】
第１２の技術手段は、前記第１乃至第１１の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ本の前記第２の配線が存在する領域の前記基板には、１層以上の誘電体層が積層され、当該領域において、前記第２の配線と接地導体とが、前記基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成されてなることを特徴とする。
【００２８】
第１３の技術手段は、前記第１乃至第１２の技術手段のいずれかに記載のＦＥＴスイッチにおいて、前記第１の配線およびｎ本の前記第２の配線が存在する領域の前記基板には、順に１層以上の誘電体層、接地導体、１層以上の誘電体層が積層され、当該領域において、前記第１の配線とｎ本の前記第２の配線とは、前記接地導体が形成されていない前記基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの異なる層上に形成され、前記第１の配線の他の一端と前記第２の配線の互いに接続された一端とは、第１のスルーホールを介して接続されてなることを特徴とする。
【００２９】
第１４の技術手段は、前記第１２または第１３の技術手段に記載のＦＥＴスイッチにおいて、ｎ本の前記第２の配線の他の一端とｎ個の前記第１のＦＥＴのソースまたはドレインとが、直接または第２のスルーホールを介して接続されてなることを特徴とする。
【００３０】
第１５の技術手段は、前記第１乃至第１４の技術手段のいずれかに記載のＦＥＴスイッチにおいて、ｎ本の前記第３の配線が存在する領域の前記基板には、１層以上の誘電体層および／または接地導体が積層され、当該領域において、ｎ本の前記第３の配線の一端とｎ個の前記第１のＦＥＴのドレインまたはソースとは、直接または第３のスルーホールを介して接続されてなることを特徴とする。
【００３１】
第１６の技術手段は、前記第１３乃至第１５の技術手段のいずれかに記載のＦＥＴスイッチにおいて、前記第１のスルーホールおよび／または前記第２のスルーホールおよび／または前記第３のスルーホールを、順次積層された前記接地導体を介して設置する場合、当該接地導体の一部の領域に、前記第１のスルーホールおよび／または前記第２のスルーホールおよび／または前記第３のスルーホールを、当該接地導体と接触することなく、通過させる間隙を設けてなることを特徴とする。
【００３２】
第１７の技術手段は、前記第１乃至第１６の技術手段のいずれかに記載のＦＥＴスイッチにおいて、前記第１のＦＥＴまたは前記第１のＦＥＴ、前記第２のＦＥＴの配置領域と、前記第２の配線の配置領域とを除く領域に接地導体が積層される層を設け、さらに、当該接地導体上および／または当該接地導体下に、１層以上の誘電体層を備え、前記第１の配線と前記第３の配線とを、前記基板上あるいは前記接地導体が積層された層と異なる層上に配置してなることを特徴とする。
【００３３】
第１８の技術手段は、前記第１乃至第１７の技術手段のいずれかに記載のＦＥＴスイッチにおいて、前記第１の配線、前記第２の配線のうち、一部または全ての配線の特性インピーダンスを、当該ＦＥＴスイッチの入出力インピーダンスよりも高くすることを特徴とする。
【００３４】
第１９の技術手段は、前記第１乃至第１８の技術手段のいずれかに記載のＦＥＴスイッチを(ｎ＋１)個（ｎ：正整数）備え、(ｎ＋１)個の前記ＦＥＴスイッチの前記第２の端子の個数が、それぞれ、ｎ、ｎ１、ｎ２、ｎ３、…、ｎｎ個（ｎ、ｎ１、ｎ２、ｎ３、…、ｎｎ：それぞれのすべてが同一の正整数またはそれぞれの一部が同一の正整数またはそれぞれのすべてが異なる正整数）であって、(ｎ＋１)個の前記ＦＥＴスイッチのうち、ｎ個の前記第２の端子を有する前記ＦＥＴスイッチを第１のＦＥＴスイッチとして、当該第１のＦＥＴスイッチの前記第１の端子を共通の新たな第１の端子とし、当該第１のＦＥＴスイッチのｎ個の前記第２の端子に、それぞれ、残りのｎ個の前記ＦＥＴスイッチの前記第１の端子を接続し、残りのｎ個の前記ＦＥＴスイッチのそれぞれｎ１、ｎ２、ｎ３、…、ｎｎ個の前記第２の端子を、合計（ｎ１＋ｎ２＋ｎ３＋…＋ｎｎ）個の新たな第２の端子とすることにより、ＳＰ（ｎ１＋ｎ２＋ｎ３＋…＋ｎｎ）Ｔスイッチとして構成することを特徴とする。
【発明の効果】
【００３５】
本発明に係わるＦＥＴスイッチによれば、ｎ個（ｎ：正整数）のＦＥＴからなる各ＳＰＳＴスイッチ（単極単投）スイッチを共通接続点(つまり、各ＳＰＳＴスイッチからのｎ本の配線の端部を互いに接続する接続点)に接続して構成したＳＰｎＴスイッチにおいて、各ＳＰＳＴスイッチから共通接続点までのｎ本の配線を最短かつ等長にすることが可能なレイアウト構成を実現しているので、以下のごとき効果を奏することができる。
【００３６】
すなわち、ｎ個のＦＥＴからなる各ＳＰＳＴスイッチから共通接続点までの距離を最短かつ等長とすることにより、ポート間特性を均一にすることができることに加えて、スイッチのＯＮ／ＯＦＦ動作時に、共通接続点からＯＦＦ状態の各ＳＰＳＴスイッチまでの配線によって生じるオープンスタブの影響を大幅に低減することができる。したがって、ＦＥＴスイッチの広帯域動作を実現することができる上に、多ポートスイッチとしての小型化・低コスト化も図ることができる。
【発明を実施するための最良の形態】
【００３７】
以下に、本発明に係わるＦＥＴスイッチの最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００３８】
［本発明の特徴］
本発明の実施形態の説明に先立って、本発明の特徴についてその概要を簡潔にまず説明する。本発明は、複数のＦＥＴ（Field Effect Transistor：電界効果トランジスタ)を各ＳＰＳＴスイッチとして用いてＳＰｎＴ（ｎ：正整数）スイッチを構成するＦＥＴスイッチにおいて、各ＳＰＳＴスイッチから共通接続点(つまり各ＳＰＳＴスイッチからの複数の配線の端部を互いに接続する接続点)までの複数の配線それぞれの長さが最短かつ等長となるように、各ＳＰＳＴスイッチを構成するＦＥＴが配置されることを特徴とするものであり、ＦＥＴスイッチの広帯域化、多ポートスイッチとしての小型化・低コスト化を実現している。
【００３９】
［第１の実施の形態］
まず、本発明の第１の実施の形態に係わるＦＥＴスイッチについて、まず、図１を用いて説明する。図１は、本発明の第１の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔ（Single‐Pole ４‐Throw：単極４投）スイッチのパタンレイアウトを示すレイアウト図である。
【００４０】
図１のＳＰ４Ｔスイッチに示すように、例えばＧａＡｓ等からなる半導体の基板の表面上に、接地導体１を積層し、１本の第１の配線である配線２１０と１個の第１の端子（図示せず）と、ｎ本(ｎ：正整数。図１の場合、ｎ＝４)の第２の配線である配線２１１〜２１４と、ｎ個のＳＰＳＴスイッチを形成するためのｎ個の第１のＦＥＴであるＦＥＴ４１〜４４と、ｎ本の第３の配線である配線２２１〜２２４とｎ個の第２の端子（図示せず）と、を備えることにより、全体として、ＳＰｎＴスイッチ（つまり、図１の場合、ＳＰ４Ｔスイッチ）を構成している。
【００４１】
ここで、ｎ本(図１の場合、ｎ＝４)の第２の配線である配線２１１〜２１４は、一端が互いに接続された配線であり、互いに接続された一端が、分岐点Ａ（つまり、ｎ本の第２の配線が１本になる共通接続点）を形成し、他の一端は、それぞれ、ｎ個（ｎ＝４)の第１のＦＥＴであるＦＥＴ４１〜４４に接続されている。
【００４２】
図１に示すＳＰ４Ｔスイッチでは、第１の端子を構成する１個の共通端子(図示せず)からの第１の配線である配線２１０が、分岐点Ａにおいて、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４にｎ分岐され、ｎ本の配線２１１〜２１４を介して、ｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４のソース（またはドレイン）にそれぞれ接続される。また、ｎ個（ｎ＝４）のＦＥＴ４１〜４４のドレイン（またはソース）は、ｎ本（ｎ＝４）の第３の配線である配線２２１〜２２４にそれぞれ接続され、ｎ個（ｎ＝４）の第２の端子を構成する個別の端子(図示せず)に接続されている。
【００４３】
したがって、１個の第１の端子である共通端子(図示せず)に接続された分岐点Ａを、第１のＦＥＴであるＦＥＴ４１〜４４からなるｎ個（ｎ＝４）の各ＳＰＳＴスイッチの共通端子として見ると、４個のＳＰＳＴスイッチからなるSingle‐Pole ４‐Throw(ＳＰ４Ｔ)スイッチを形成している。このように、分岐点Ａは、第１のＦＥＴであるＦＥＴ４１〜４４からなるｎ個（ｎ＝４）の各ＳＰＳＴスイッチから見ると、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４が１本になる共通接続点でもある。
【００４４】
ここで、４個の第１のＦＥＴであるＦＥＴ４１〜４４は、それぞれ、ゲートフィンガ１本で構成され、かつ、図１に示すように、同一の方向に形成されており、ＦＥＴ４１〜４４のそれぞれのゲートは、互いに平行になるように配置される。
【００４５】
また、１本の第１の配線である配線２１０、ｎ本（ｎ＝４）の第３の配線である配線２２１〜２２４は、いずれも、ギャップを挟んだ接地導体１とともに半導体の基板上に形成されたコプレーナ線路であり、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４も含めて多層配線プロセス等の複雑な製造プロセスは必要ではなく、極めて一般的な半導体集積回路における配線プロセスで比較的低コストに実現することができるものである。なお、分離された接地導体１間は、コプレーナ線路に不要モードが励起されないように、エアブリッジやワイヤなどを用いて接続される(図示せず)。
【００４６】
ｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４のゲートには、ｎ個（ｎ＝４）の第１の抵抗である抵抗５１〜５４がそれぞれ接続され、制御端子(図示せず)からそれぞれ抵抗５１〜５４を経由して各ＦＥＴのゲート制御電圧を印加することによって、配線２１０が接続される共通端子(図示せず。つまり第１の端子)と配線２２１〜２２４がそれぞれ接続される４個の個別端子(図示せず。つまり４個の第２の端子)との間の切替制御が行われる。
【００４７】
また、第１の抵抗である抵抗５１〜５４は、それぞれ、接続される各第１のＦＥＴの直近(近傍)において、あるいは、接続される各第１のＦＥＴと隣接の第１のＦＥＴとの間において、各第１のＦＥＴであるＦＥＴ４１〜４４のゲートに平行に配置され、かつ、各第１のＦＥＴであるＦＥＴ４１〜４４は、それぞれ、ゲートフィンガ１本で構成されているため、ＦＥＴ間隔を拡げることなく、制御信号間の干渉を避けることができる。ＦＥＴ間隔を狭めることは、第２の配線である配線２１１〜２１4の長さを短くすることを可能にし、後述するように、スイッチの動作帯域を拡大することに直結する。
【００４８】
図１に例示した本実施の形態のパタンレイアウトの特徴は、４個の第１のＦＥＴであるＦＥＴ４１〜４４のうち、分岐点Ａからは最も遠くに位置するＦＥＴ４１と４４とは、ＦＥＴ４２、４３と比較して図１の横方向に関して分岐点Ａ点側に近づく方向にシフトするように配置されている点にある。
【００４９】
かくのごときレイアウトを採用することにより、高性能ＦＥＴの製造などの観点から、ゲート加工方位が一般的には一方向に限定されるＦＥＴを複数個用いて多ポートスイッチを構成した場合においても、第２の配線である配線２１１〜２１４のそれぞれを等長な直線として、配線２１１〜２１４の長さを最短かつ等長にすることが可能になり、オープンスタブの影響を大幅に低減することができることに加えて、分岐点Ａから４つのＦＥＴ４１〜４４までの通過特性を揃えることができる。したがって、多ポートスイッチの広帯域化に加えて、ポート間特性の均一化も図ることができる。
【００５０】
なお、第１の端子である共通端子とｎ個（図１の場合、ｎ＝４）の第２の端子である個別端子それぞれとの間の伝送特性を均一にするために、ｎ個の第２の端子とｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４との間を接続する第３の配線である配線２２１〜２２４それぞれの長さについても、互いに等しく形成することが好ましい。
【００５１】
次に、図１のＳＰ４Ｔスイッチとは異なるＳＰ４Ｔスイッチのパタンレイアウトについて図２を用いて説明する。図２は、本発明の第１の実施の形態に係わるＦＥＴスイッチの図１の場合とは異なるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【００５２】
図２に示すＳＰ４Ｔスイッチは、図１に示したＳＰ４Ｔスイッチの場合と異なり、接地導体(図示せず)を、ＧａＡｓ等の半導体の基板７の表面側ではなく、裏面側に備えることによって、基板７の表面に配置される配線２１０、２１１〜２１４、２２１〜２２４は、いずれも、基板７の裏面をグランドとするマイクロストリップ線路となっている。
【００５３】
ここで、マイクロストリップ線路の特性インピーダンスは、基板７の厚さ、誘電率および配線幅等によって決定される。グランド面を裏面に備えた基板７を薄くすればするほど、隣接線路間の相互干渉を抑制し、かつ、線路幅を狭めることができるため、図２のＳＰ４Ｔスイッチのごときパタンレイアウトを採用する場合についても、図１に例示した実施の形態の場合と同様に、多ポートスイッチの小型化および広帯域化を図ることができる。
【００５４】
なお、図２の場合においても、図１の場合と同様、ｎ本（図２の場合、ｎ＝４）の第２の配線である配線２１１〜２１４のそれぞれを等長な直線として、配線２１１〜２１４の長さを最短かつ等長にするとともに、第１の端子である共通端子とｎ個（ｎ＝４）の第２の端子である個別端子のそれぞれとの間の伝送特性を均一にするために、ｎ本（ｎ＝４）の第３の配線である配線２２１〜２２４それぞれの長さについても、互いに等しく形成することが好ましい。
【００５５】
次に、図１、図２のＳＰ４Ｔスイッチとは異なるＳＰ４Ｔスイッチのパタンレイアウトについて図３を用いて説明する。図３は、本発明の第１の実施の形態に係わるＦＥＴスイッチの図１、図２の場合とは異なるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。なお、図３には、第１のＦＥＴであるＦＥＴ４１〜４４のゲートのそれぞれに接続されるべき第１の抵抗である抵抗５１〜５４を図示していない。
【００５６】
図３のＳＰ４Ｔスイッチと図１に示したＳＰ４Ｔスイッチとの相違は、ｎ個（図３の場合、ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４の互いの位置関係が異なっていること、分岐点Ａにおいてｎ分岐している第２の配線である配線２１１〜２１４の互いの位置関係が異なっていること、および、第１のＦＥＴであるＦＥＴ４１〜４４のゲート幅が、それぞれ、第２の配線である配線２１１〜２１４の長さよりも短くなっていることにある。
【００５７】
つまり、図３のＳＰ４Ｔスイッチは、図１に示したＳＰ４Ｔスイッチの場合と異なり、ｎ個（図３の場合、ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４の互いの配置について、第１のＦＥＴを４つのグループに分割し、それぞれのグループに属する各第１のＦＥＴのゲート方位を９０°ずつ順次回転させた位置関係としている。
【００５８】
例えば、図３の場合のＦＥＴ４１〜４４のように、第１のＦＥＴの個数ｎが４個の場合、１個ずつの第１のＦＥＴが属する４つのグループに分割し、それぞれのグループを単位として各第１のＦＥＴのゲート方位が９０°ずつ順次回転する位置関係になっている。この結果、４個の第１のＦＥＴであるＦＥＴ４１〜４４のうち、第１、第３グループのＦＥＴ４１、４３のゲート方位、第２、第４グループのＦＥＴ４２、４４のゲート方位が、それぞれ平行であり、かつ、ＦＥＴ４１、４３とＦＥＴ４２、４４とのゲート方位が、９０°の位置関係になっている。
【００５９】
また、図１に示したＳＰ４Ｔスイッチの場合と異なり、第１の配線である配線２１０が、分岐点Ａにおいて、ｎ個（図３の場合、ｎ＝４）のＦＥＴ４１〜４４のゲート方位に合せて９０°ずつ順次回転させた方向に向かって、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４として、ｎ分岐され、ｎ本の配線２１１〜２１４を介して、ｎ個（ｎ＝４）のＦＥＴ４１〜４４のソース（またはドレイン）にそれぞれ接続されている。
【００６０】
例えば、第１のＦＥＴの個数ｎが４個の図３の場合、第１の配線である配線２１０が、分岐点Ａにおいて、９０°ずつ順次回転させた４個のＦＥＴ４１〜４４のゲート方位に合せて、互いに９０°の位置関係で４本の第２の配線である配線２１１〜２１４として４分岐され、４個の第１のＦＥＴであるＦＥＴ４１〜４４のソース（またはドレイン）にそれぞれ接続されている。
【００６１】
なお、４本の第３の配線である配線２２１〜２２４についても、９０°ずつ順次回転させた４個の第１のＦＥＴであるＦＥＴ４１〜４４のゲート方位に合せて配置されている４個の第２の端子（図示せず）と直線で接続されることにより、各第１のＦＥＴと各第２の端子との間が最短かつ等長で接続される。
【００６２】
さらに、図１に示したＳＰ４Ｔスイッチの場合と異なり、前述のように、ｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４のゲート幅が、それぞれ、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の長さより短くなっている。
【００６３】
ここで、前述のような第１のＦＥＴの配置は、例えば、ＧａＡｓウェハ上に、オリフラ（Orientation Flat）に対して４５°である[０１０]、[００１]の結晶面方位に特性の等しいＦＥＴを形成することができることを利用することによって、実現することができる。
【００６４】
図３のごとき構成により、より一層、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の長さを短くすることができるため、ポート間の特性が高いレベルで均一なスイッチの動作帯城を、より一層拡大することができる。
【００６５】
また、ここで、第１の配線である配線２１０、ｎ本（ｎ＝４）の第２の配線である２１１〜２１４、ｎ本（ｎ＝４）の第３の配線である２２１〜２２４は、いずれも、ギャップを挟んだ接地導体１１〜１５とともに、半導体の基板上に形成されたコプレーナ線路であり、多層配線プロセス等の複雑な製造プロセスは必要ではなく、極めて一般的な半導体集積回路における配線プロセスで比較的低コストに実現することができるものである。なお、分離された接地導体１１〜１５間は、コプレーナ線路に不要モードが励起されないように、エアブリッジやワイヤなどを用いて接続される(図示せず)。
【００６６】
図３のような構成を採用することにより、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４についても、高周波特性の良好な伝送線路にすることができるため、さらなる動作帯城の拡大が可能である。また、ｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４のゲート幅を、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の長さよりも短くしていることにより、ｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４のＯＦＦ時には、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４とともにオープンスタブに見えてしまう第１のＦＥＴであるＦＥＴ４１〜４４の物理長の影響を大幅に低減することができ、ＦＥＴスイッチの動作帯城をさらに拡大することができる。
【００６７】
例えば、電子輸送特性の優れたＩｎＧａＡｓチャネル層を有するHigh Electron Mobility Transistor(ＨＥＭＴ)などを第１のＦＥＴ用として適用することによって、短いゲート幅であっても、ＯＮ抵抗を低減することができるため、挿入損失の低減と広帯域動作とを両立させることも容易に可能である。
【００６８】
次に、図１〜図３のＳＰ４Ｔスイッチとは異なるＳＰ６Ｔスイッチのパタンレイアウトについて図４を用いて説明する。図４は、本発明の第１の実施の形態に係わるＦＥＴスイッチの図１〜図３の場合とは異なるSingle‐Pole ６‐Throw(ＳＰ６Ｔ)スイッチのパタンレイアウトを示すレイアウト図である。
【００６９】
図４に示すＳＰ６Ｔスイッチは、図１のＳＰ４Ｔスイッチと比較して、第１の配線である配線２１０の方向とｎ個（図４の場合、ｎ＝６）の第１のＦＥＴであるＦＥＴ４１〜４６のゲート方向とが直角になっている点が異なっており、多ポート化を図り易い構成となっていることを除いて、以下に説明するように、図１のＳＰ４Ｔスイッチとほぼ同じ構成となっている。
【００７０】
図４のＳＰ６Ｔスイッチでは、第１の端子を構成する１個の共通端子(図示せず)からの第１の配線である配線２１０が、分岐点Ａにおいて、ｎ本（ｎ＝６）の第２の配線である配線２１１〜２１６にｎ分岐（ｎ＝６）され、ｎ本の配線２１１〜２１６を介して、ｎ個（ｎ＝６）の第１のＦＥＴであるＦＥＴ４１〜４６のソース（またはドレイン）にそれぞれ接続される。また、ｎ個（ｎ＝６）のＦＥＴ４１〜４６のドレイン(またはソース)は、ｎ本（ｎ＝６）の第３の配線である配線２２１〜２２６にそれぞれ接続され、ｎ個（ｎ＝６）の第２の端子を構成する個別の端子(図示せず)に接続されている。
【００７１】
したがって、図１の場合と同様、分岐点Ａを、第１のＦＥＴであるＦＥＴ４１〜４６からなるｎ個（ｎ＝６）の各ＳＰＳＴスイッチの共通端子として見ると、６個のＳＰＳＴスイッチからなるSingle‐Pole ６‐Throw(ＳＰ６Ｔ)スイッチを形成している。このように、分岐点Ａは、第１のＦＥＴであるＦＥＴ４１〜４６からなるｎ個（ｎ＝６）の各ＳＰＳＴスイッチから見ると、ｎ本（ｎ＝６）の第２の配線である配線２１１〜２１６が１本になる共通接続点でもある。
【００７２】
ここで、６個の第１のＦＥＴであるＦＥＴ４１〜４６は、それぞれ、ゲートフィンガ１本で構成され、かつ、図４に示すように、同一の方向に形成されており、ＦＥＴ４１〜４６のそれぞれのゲートは、互いに平行になるように配置される。
【００７３】
また、図１の場合と同様、１本の第１の配線である配線２１０、ｎ本（ｎ＝６）の第３の配線である配線２２１〜２２６は、いずれも、ギャップを挟んだ接地導体１とともに半導体の基板上に形成されたコプレーナ線路であり、ｎ本（ｎ＝６）の第２の配線である配線２１１〜２１６も含めて多層配線プロセス等の複雑な製造プロセスは必要ではなく、極めて一般的な半導体集積回路における配線プロセスで比較的低コストに実現することができるものである。なお、分離された接地導体１間は、コプレーナ線路に不要モードが励起されないように、エアブリッジやワイヤなどを用いて接続される(図示せず)。
【００７４】
ｎ個（ｎ＝６）の第１のＦＥＴであるＦＥＴ４１〜４６のゲートには、ｎ個（ｎ＝６）の第１の抵抗である抵抗５１〜５６がそれぞれ接続され、制御端子(図示せず)からそれぞれ抵抗５１〜５６を経由して各ＦＥＴのゲート制御電圧を印加することによって、配線２１０が接続される共通端子(図示せず。つまり第１の端子)と配線２２１〜２２６がそれぞれ接続される６個の個別端子(図示せず。つまり６個の第２の端子)との間の切替制御が行われる。
【００７５】
また、第１の抵抗である抵抗５１〜５６は、図１の場合と同様、それぞれ、接続される各第１のＦＥＴの直近(近傍)において、あるいは、接続される各第１のＦＥＴと隣接の第１のＦＥＴとの間において、各第１のＦＥＴであるＦＥＴ４１〜４６のゲートに平行に配置され、かつ、各第１のＦＥＴであるＦＥＴ４１〜４６は、それぞれ、ゲートフィンガ１本で構成されているため、ＦＥＴ間隔を拡げることなく、制御信号間の干渉を避けることができる。ＦＥＴ間隔を狭めることは、第２の配線である配線２１１〜２１６の長さを短くすることを可能にし、後述するように、スイッチの動作帯域を拡大することに直結する。
【００７６】
図４に例示した本実施の形態のパタンレイアウトの特徴は、図１の場合と同様、６個の第１のＦＥＴであるＦＥＴ４１〜４６のうち、分岐点Ａからは最も遠くに位置するＦＥＴ４３と４４とは、ＦＥＴ４１、４２、４５、４６と比較して図１の横方向に関して分岐点Ａ点側に近づく方向にシフトするように配置されている点にある。
【００７７】
かくのごときレイアウトを採用することにより、高性能ＦＥＴの製造などの観点から、ゲート加工方位が一般的には一方向に限定されるＦＥＴを複数個用いて多ポートスイッチを構成した場合においても、第２の配線である配線２１１〜２１６のそれぞれを等長な直線として、配線２１１〜２１６の長さを最短かつ等長にすることが可能になり、オープンスタブの影響を大幅に低減することができることに加えて、分岐点Ａから６つのＦＥＴ４１〜４６までの通過特性を揃えることができる。したがって、多ポートスイッチの広帯域化に加えて、ポート間特性の均一化も図ることができる。
【００７８】
なお、第１の端子である共通端子とｎ個（図４の場合、ｎ＝６）の第２の端子である個別端子それぞれとの間の伝送特性を均一にするために、ｎ個の第２の端子とｎ個（ｎ＝６）の第１のＦＥＴであるＦＥＴ４１〜４６との間を接続する第３の配線である配線２２１〜２２６それぞれの長さについても、互いに等しく形成することが好ましい。
【００７９】
なお、図１〜図４に例示したＦＥＴスイッチにおいては、第１の配線である配線２１０、第２の配線である配線２１１〜２１４または配線２１１〜２１６を信号線として使用するコプレーナ線路またはマイクロストリップ線路の特性インピーダンスは、好ましくは、配線幅を細くしたり、グランドとのギャップを拡げたりすることによって、それらの配線の一部もしくは全部について、当該ＦＥＴスイッチの入出力インピーダンスよりも高く設定することが望ましい。かくのごとき特性インピーダンスの配線とすることにより、より一層、オープンスタブの影響を相殺することができ、反射損失を改善することができる。
【００８０】
また、図１５の特性図に示したように、反射損失を−１０ｄＢ以下に確保するために、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の実効電気長を、あらかじめ定めた所望の動作周波数において、５度以下とすることが望ましい。
【００８１】
また、図１〜図４に例示したＦＥＴスイッチの各構成要素の配置に関しては、それぞれの図に示すように、１個の第１の端子(図示せず)および１本の第１の配線である配線２１０を除いて、ｎ個（ｎ＝４またはｎ＝６）の第１のＦＥＴであるＦＥＴ４１〜４４またはＦＥＴ４１〜４６、ｎ本（ｎ＝４またはｎ＝６）の第２の配線である配線２１１〜２１４または配線２１１〜２１６を少なくとも含む各構成要素を第１組、第２組として２組に分けて、それぞれの組に属する各構成要素を、基板の互いに対称な位置例えば基板の上下または左右の対称な位置に配置している。
【００８２】
また、図１〜図４のごとき回路構成においては、信号線がグランドに接続されていないため、入力された信号レベルをほぼそのまま出力することができる。したがって、ＲＦ（Radio Frequency）帯の信号を用いる無線通信用途などに加えて、信号直流ロジックレベルに無依存な広帯域ベースバンド信号を利用する高速データ伝送用スイッチとしても利用することができる。
【００８３】
なお、図１〜図４のごとき回路構成のＦＥＴスイッチは、ＳＰ４ＴスイッチやＳＰ６Ｔスイッチに限るものではなく、任意のポート数のＳＰｋＴスイッチ（ｋ：正整数）について適用することができる。
【００８４】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係わるＦＥＴスイッチについて、まず、図５を用いて説明する。図５は、本発明の第２の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。つまり、図５は、図１のＳＰ４Ｔスイッチのパタンレイアウトとは異なり、シリーズ・シャント構成のＦＥＴスイッチに関するパタンレイアントの一例を示すものであり、第１の実施の形態として図１に例示したＳＰ４Ｔスイッチのパタンレイアウトの第１の変型例を示している。
【００８５】
図５のＳＰ４Ｔスイッチの構成においては、図１のＳＰ４Ｔスイッチの場合に比して、さらに、ｎ個(ｎ：正整数。図５の場合、ｎ＝４）の第２のＦＥＴ(シャントＦＥＴ)として、ｎ個のＦＥＴ４１Ｓ〜４４Ｓを備え、さらに、ｎ個（ｎ＝４）の第２のＦＥＴであるＦＥＴ４１Ｓ〜４４Ｓ(シャントＦＥＴ)とｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４（シリーズＦＥＴ）とをそれぞれ接続するためのｍ本（ｍ＝４）の第４の配線である配線２３１〜２３４を備えている。
【００８６】
つまり、図５に示すＳＰ４Ｔスイッチは、図１のＳＰ４Ｔスイッチと比較して、図４の場合と同様に、第１の配線である配線２１０とＦＥＴのゲート方向が直角になっている点が異なっていること、および、前述したように、シリーズＦＥＴを構成している第１のＦＥＴであるＦＥＴ４１〜４４をｎ個（ｎ＝４）備えていることに加えて、シャントＦＥＴを構成する第２のＦＥＴであるＦＥＴ４１Ｓ〜４４Ｓをｎ個（ｎ＝４）追加したシリーズ・シャント構成のスイッチを成している点が異なっている。
【００８７】
図５に示すシリーズ・シャント構成のＳＰ４Ｔスイッチにおいては、それぞれのソース(またはドレイン)が接地され、それぞれのドレイン(またはソース)がｎ個（ｎ＝４）の第１のＦＥＴであるシリーズＦＥＴ４１〜４４のドレイン(またはソース)に、ｎ本（ｎ＝４）の配線２３１〜２３４（つまり第４の配線）を介してそれぞれ接続されたｎ個（ｎ＝４）のシャントＦＥＴ４１Ｓ〜４４Ｓが、第２のＦＥＴとして配置されている。
【００８８】
なお、シリーズＦＥＴ４１〜４４のドレイン(またはソース)とシャントＦＥＴ４１Ｓ〜４４Ｓのドレイン(またはソース)とを、第４の配線である配線２３１〜２３４を介することなく、直接接合させたレイアウトとしても良く、かかる場合については、図５の変型例を示すものとして、図６において後述する。
【００８９】
図５のシリーズ・シャント構成においては、スイッチのＯＮ／ＯＦＦ動作時に、それぞれに第４の配線である配線２３１〜２３４を介して接続されたシリーズＦＥＴ４１〜４４とシャントＦＥＴ４１Ｓ〜４４ＳとのＯＮ／ＯＦＦ状態が、互いに逆になるように制御される。
【００９０】
したがって、信号径路としてＯＦＦの経路については、第１のＦＥＴ側のシリーズＦＥＴ例えばＦＥＴ４１がＯＦＦ、第２のＦＥＴ側のシャントＦＥＴ例えばＦＥＴ４１ＳがＯＮとなるため、第２のＦＥＴ側のシャントＦＥＴ例えばＦＥＴ４１Ｓを通じて信号線例えば配線２１１の他端(分岐点Ａと反対側の端子)が接地されることになり、アイソレーション特性を大幅に向上させることができ、スイッチの広帯域化を図ることができる。
【００９１】
なお、ｎ個（ｎ＝４）の第１のＦＥＴであるシリーズＦＥＴ４１〜４４、ｎ個（ｎ＝４）の第２のＦＥＴであるシャントＦＥＴ４１Ｓ〜４４Ｓのゲート方位は、図５に示すように、それぞれ、互いに平行になるように形成されている。なお、９０°の位置関係になるように形成されても構わない。
【００９２】
ただし、第１のＦＥＴ、第２のＦＥＴそれぞれのゲートに接続されるべき抵抗は図示していないが、図１の場合と同様、ｎ個（ｎ＝４）の第１のＦＥＴであるシリーズＦＥＴ４１〜４４には、それぞれ、ｎ個（ｎ＝４）の第１の抵抗が接続され、ｎ個（ｎ＝４）の第２のＦＥＴであるシャントＦＥＴ４１Ｓ〜４４Ｓには、それぞれ、ｎ個（ｎ＝４）の第２の抵抗が接続されている。ここで、ｎ個（ｎ＝４）の第１の抵抗は、それぞれが接続される第１のＦＥＴの近傍、あるいは、それぞれが接続される第１のＦＥＴと隣接の第１のＦＥＴまたは第２のＦＥＴとの間に配置され、ｎ個（ｎ＝４）の第２の抵抗は、それぞれが接続される第２のＦＥＴの近傍、あるいは、それぞれが接続される第２のＦＥＴと隣接の第１のＦＥＴまたは第２のＦＥＴとの間に配置される。
【００９３】
ここで、４本の第４の配線である配線２３１〜２３４によりそれぞれ接続されるシリーズＦＥＴ４１〜４４とシャントＦＥＴ４１Ｓ〜４４Ｓとは、図５に示すように、それぞれについて同一直線上に並ぶように配置し、かつ、シリーズＦＥＴ４１〜４４とシャントＦＥＴ４１Ｓ〜４４Ｓとをそれぞれに接続する４本の第４の配線である配線２３１〜２３４は、それぞれ直線で形成され、かつ、互いに同じ長さに揃えるように配置される。
【００９４】
かくのごときパタンレイアウトを採用することにより、分岐点Ａと４個の第１のＦＥＴであるシリーズＦＥＴ４１〜４４のソース(またはドレイン)との間をそれぞれ接続している４本の第２の配線である配線２１１〜２１４の長さを、図１のシリーズＦＥＴのみで構成した実施の形態の場合と同一に保ったまま、シリーズ・シャント構成のスイッチを実現することができ、ポート間特性の均一なスイッチの広帯域化を図ることができる。
【００９５】
次に、図５のＳＰ４Ｔスイッチとは異なるＳＰ４Ｔスイッチのパタンレイアウトについて図６を用いて説明する。図６は、本発明の第２の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチの図５の場合とは異なるパタンレイアウトを示すレイアウト図である。つまり、図４は、第１の実施の形態として図１に例示したＳＰ４Ｔスイッチのパタンレイアウトの第２の変型例を示している。
【００９６】
図６のＳＰ４Ｔスイッチの構成においては、配線構造として、図１等に例示したコプレーナ線路とは異なり、半導体の基板の表面に、接地導体１および図示していない誘電体層や接地導体が順に積層されており、さらに、図１のＳＰ４Ｔスイッチの場合に比して、図５の場合と同様、ｎ個(図６の場合、ｎ＝４）の第２のＦＥＴ(シャントＦＥＴ)として、ｎ個のＦＥＴ４１Ｓ〜４４Ｓを備えている。
【００９７】
ただし、ｎ個(ｎ＝４）の第１のＦＥＴとｎ個(ｎ＝４）の第２のＦＥＴとの接続形態については、図５の場合とは異なり、第４の配線である配線２３１〜２３４を設ける代わりに、ｎ個（ｎ＝４）の第２のＦＥＴであるＦＥＴ４１Ｓ〜４４Ｓ(シャントＦＥＴ)のドレイン(またはソース)をｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４（シリーズＦＥＴ）のドレイン(またはソース)にそれぞれ直接接合しており、直接接合型のシリーズ・シャント構成のパタンレイアウトとしている。
【００９８】
また、配線構造（配線の種類）としては、図１等に例示したコプレーナ線路とは異なり、半導体の基板の表面には、接地導体１および図示していない１層以上の誘電体層が順に積層され、第１の配線である配線２１０、ｎ本（ｎ＝４)の第２の配線を形成する配線２１１〜２１４、および、ｎ個（ｎ＝４)の第２の端子にそれぞれ接続するｎ本（ｎ＝４)の第３の配線である配線２２１〜２２４は、半導体の基板上および各誘電体層も含めた各層のうち、いずれかの層上に形成されることにより、接地導体１をグランドとするマイクロストリップ線路となっている。
【００９９】
ここで、好ましくは、ｎ本（ｎ＝４)の第２の配線である配線２１１〜２１４間の相互干渉を低減することができるように、少なくとも、第２の配線である配線２１１〜２１４および接地導体が、半導体の基板上および１層以上の誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成されるようにし、各誘電体層の厚さが、数μｍ〜１０μｍ程度に設定されることが望ましい。ここで、第２の配線である配線２１１〜２１４は、第１の配線である配線２１０、第３の配線である配線２２１〜２２４と必ずしも同じ層上に形成される必要はなく、異なる層上に形成されても構わない。
【０１００】
同様に、第１の配線である配線２１０、第３の配線である配線２２１〜２２４に関しても、第１の配線である配線２１０、第３の配線である配線２２１〜２２４が、半導体の基板上および１層以上の誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成されることが望ましい。
【０１０１】
かくのごとき配線構造を採用することにより、配線間の干渉を低減することが容易になるため、例えば４本の第２の配線である配線２１１〜２１４の間隔を狭めることができる。この結果、４本の配線２１１〜２１４の長さを短くすることができとともに、高周波特性が良好な特性インピーダンスの定まった伝送線路とすることができるため、スイッチのより一層の広帯域動作を図ることができる。
【０１０２】
なお、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の他の一端とｎ個(ｎ＝４)の第１のＦＥＴであるＦＥＴ４１〜４４とのそれぞれの接続は、ｎ個(ｎ＝４)の第２のスルーホールであるスルーホール３１１〜３１４を介して行われ、ｎ本（ｎ＝４）の第３の配線である配線２２１〜２２４とｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４とのそれぞれの接続は、ｎ個(ｎ＝４)の第３のスルーホールであるスルーホール３２１〜３２４を介して行われる。
【０１０３】
ここで、順次積層された接地導体を介して、ｎ個(ｎ＝４)の第２のスルーホールであるスルーホール３１１〜３１４、ｎ個(ｎ＝４)の第３のスルーホールであるスルーホール３２１〜３２４を設置する場合、当該接地導体の一部の領域には、ｎ個(ｎ＝４)の第２のスルーホールであるスルーホール３１１〜３１４、ｎ個(ｎ＝４)の第３のスルーホールであるスルーホール３２１〜３２４を、それぞれ、当該接地導体に接触することなく、貫通させるための間隙が設けられている。
【０１０４】
一方、図６に示すＳＰ４ＴスイッチにおけるＦＥＴの配置方法に関しては、第１のＦＥＴであるＦＥＴ４１〜４４のドレイン(またはソース)と第２のＦＥＴであるシャントＦＥＴ４１Ｓ〜４４Ｓのドレイン(またはソース)とを、配線(図５の場合の第４の配線である配線２３１〜２３４)を介することなく、直接接合させ、さらに、分岐点Ａの水平方向に対して図の上下に対称な位置に配置した構成となっている点が、図５に例示したＳＰ４Ｔスイッチの場合とは異なっている。
【０１０５】
つまり、例えば、分岐点Ａの右上方向のＳＰＳＴスイッチには、第２の配線の一つである配線２１１および第２のスルーホールの一つであるスルーホール３１１を介して、第１のＦＥＴの一つであるシリーズＦＥＴ４１のソース(またはドレイン)が接続され、シリーズＦＥＴ４１のドレイン(またはソース)は、ソース(またはドレイン)が接地された第２のＦＥＴの一つであるシャントＦＥＴ４１Ｓのドレイン(またはソース)に直接接合されるとともに、第３のスルーホールの一つであるスルーホール３２１を介して、第３の配線の一つである配線２２１に接続された状態で配置されている。
【０１０６】
かかるパタンレイアウトと同様の構成として、例えば、図６の分岐点Ａの右下方向に位置するＳＰＳＴスイッチに関しても、配線２１２、スルーホール３１２、ＦＥＴ４２、シャントＦＥＴ４２Ｓ、スルーホール３２２、配線２２２の各構成要素については、分岐点Ａの右上に位置している各構成要素と上下に対称な位置関係で配置されている。
【０１０７】
このようなＦＥＴの構成を採用することにより、ＦＥＴ間の間隔を、図５に例示した構成の場合よりもさらに狭めることができ、前述した配線の効果（つまり、第２の配線である配線２１１〜２１４の長さを短くすることができること）と合せて、より一層スイッチの広帯域化を図ることができる。
【０１０８】
また、図５、図６のようなＳＰ４Ｔスイッチの場合においても、図１５の特性図に示したように、反射損失を−１０ｄＢ以下に確保するために、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の実効電気長を、あらかじめ定めた所望の動作周波数において、５度以下とすることが望ましい。
【０１０９】
なお、図５、図６に例示したＳＰ４Ｔスイッチに限定されることなく、例えば、図３に例示したように、第１のＦＥＴであるＦＥＴ４１〜４４および第２のＦＥＴであるＦＥＴ４１Ｓ〜４４Ｓのゲート方位を、互いに平行または９０°ずつ回転させた方向に配置した構成としても良いし、図４に例示したようなＳＰ６Ｔスイッチなど、任意のポート数のＳＰｋＴスイッチ（ｋ：正整数）についても、同様な構成を適用することができる。
【０１１０】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係わるＦＥＴスイッチについて、図７、図８を用いて説明する。図７は、本発明の第３の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。また、図８は、図７のパタンレイアウト構造を分かり易く示すための説明図であり、図８(Ａ)は、図７の各構成要素のうち、接地導体１２および接地導体１１、１２間を接続するスルーホール３４１〜３４３を取り除いた状態のパタンレイアウトを示すレイアウト図であり、図８(Ｂ)は、図７のＹ‐Ｙ′面における断面図を示している。
【０１１１】
図７、図８に例示するＦＥＴスイッチは、ＳＰ４Ｔスイッチを構成しており、１個の第１の端子を構成する共通端子(図示せず)からの配線２１０が、図１の場合と同様、第１の配線として、分岐点Ａに接続され、分岐点Ａにおいて、ｎ本（ｎ：任意の正整数。図７、図８の場合、ｎ＝４）の第２の配線である配線２１１〜２１４にｎ分岐され、ｎ本の配線２１１〜２１４を介して、ｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４１〜４４のソース（またはドレイン）にそれぞれ接続される。また、ｎ個（ｎ＝４）のＦＥＴ４１〜４４のドレイン（またはソース）は、ｎ本（ｎ＝４）の第３の配線である配線２２１〜２２４にそれぞれ接続され、ｎ個（ｎ＝４）の第２の端子を構成する個別の端子(図示せず)に接続されている。
【０１１２】
したがって、１個の第１の端子である共通端子(図示せず)に接続された分岐点Ａを、第１のＦＥＴであるＦＥＴ４１〜４４からなるｎ個（ｎ＝４）の各ＳＰＳＴスイッチの共通端子として見ると、４個のＳＰＳＴスイッチからなるSingle‐Pole ４‐Throw(ＳＰ４Ｔ)スイッチを形成している。このように、分岐点Ａは、第１のＦＥＴであるＦＥＴ４１〜４４からなるｎ個（ｎ＝４）の各ＳＰＳＴスイッチから見ると、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４が１本になる共通接続点でもある。
【０１１３】
ここで、４個の第１のＦＥＴであるＦＥＴ４１〜４４は、それぞれ、ゲートフィンガ１本で構成され、かつ、図７に示すように、同一の方向に形成されており、ＦＥＴ４１〜４４のそれぞれのゲートは、互いに平行になるように配置される。
【０１１４】
また、分岐点Ａを中心とした第１の配線である配線２１０、第２の配線である配線２１１〜２１４が存在する領域に関しては、図６に例示した配線構造と類似の工程により形成される。つまり、図８（Ｂ）に示すように、ＧａＡｓ等の半導体の基板７の表面に、配線２１０、配線２１１〜２１４および接地導体１１が形成された後、１層以上の誘電体層６１、接地導体１２が順に積層される。ここで、誘電体層６１には、その一部の領域に、スルーホール３４１〜３４３を通過させるための間隙（穴）が穿設されており、接地導体１２は、スルーホール３４１〜３４３を介して、半導体基板７上の接地導体１１に接続されている。
【０１１５】
また、第３の配線である配線２２１〜２２８に関しては、図６に例示した配線構造と同様に形成され、半導体の基板７の表面に、接地導体および図示していない１層以上の誘電体層が順に積層され、配線２２１〜２２８は、半導体の基板７上および各誘電体層も含めた各層のうち、いずれかの層上に形成されている。
【０１１６】
かくのごとき構造とすることにより、基板７上に形成した第２の配線である配線２１１〜２１４は、接地導体１２をグランドとした逆型マイクロストリップ線路となり、高周波特性の良好な特性インピーダンスの定まった伝送線路として動作することができる。
【０１１７】
なお、１本の第１の配線である配線２１０、第２の配線である配線２１１〜２１４は、いずれも、ギャップを挟んだ接地導体１１とともに、半導体の基板７上に形成されたコプレーナ線路であり、分離された接地導体１１間はコプレーナ線路に不要モードが励起されないようにエアブリッジやワイヤなどで接続される(図示せず)。
【０１１８】
ここで、好ましくは、誘電体層６１の厚みは、数μｍ〜１０μｍ程度に設定される。このような誘電体層６１の厚みとすることにより、逆型マイクロストリップ線路の信号‐グランド間の間隔を、数μｍ〜１０μｍ程度にすることができるため、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４相互の間隔を狭くしても、互いに不要な電磁結合を低減することができ、ポート数の増大に対応することが容易になる。
【０１１９】
図７、図８に示すＳＰ４Ｔスイッチにおいては、第１のＦＥＴであるＦＥＴ４１〜４４のゲートに、それぞれ、第１の抵抗である抵抗５１〜５４が接続されており、制御端子(図示せず)からそれぞれ抵抗５１〜５４を経由して各ＦＥＴのゲート制御電圧を印加することによって、配線２１０が接続される共通端子(図示せず。つまり第１の端子)と配線２２１〜２２４がそれぞれ接続される４個の個別端子(図示せず。つまり４個の第２の端子)との間の切替制御が行われる。
【０１２０】
また、第１の抵抗である抵抗５１〜５４は、接続される各第１のＦＥＴの直近(近傍)において、あるいは、接続される各第１のＦＥＴと隣接の第１のＦＥＴとの間において、各ＦＥＴのゲートに平行に配置されているため、ＦＥＴ間隔を拡げることなく、制御信号間の干渉を避けることができる。ＦＥＴ間隔を狭めることは、第２の配線である配線２１１〜２１４の長さを短くすることを可能にし、スイッチの動作帯域を拡大することに直結する。
【０１２１】
なお、共通端子（つまり第１の端子)と４個の各個別端子（つまり第２の端子)間との伝送特性を均一にするため、４本の第３の配線である配線２２１〜２２４それぞれの長さは、互いに等しい長さにすることが好ましい。また、４個の第１のＦＥＴであるＦＥＴ４１〜４４のそれぞれのゲートは、前述のように、互いに平行になるように配置される。
【０１２２】
また、第１の配線である配線２１０、第２の配線である配線２１１〜２１４を信号線として使用する伝送線路の特性インピーダンスは、好ましくは、配線幅を細くすることなどによって、それらの配線の一部もしくは全部について、ＦＥＴスイッチの入出力インピーダンスよりも高く設定することが望ましい。かくのごとき特性インピーダンスの配線とすることにより、より一層、オープンスタブの影響を相殺することができ、反射損失を改善することができる。
【０１２３】
また、図１５の特性図に示したように、反射損失を−１０ｄＢ以下に確保するために、ｎ本（ｎ＝４）の第２の配線である配線２１１〜２１４の実効電気長を、あらかじめ定めた所望の動作周波数において、５度以下とすることが望ましい。
【０１２４】
また、図７、図８のごとき回路構成においては、信号線がグランドに接続されていないため、入力された信号レベルをほぼそのまま出力することができる。したがって、ＲＦ帯の信号を用いる無線通信用途などに加えて、信号直流ロジックレベルに無依存な広帯域ベースバンド信号を利用する高速データ伝送用スイッチとしても利用することができる。
【０１２５】
また、図７、図８のごとき構造は、第１の実施の形態における図１、図４や、第２の実施の形態における図５、図６に示したＦＥＴスイッチに適用しても構わないし、ＳＰ８Ｔスイッチなど、任意のＳＰｋＴスイッチ（ｋ：正整数）についても、同様な構成を適用することができる。
【０１２６】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係わるＦＥＴスイッチについて、図９、図１０を用いて説明する。図９は、本発明の第４の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ８Ｔスイッチのパタンレイアウトを示すレイアウト図である。また、図１０は、図９のパタンレイアウト構造を分かり易く示すための説明図であり、図１０(Ａ)は、図９の各構成要素のうち、第１の配線である配線２１０、接地導体１２、第１のスルーホールであるスルーホール３３、および、接地導体１１、１２間を接続するスルーホール３４１〜３４４を取り除いた状態のパタンレイアウトを示すレイアウト図であり、図１０(Ｂ)は、図９のＸ‐Ｘ′面における断面図を示している。
【０１２７】
図９、図１０に例示するＦＥＴスイッチは、ＳＰ８Ｔスイッチを構成しており、１個の第１の端子を構成する共通端子(図示せず)からの配線２１０が、図１の場合と同様、第１の配線として、分岐点Ａに接続され、分岐点Ａにおいて、ｎ本（ｎ：任意の正整数。図９、図１０の場合、ｎ＝８）の第２の配線である配線２１１〜２１８にｎ分岐され、ｎ本の配線２１１〜２１４を介して、ｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８のソース（またはドレイン）にそれぞれ接続される。また、ｎ個（ｎ＝８）のＦＥＴ４１〜４８のドレイン（またはソース）は、ｎ本（ｎ＝８）の第３の配線である配線２２１〜２２８にそれぞれ接続され、ｎ個（ｎ＝８）の第２の端子を構成する個別の端子(図示せず)に接続されている。
【０１２８】
したがって、１個の第１の端子である共通端子(図示せず)に接続された分岐点Ａを、第１のＦＥＴであるＦＥＴ４１〜４８からなるｎ個（ｎ＝８）の各ＳＰＳＴスイッチの共通端子として見ると、８個のＳＰＳＴスイッチからなるSingle‐Pole ８‐Throw(ＳＰ８Ｔ)スイッチを形成している。このように、分岐点Ａは、第１のＦＥＴであるＦＥＴ４１〜４８からなるｎ個（ｎ＝８）の各ＳＰＳＴスイッチから見ると、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８が１本になる共通接続点でもある。
【０１２９】
ここで、８個の第１のＦＥＴであるＦＥＴ４１〜４８は、それぞれ、ゲートフィンガ１本で構成され、かつ、同一の方向に形成されており、ＦＥＴ４１〜４８のそれぞれのゲートは、互いに平行になるように配置される。
【０１３０】
また、ｎ本（ｎ＝８）の第３の配線である配線２２１〜２２８に関しては、図６に例示した配線構造と同様に形成される。つまり、半導体の基板７の表面に、接地導体１１および図示していない１層以上の誘電体層が順に積層され、配線２２１〜２２８は、半導体の基板７上および各誘電体層も含めた各層のうち、いずれかの層上に形成されている。ｎ本（ｎ＝８）の第３の配線である配線２２１〜２２８の一端とｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８のドレイン（またはソース）とは、図６の場合と同様、ｎ個（ｎ＝８）の第３のスルーホールであるスルーホール３２１〜３２８を介して、あるいは、直接、接続される。
【０１３１】
なお、共通端子（つまり第１の端子)と８個の各個別端子（つまり第２の端子)間との伝送特性を均一にするため、８本の第３の配線である配線２２１〜２２８それぞれの長さは、互いに等しい長さにすることが好ましい。また、８個の第１のＦＥＴであるＦＥＴ４１〜４８のそれぞれのゲートは、前述のように、互いに平行になるように配置される。
【０１３２】
また、第１の配線である配線２１０に関しては、図１０（Ｂ）に例示するように、ＧａＡｓ等の半導体の基板７の表面に、８本の第２の配線である配線２１１〜２１８、誘電体層６１、接地導体１２、誘電体層６２が順に積層され、配線２１０は、この誘電体層６２上に形成された構造となっている。ここで、接地導体１２、誘電体層６１、６２には、それらの一部の領域例えば中心部に第１のスルーホールであるスルーホール３３を通過させるための間隙（穴）が穿設されており、配線２１０と配線２１９〜２１８とを接地導体１２と接触することなく接続することができる。また、誘電体層６１には、その一部の領域に、スルーホール３４１〜３４４を通過させるための間隙（穴）が穿設されており、接地導体１２は、スルーホール３４１〜３４４を介して、半導体基板７上の接地導体１１に接続されている。
【０１３３】
つまり、第２の配線である配線２１１〜２１８および第１の配線である配線２１０が存在する領域の半導体の基板７上には、順に１層以上の誘電体層６１、接地導体１２、１層以上の誘電体層６２が積層され、当該領域において、第２の配線である配線２１１〜２１８と第１の配線である配線２１０とが、接地導体１１が形成されていない半導体基板７上および誘電体層６１、６２を含めた各層のうち互いに異なるいずれかの異なる層上に形成され、かつ、第２の配線である配線２１１〜２１８の互いに接続された一端と第１の配線である配線２１０の他の一端(つまり、第１の端子に接続される端子の反対側の端子)は、第１のスルーホールであるスルーホール３３を介して接続される。
【０１３４】
さらに、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の他の一端とｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８のソース（またはドレイン）とは、図６に示した例では第２のスルーホールを介して接続されていたが、本実施の形態の場合は、図１０（Ａ）に示すように、スルーホールを介することなく、直接接続される。
【０１３５】
ここで、図９、図１０のＳＰ８Ｔスイッチの構成においては、ｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８の配置領域とｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の配置領域とを除く領域に、接地導体１２が積層される層を設け、さらに、当該接地導体１２上および／または当該接地導体１２下に、１層以上の誘電体層６１、６２を備え、１本の第１の配線である配線２１０とｎ本（ｎ＝８）の第３の配線である配線２２１〜２２８とを、基板７上あるいは接地導体１１、１２が積層された層とは異なる層上に配置した構成としているが、例えば、第２に実施の形態として図６に示したようなシリーズ・シャント構成のＦＥＴスイッチの場合も同様の構成を採用することができる。
【０１３６】
つまり、例えば、図６のＦＥＴスイッチと同様のシリーズ・シャント構成のＳＰ８Ｔスイッチを構成する場合、接地導体１２が積層される層は、前述のｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８の配置領域とｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の配置領域とを除く領域のみならず、ｎ個（ｎ＝８）の第２のＦＥＴであるＦＥＴ４１Ｓ〜４８Ｓ(シャントＦＥＴ)の配置領域をも除く領域に積層されることになる。
【０１３７】
図９、図１０に示すような構造は、例えば、ポリイミドなどを絶縁層間膜として使用し、半導体の基板７上においてポリイミドの塗布、加熱硬化、ドライエッチングによるスルーホール形成という製造工程を繰り返すことによって実現することができる。なお、第３の配線である２２１〜２２８の領域に適用される誘電体層に関しても、誘電体層６１あるいは誘電体層６１および誘電体層６２によって構成することにより、図９、図１０に示した全ての配線構造を共通の製造工程を用いて実現することができる。
【０１３８】
このような構成とすることにより、スルーホール部を除き、全ての信号配線を高周波信号の伝送に適した特性インピーダンスとしてあらかじめ定めた特性の伝送線路として形成することができるため、スイッチの広帯域動作が容易になる。
【０１３９】
さらに、第１の配線である配線２１０と第２の配線である配線２１１〜２１８との間に、接地導体１２を設けることが可能になり、よって、配線２１０と配線２１１〜２１８との間の電磁結合をなくすことができるため、電磁結合による悪影響を懸念することなく、配線２１１〜２１８をレイアウトすることが可能になる。
【０１４０】
つまり、電磁結合によるポート間特性のバラツキを懸念することなく、配線２１１〜２１８の最短かつ等長化に最適なレイアウトとすることができる。
【０１４１】
一方、接地導体１２が存在しない場合には、電磁結合の強弱により(例えば、図９、図１０(Ａ）に示すように配線２１０に近い配線２１１、２１８に関しては、両者の電磁結合が強くなり、配線２１０から離れた配線２１４、２１５に関しては、両者の電磁結合が弱くなることから)、ポート間特性の均一化が困難であり、その影響を低減するためには、レイアウトの自由度が制限されることになる。
【０１４２】
なお、誘電体層６１、６２の厚みを、それぞれ、数μｍ〜１０μｍ程度に設定することによって、配線２１０、配線２１１〜２１８のそれぞれから接地導体１２までの距離をそれぞれ数μｍ〜１０μｍ程度にすることができるため、配線２１１〜２１８相互の間隔を狭くしても、互いの不要な電磁結合を低減することができ、ポート数の増大に対応することが容易になる。
【０１４３】
図９、図１０に示すＳＰ８Ｔスイッチにおいては、第１のＦＥＴであるＦＥＴ４１〜４８のゲートに、それぞれ、第１の抵抗である抵抗５１〜５８が接続されており、制御端子(図示せず)からそれぞれ抵抗５１〜５８を経由して各ＦＥＴのゲート制御電圧を印加することによって、配線２１０が接続される共通端子(図示せず。つまり第１の端子)と配線２２１〜２２８がそれぞれ接続される８個の個別端子(図示せず。つまり８個の第２の端子)との間の切替制御が行われる。
【０１４４】
また、第１の抵抗である抵抗５１〜５８は、接続される各第１のＦＥＴの直近(近傍)において、あるいは、接続される各第１のＦＥＴと隣接の第１のＦＥＴとの間において、各ＦＥＴのゲートに平行に配置されているため、ＦＥＴ間隔を拡げることなく、制御信号間の干渉を避けることができる。ＦＥＴ間隔を狭めることは、第２の配線である配線２１１〜２１８の長さを短くすることを可能にし、スイッチの動作帯域を拡大することに直結する。
【０１４５】
次に、図９、図１０のＳＰ８Ｔスイッチとは異なるＳＰ８Ｔスイッチのパタンレイアウトについて図１１、図１２を用いて説明する。図１１は、本発明の第４の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ８Ｔスイッチの図９の場合とは異なるパタンレイアウトを示すレイアウト図である。また、図１２は、図１１のパタンレイアウト構造を分かり易く示すための説明図であり、図１１の各構成要素のうち、第１の配線である配線２１０、接地導体１２、第１のスルーホールであるスルーホール３３、および、接地導体１１、１２間を接続するスルーホール３４１〜３４５を取り除いた状態のパタンレイアウトを示している。
【０１４６】
なお、図１１、図１２には、第１のＦＥＴであるＦＥＴ４１〜４８のゲートのそれぞれに接続されるべき第１の抵抗である抵抗５１〜５８は、図示していないが、図９、図１０の場合と同様、それぞれの第１の抵抗が接続される第１のＦＥＴの近傍、あるいは、当該第１のＦＥＴと隣接の第１のＦＥＴとの間に配置されている。
【０１４７】
図１１、図１２のＳＰ８Ｔスイッチは、図９、図１０に例示した本実施の形態のＳＰ８Ｔスイッチと類似のＳＰ８Ｔスイッチであり、以下には、図９、図１０に示したＳＰ８Ｔスイッチの場合との相違を中心に説明する。
【０１４８】
図１１、図１２のＳＰ８Ｔスイッチと図９、図１０に示したＳＰ８Ｔスイッチとの相違は、ｎ個（図１１、図１２の場合、ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８の互いの位置関係が異なっていること、分岐点Ａにおいてｎ分岐している第２の配線である配線２１１〜２１８の互いの位置関係が異なっていること、および、第１のＦＥＴであるＦＥＴ４１〜４８のゲート幅が、それぞれ、第２の配線である配線２１１〜２１８の長さよりも短くなっていることにある。
【０１４９】
つまり、図１１、図１２のＳＰ８Ｔスイッチは、図９、図１０に示したＳＰ８Ｔスイッチの場合と異なり、第１の実施の形態における図３の場合と同様に、ｎ個（図１１、図１２の場合、ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８の互いの配置について、第１のＦＥＴを４つのグループに分割し、それぞれのグループに属する各第１のＦＥＴのゲート方位を９０°ずつ順次回転させた位置関係としている。
【０１５０】
例えば、図１１、図１２の場合のＦＥＴ４１〜４８のように、第１のＦＥＴの個数ｎが８個の場合、２個ずつの第１のＦＥＴが属する４つのグループに分割し、それぞれのグループを単位として、各第１のＦＥＴのゲート方位が９０°ずつ順次回転する位置関係になっている。この結果、８個の第１のＦＥＴであるＦＥＴ４１〜４８のうち、第１のグループに属するＦＥＴ４１、４２、第３のグループに属するＦＥＴ４５、４６のゲート方位は、それぞれ平行であり、第２のグループに属するＦＥＴ４３、４４、第４のグループに属するＦＥＴ４７、４８のゲート方位は、それぞれ平行であり、かつ、第１のグループに属するＦＥＴ４１、４２および第３のグループに属するＦＥＴ４５、４６のゲート方位と、第２のグループに属するＦＥＴ４３、４４および第４のグループに属するＦＥＴ４７、４８のゲート方位とが、９０°の位置関係になっている。
【０１５１】
また、図９、図１０に示したＳＰ８Ｔスイッチの場合と異なり、第１の配線である配線２１０が、分岐点Ａにおいて、ｎ個（図１１、図１２の場合、ｎ＝８）のＦＥＴ４１〜４８のゲート方位に合せて９０°ずつ順次回転させた方向に向かって、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８として、ｎ分岐され、ｎ本の配線２１１〜２１８を介して、ｎ個（ｎ＝８）のＦＥＴ４１〜４８のソース（またはドレイン）にそれぞれ接続されている。
【０１５２】
例えば、第１のＦＥＴの個数ｎが８個の図１１、図１２の場合、各第１のＦＥＴに接続される８本の第２の配線である配線２１１〜２１８も２本ずつの４つのグループに分割され、第１の配線である配線２１０が、分岐点Ａにおいて、８分岐される際に、２個ずつの第１のＦＥＴが属する４つのグループを単位として、それぞれ、９０°ずつ順次回転させた８個のＦＥＴ４１〜４８のゲート方位に合せて、各グループに対応して９０°ずつ順次回転させた位置関係に配置された配線２１１、２１２、配線２１３、２１４、配線２１５、２１６、配線２１７、２１８それぞれを介して、８個の第１のＦＥＴであるＦＥＴ４１〜４８のソース（またはドレイン）にそれぞれ接続されている。
【０１５３】
なお、８本の第３の配線である配線２２１〜２２８についても、８本の第２の配線である配線２１１〜２１８と同様に、２本ずつの４つのグループに分割され、それぞれのグループを単位として、９０°ずつ順次回転させて、８個の第１のＦＥＴであるＦＥＴ４１〜４８のゲート方位に合せて配置されている８個の第２の端子（図示せず）と、各第１のＦＥＴとの間が、それぞれ、等長となるように接続される。
【０１５４】
さらに、図９、図１０に示したＳＰ８Ｔスイッチの場合と異なり、前述のように、ｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８のゲート幅が、それぞれ、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の長さより短くなっている。
【０１５５】
ここで、前述のような第１のＦＥＴの配置は、例えば、ＧａＡｓウェハ上に、オリフラに対して４５°である[０１０]、[００１]の結晶面方位に特性の等しいＦＥＴを形成することができることを利用することによって、実現することができる。
【０１５６】
図１１、図１２のごとき構成により、より一層、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の長さを短くすることができるため、ポート間の特性が高いレベルで均一なスイッチの動作帯城を、より一層拡大することができる。
【０１５７】
図１１、図１２のような構成を採用することにより、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８についても、高周波特性の良好な伝送線路にすることができるため、さらなる動作帯城の拡大が可能である。
【０１５８】
また、ｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８のゲート幅を、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の長さよりも短くしていることにより、ｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４１〜４８のＯＦＦ時には、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８とともにオープンスタブに見えてしまう第１のＦＥＴであるＦＥＴ４１〜４８の物理長の影響を大幅に低減することができ、ＦＥＴスイッチの動作帯城をさらに拡大することができる。
【０１５９】
例えば、電子輸送特性の優れたＩｎＧａＡｓチャネル層を有するHigh Electron Mobility Transistor(ＨＥＭＴ)などを第１のＦＥＴ用として適用することによって、短いゲート幅であっても、ＯＮ抵抗を低減することができるため、挿入損失の低減と広帯域動作とを両立させることも容易に可能である。
【０１６０】
図１１、図１２に示すパタンレイアウトのＳＰ８Ｔスイッチに関する以上に説明したような効果により、反射特性およびポート間特性の均一なＳＰ８Ｔスイッチの広帯域動作を実現することができる上に、小型化・低コスト化も図ることができる。
【０１６１】
なお、第１の配線である配線２１０、第２の配線である配線２１１〜２１８を信号線として使用する伝送線路の特性インピーダンスは、好ましくは、配線幅を細くすることなどによって、それらの配線の一部もしくは全部について、ＦＥＴスイッチの入出力インピーダンスよりも高く設定することが望ましい。かくのごとき特性インピーダンスの配線とすることにより、より一層、オープンスタブの影響を相殺することができ、反射損失を改善することができる。
【０１６２】
また、図１５の特性図に示したように、反射損失を−１０ｄＢ以下に確保するために、ｎ本（ｎ＝８）の第２の配線である配線２１１〜２１８の実効電気長を、あらかじめ定めた所望の動作周波数において、５度以下とすることが望ましい。
【０１６３】
また、図９〜図１２のごとき回路構成においては、信号線がグランドに接続されていないため、入力された信号レベルをほぼそのまま出力することができる。したがって、ＲＦ帯の信号を用いる無線通信用途などに加えて、信号直流ロジックレベルに無依存な広帯域ベースバンド信号を利用する高速データ伝送用スイッチとしても利用することができる。
【０１６４】
なお、図１０（Ｂ）の断面図に示した構成と異なる構成としても良く、例えば、配線２１０と配線２１１〜２１８との位置関係を逆にして、配線２１０を半導体の基板７上に、配線２１１〜２１８を誘電体層６２上に配するような構成であっても構わない。
【０１６５】
また、図９〜図１２のような構造を、第１の実施の形態における図１、図３、図４、第２の実施の形態における図５、図６、第３の実施の形態における図７、図８に示したＦＥＴスイッチに適用しても構わないし、ＳＰ４Ｔスイッチなど、任意のポート数のＳＰｋＴスイッチ（ｋ：正整数）についても、同様な構成を適用することができる。
【０１６６】
［第５の実施の形態］
次に、本発明の第５の実施の形態に係わるＦＥＴスイッチについて、図１３を用いて説明する。図１３は、本発明の第５の実施の形態に係わるＦＥＴスイッチの一例のパタンレイアウトを示すレイアウト図であり、図１、図２、図３、図５、図６、図７、図８のいずれかに例示したＳＰ４Ｔスイッチを５個用いた２段のスイッチ構成とすることにより、ＳＰ１６Ｔスイッチを構成する例を示している。
【０１６７】
図１３に例示するＳＰ１６ＴスイッチのようなＦＥＴスイッチの場合、当該ＦＥＴスイッチとしての新たな第１の端子に接続される第１の配線２１０の一端には、第１段目を形成するＳＰ４Ｔスイッチ８１の共通端子(つまり第１の端子)が接続され、ＳＰ４Ｔスイッチ８１のｎ個（ｎ＝４）の個別端子(つまり第２の端子)それぞれには、第２段目を形成する４個のＳＰ４Ｔスイッチ８１〜８５の共通端子(つまり第１の端子)が、それぞれ、接続され、ＳＰ４Ｔスイッチ８１〜８５の個別端子(つまり第２の端子)それぞれは、第３の配線である配線２２１〜２２４、２２５〜２２８、２２９〜２２１２、２２１３〜２２１６を介して、当該ＦＥＴスイッチの合計１６個の新たな第２の端子に接続されることによって、１個の第１の端子と１６個の第２の端子との間の切替制御が行われる。
【０１６８】
図１３に例示するＳＰ１６Ｔスイッチの場合、第１段目のＳＰ４Ｔスイッチ８１、第２段目のＳＰ４Ｔスイッチ８１〜８５と、２段構成となるデメリットは生じるものの、各ＳＰ４Ｔスイッチは、前述の各実施の形態において説明したように、いずれも、小型でかつ広帯域な特性を有しているため、図１３のＳＰ１６Ｔスイッチも、小型かつ広帯域化することが可能になる。
【０１６９】
なお、ＳＰ４Ｔスイッチに代わり、例えば、図４に例示したＳＰ６Ｔスイッチ（ｎ=６の場合）を７個（つまり（ｎ＋１）＝７の場合）用いて、ＳＰ３６Ｔスイッチ（つまりｎ２＝３６）を構成するようにしても良い。つまり、一般的に、ｎ個（ｍ：任意の正整数）のポート数のＳＰｎＴスイッチを(ｎ＋１)個用いてＳＰｎ２Ｔスイッチを構成しても良い。
【０１７０】
あるいは、ＳＰｎＴスイッチと異なるポート数のＳＰｍＴスイッチなどを組み合わせたりすることにより、任意のポート数を有する多ポートスイッチとして構成するようにしても構わない。例えば、(ｎ＋１)個のＦＥＴスイッチとして、ＳＰ４Ｔスイッチ１個とＳＰ６Ｔスイッチ４個とを用いて、新たな第１の端子に接続するための第１段目のスイッチをＳＰ４Ｔスイッチとし、第２段目のスイッチを４個のＳＰ６Ｔスイッチとして、合計２４個の新たな第２の端子を有するＳＰ２４Ｔスイッチとして構成しても良い。または、(ｎ＋１)個のＦＥＴスイッチとして、ＳＰ４Ｔスイッチ２個とＳＰ５Ｔスイッチ１個とＳＰ６Ｔスイッチ１個とＳＰ７Ｔスイッチ１個とを用いて、新たな第１の端子に接続するための第１段目のスイッチをＳＰ４Ｔスイッチとし、４個の第２段目のスイッチを、ＳＰ４Ｔスイッチ、ＳＰ５Ｔスイッチ、ＳＰ６Ｔスイッチ、ＳＰ７Ｔスイッチそれぞれ１個ずつとして、合計２２個の新たな第２の端子を有するＳＰ２２Ｔスイッチとして構成しても良い。
【０１７１】
つまり、(ｎ＋１)個（ｎ：正整数）のＦＥＴスイッチについて、(ｎ＋１)個のＦＥＴスイッチの第２の端子の個数が、それぞれ、ｎ、ｎ１、ｎ２、ｎ３、…、ｎｎ個（ｎ、ｎ１、ｎ２、ｎ３、…、ｎｎ：それぞれのすべてが同一の正整数またはそれぞれの一部が同一の正整数またはそれぞれのすべてが異なる正整数）とした場合において、(ｎ＋１)個のＦＥＴスイッチのうち、ｎ個の第２の端子を有するＦＥＴスイッチを第１段目に位置する第１のＦＥＴスイッチとして、当該第１のＦＥＴスイッチの第１の端子を共通の新たな第１の端子とし、当該第１のＦＥＴスイッチのｎ個の第２の端子に、それぞれ、残りのｎ個のＦＥＴスイッチの第１の端子を接続し、残りのｎ個のＦＥＴスイッチのそれぞれｎ１、ｎ２、ｎ３、…、ｎｎ個の第２の端子を、合計（ｎ１＋ｎ２＋ｎ３＋…＋ｎｎ）個の新たな第２の端子とすることにより、ＳＰ（ｎ１＋ｎ２＋ｎ３＋…＋ｎｎ）Ｔスイッチとして構成するようにしても良い。
【図面の簡単な説明】
【０１７２】
【図１】本発明の第１の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図２】本発明の第１の実施の形態に係わるＦＥＴスイッチの図１の場合とは異なるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図３】本発明の第１の実施の形態に係わるＦＥＴスイッチの図１、図２の場合とは異なるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図４】本発明の第１の実施の形態に係わるＦＥＴスイッチの図１〜図３の場合とは異なるＳＰ６Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図５】本発明の第２の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図６】本発明の第２の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチの図５の場合とは異なるパタンレイアウトを示すレイアウト図である。
【図７】本発明の第３の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ４Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図８】図７のパタンレイアウト構造を分かり易く示すための説明図である。
【図９】本発明の第４の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ８Ｔスイッチのパタンレイアウトを示すレイアウト図である。
【図１０】図９のパタンレイアウト構造を分かり易く示すための説明図である。
【図１１】本発明の第４の実施の形態に係わるＦＥＴスイッチの一例であるＳＰ８Ｔスイッチの図９の場合とは異なるパタンレイアウトを示すレイアウト図である。
【図１２】図１１のパタンレイアウト構造を分かり易く示すための説明図である。
【図１３】本発明の第５の実施の形態に係わるＦＥＴスイッチの一例のパタンレイアウトを示すレイアウト図である。
【図１４】従来のＳＰ８Ｔスイッチの接続構成を示す回路図である。
【図１５】図１４のＳＰ８Ｔスイッチにおける信号特性のシミュレーション結果を示す特性図である。
【図１６】従来のＳＰ８Ｔスイッチの図１４とは異なる構成を示す回路図である。
【符号の説明】
【０１７３】
１，１１〜１５…接地導体、２１０，２１１〜２１８，２２１〜２２１６，２３１〜２２４…配線、３１１〜３１４，３２１〜３２８，３３，３４１〜３４５…スルーホール、４１〜４８…ＦＥＴ、４１Ｓ〜４４Ｓ…シャントＦＥＴ、５１〜５６…抵抗、６１，６２…誘電体層、７…基板、８１〜８５…ＳＰ４Ｔスイッチ、９１〜９８…ＳＰＳＴスイッチ、１０１，１０２，１０１１，１０１２，１０２１，１０２２，１０１１１，１０１１２，１０１２１，１０１２２，１０２１１，１０２１２，１０２２１，１０２２２…ＳＰＳＴスイッチ。
【特許請求の範囲】
【請求項１】
基板に、１個の第１の端子と、ｎ個(ｎ:正整数)の第２の端子と、ｎ個の第１のＦＥＴと、１本の第１の配線と、ｎ本の第２の配線と、ｎ本の第３の配線とを備えてなるＦＥＴスイッチであって、
前記第１の配線の一端は、前記第１の端子に接続され、他の一端は、ｎ本の前記第２の配線の互いに接続された一端に接続され、
ｎ本の前記第２の配線の他の一端は、それぞれ、ｎ個の前記第１のＦＥＴのソースまたはドレインに接続され、
ｎ個の前記第１のＦＥＴのドレインまたはソースは、それぞれ、ｎ本の前記第３の配線の一端に接続され、ｎ本の前記第３の配線の他の一端は、それぞれ、ｎ個の前記第２の端子に接続され、
ｎ本の前記第２の配線は、それぞれ、直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とするＦＥＴスイッチ。
【請求項２】
請求項１に記載のＦＥＴスイッチにおいて、
ｎ本の前記第２の配線の実効電気長が、それぞれ、あらかじめ定めた所望の動作周波数において、５度以下であることを特徴とするＦＥＴスイッチ。
【請求項３】
請求項１または２に記載のＦＥＴスイッチにおいて、
ｎ個の前記第１のＦＥＴのゲートフィンガは、それぞれ、１本であることを特徴とするＦＥＴスイッチ。
【請求項４】
請求項１乃至３のいずれかに記載のＦＥＴスイッチにおいて、
ｎ個の前記第１のＦＥＴのゲート幅は、それぞれ、ｎ本の前記第２の配線の長さ以下であることを特徴とするＦＥＴスイッチ。
【請求項５】
請求項１乃至４のいずれかに記載のＦＥＴスイッチにおいて、
ｎ個の前記第１のＦＥＴのゲートにそれぞれ接続されるｎ個の第１の抵抗を備え、
ｎ個の前記第１の抵抗は、それぞれが接続される前記第１のＦＥＴの近傍、あるいは、当該第１のＦＥＴと隣接の前記第１のＦＥＴとの間に配置されてなることを特徴とするＦＥＴスイッチ。
【請求項６】
請求項１乃至５のいずれかに記載のＦＥＴスイッチにおいて、
さらに、ｎ個の第２のＦＥＴを備え、
ｎ個の前記第２のＦＥＴのソースまたはドレインは接地され、ｎ個の前記第２のＦＥＴのドレインまたはソースは、それぞれ、ｎ個の前記第１のＦＥＴのドレインまたはソースに直接接合されてなることを特徴とするＦＥＴスイッチ。
【請求項７】
請求項６に記載のＦＥＴスイッチにおいて、
さらに、ｎ本の第４の配線を備え、
ｎ個の前記第２のＦＥＴのドレインまたはソースは、ｎ個の前記第１のＦＥＴのドレインまたはソースに、それぞれ直接接合されることに代わり、ｎ本の前記第４の配線を介して、それぞれ接続されてなることを特徴とするＦＥＴスイッチ。
【請求項８】
請求項７に記載のＦＥＴスイッチにおいて、
ｎ本の前記第４の配線は、それぞれ直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とするＦＥＴスイッチ。
【請求項９】
請求項６乃至８のいずれかに記載のＦＥＴスイッチにおいて、
ｎ個の前記第２のＦＥＴのゲートにそれぞれ接続される第２のｎ個の抵抗を備え、
ｎ個の前記第２の抵抗は、それぞれが接続される前記第２のＦＥＴの近傍、あるいは、当該第２のＦＥＴと隣接の前記第１のＦＥＴまたは前記第２のＦＥＴとの間に配置されてなることを特徴とするＦＥＴスイッチ。
【請求項１０】
請求項１乃至９のいずれかに記載のＦＥＴスイッチにおいて、
ｎ個の前記第１のＦＥＴのゲート方位、あるいは、ｎ個の前記第１のＦＥＴおよびｎ個の第２のＦＥＴのゲート方位が、互いに平行であるか、あるいは、９０°の位置関係であることを特徴とするＦＥＴスイッチ。
【請求項１１】
請求項１乃至１０のいずれかに記載のＦＥＴスイッチにおいて、
ｎ個の前記第１のＦＥＴまたはｎ個の前記第１のＦＥＴおよびｎ個の前記第２のＦＥＴと、ｎ本の前記第２の配線とを少なくとも含み、前記第１の端子および前記第１の配線を除く各構成要素を、第１組と第２組として２組備え、前記第１組と前記第２組とのそれぞれに属する各構成要素が、前記基板の互いに対称な位置に配置されてなることを特徴とするＦＥＴスイッチ。
【請求項１２】
請求項１乃至１１のいずれかに記載のＦＥＴスイッチにおいて、
ｎ本の前記第２の配線が存在する領域の前記基板には、１層以上の誘電体層が積層され、
当該領域において、前記第２の配線と接地導体とが、前記基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成されてなることを特徴とするＦＥＴスイッチ。
【請求項１３】
請求項１乃至１２のいずれかに記載のＦＥＴスイッチにおいて、
前記第１の配線およびｎ本の前記第２の配線が存在する領域の前記基板には、順に１層以上の誘電体層、接地導体、１層以上の誘電体層が積層され、
当該領域において、前記第１の配線とｎ本の前記第２の配線とは、前記接地導体が形成されていない前記基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの異なる層上に形成され、
前記第１の配線の他の一端と前記第２の配線の互いに接続された一端とは、第１のスルーホールを介して接続されてなることを特徴とするＦＥＴスイッチ。
【請求項１４】
請求項１２または１３に記載のＦＥＴスイッチにおいて、
ｎ本の前記第２の配線の他の一端とｎ個の前記第１のＦＥＴのソースまたはドレインとが、直接または第２のスルーホールを介して接続されてなることを特徴とするＦＥＴスイッチ。
【請求項１５】
請求項１乃至１４のいずれかに記載のＦＥＴスイッチにおいて、
ｎ本の前記第３の配線が存在する領域の前記基板には、１層以上の誘電体層および／または接地導体が積層され、
当該領域において、ｎ本の前記第３の配線の一端とｎ個の前記第１のＦＥＴのドレインまたはソースとは、直接または第３のスルーホールを介して接続されてなることを特徴とするＦＥＴスイッチ。
【請求項１６】
請求項１３乃至１５のいずれかに記載のＦＥＴスイッチにおいて、
前記第１のスルーホールおよび／または前記第２のスルーホールおよび／または前記第３のスルーホールを、順次積層された前記接地導体を介して設置する場合、当該接地導体の一部の領域に、前記第１のスルーホールおよび／または前記第２のスルーホールおよび／または前記第３のスルーホールを、当該接地導体と接触することなく、通過させる間隙を設けてなることを特徴とするＦＥＴスイッチ。
【請求項１７】
請求項１乃至１６のいずれかに記載のＦＥＴスイッチにおいて、
前記第１のＦＥＴまたは前記第１のＦＥＴ、前記第２のＦＥＴの配置領域と、前記第２の配線の配置領域とを除く領域に接地導体が積層される層を設け、さらに、当該接地導体上および／または当該接地導体下に、１層以上の誘電体層を備え、
前記第１の配線と前記第３の配線とを、前記基板上あるいは前記接地導体が積層された層と異なる層上に配置してなることを特徴とするＦＥＴスイッチ。
【請求項１８】
請求項１乃至１７のいずれかに記載のＦＥＴスイッチにおいて、
前記第１の配線、前記第２の配線のうち、一部または全ての配線の特性インピーダンスを、当該ＦＥＴスイッチの入出力インピーダンスよりも高くすることを特徴とするＦＥＴスイッチ。
【請求項１９】
請求項１乃至１８のいずれかに記載のＦＥＴスイッチを(ｎ＋１)個（ｎ：正整数）備え、
(ｎ＋１)個の前記ＦＥＴスイッチの前記第２の端子の個数が、それぞれ、ｎ、ｎ１、ｎ２、ｎ３、…、ｎｎ個（ｎ、ｎ１、ｎ２、ｎ３、…、ｎｎ：それぞれのすべてが同一の正整数またはそれぞれの一部が同一の正整数またはそれぞれのすべてが異なる正整数）であって、
(ｎ＋１)個の前記ＦＥＴスイッチのうち、ｎ個の前記第２の端子を有する前記ＦＥＴスイッチを第１のＦＥＴスイッチとして、当該第１のＦＥＴスイッチの前記第１の端子を共通の新たな第１の端子とし、当該第１のＦＥＴスイッチのｎ個の前記第２の端子に、それぞれ、残りのｎ個の前記ＦＥＴスイッチの前記第１の端子を接続し、残りのｎ個の前記ＦＥＴスイッチのそれぞれｎ１、ｎ２、ｎ３、…、ｎｎ個の前記第２の端子を、合計（ｎ１＋ｎ２＋ｎ３＋…＋ｎｎ）個の新たな第２の端子とすることにより、ＳＰ（ｎ１＋ｎ２＋ｎ３＋…＋ｎｎ）Ｔスイッチとして構成することを特徴とするＦＥＴスイッチ。
【請求項１】
基板に、１個の第１の端子と、ｎ個(ｎ:正整数)の第２の端子と、ｎ個の第１のＦＥＴと、１本の第１の配線と、ｎ本の第２の配線と、ｎ本の第３の配線とを備えてなるＦＥＴスイッチであって、
前記第１の配線の一端は、前記第１の端子に接続され、他の一端は、ｎ本の前記第２の配線の互いに接続された一端に接続され、
ｎ本の前記第２の配線の他の一端は、それぞれ、ｎ個の前記第１のＦＥＴのソースまたはドレインに接続され、
ｎ個の前記第１のＦＥＴのドレインまたはソースは、それぞれ、ｎ本の前記第３の配線の一端に接続され、ｎ本の前記第３の配線の他の一端は、それぞれ、ｎ個の前記第２の端子に接続され、
ｎ本の前記第２の配線は、それぞれ、直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とするＦＥＴスイッチ。
【請求項２】
請求項１に記載のＦＥＴスイッチにおいて、
ｎ本の前記第２の配線の実効電気長が、それぞれ、あらかじめ定めた所望の動作周波数において、５度以下であることを特徴とするＦＥＴスイッチ。
【請求項３】
請求項１または２に記載のＦＥＴスイッチにおいて、
ｎ個の前記第１のＦＥＴのゲートフィンガは、それぞれ、１本であることを特徴とするＦＥＴスイッチ。
【請求項４】
請求項１乃至３のいずれかに記載のＦＥＴスイッチにおいて、
ｎ個の前記第１のＦＥＴのゲート幅は、それぞれ、ｎ本の前記第２の配線の長さ以下であることを特徴とするＦＥＴスイッチ。
【請求項５】
請求項１乃至４のいずれかに記載のＦＥＴスイッチにおいて、
ｎ個の前記第１のＦＥＴのゲートにそれぞれ接続されるｎ個の第１の抵抗を備え、
ｎ個の前記第１の抵抗は、それぞれが接続される前記第１のＦＥＴの近傍、あるいは、当該第１のＦＥＴと隣接の前記第１のＦＥＴとの間に配置されてなることを特徴とするＦＥＴスイッチ。
【請求項６】
請求項１乃至５のいずれかに記載のＦＥＴスイッチにおいて、
さらに、ｎ個の第２のＦＥＴを備え、
ｎ個の前記第２のＦＥＴのソースまたはドレインは接地され、ｎ個の前記第２のＦＥＴのドレインまたはソースは、それぞれ、ｎ個の前記第１のＦＥＴのドレインまたはソースに直接接合されてなることを特徴とするＦＥＴスイッチ。
【請求項７】
請求項６に記載のＦＥＴスイッチにおいて、
さらに、ｎ本の第４の配線を備え、
ｎ個の前記第２のＦＥＴのドレインまたはソースは、ｎ個の前記第１のＦＥＴのドレインまたはソースに、それぞれ直接接合されることに代わり、ｎ本の前記第４の配線を介して、それぞれ接続されてなることを特徴とするＦＥＴスイッチ。
【請求項８】
請求項７に記載のＦＥＴスイッチにおいて、
ｎ本の前記第４の配線は、それぞれ直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とするＦＥＴスイッチ。
【請求項９】
請求項６乃至８のいずれかに記載のＦＥＴスイッチにおいて、
ｎ個の前記第２のＦＥＴのゲートにそれぞれ接続される第２のｎ個の抵抗を備え、
ｎ個の前記第２の抵抗は、それぞれが接続される前記第２のＦＥＴの近傍、あるいは、当該第２のＦＥＴと隣接の前記第１のＦＥＴまたは前記第２のＦＥＴとの間に配置されてなることを特徴とするＦＥＴスイッチ。
【請求項１０】
請求項１乃至９のいずれかに記載のＦＥＴスイッチにおいて、
ｎ個の前記第１のＦＥＴのゲート方位、あるいは、ｎ個の前記第１のＦＥＴおよびｎ個の第２のＦＥＴのゲート方位が、互いに平行であるか、あるいは、９０°の位置関係であることを特徴とするＦＥＴスイッチ。
【請求項１１】
請求項１乃至１０のいずれかに記載のＦＥＴスイッチにおいて、
ｎ個の前記第１のＦＥＴまたはｎ個の前記第１のＦＥＴおよびｎ個の前記第２のＦＥＴと、ｎ本の前記第２の配線とを少なくとも含み、前記第１の端子および前記第１の配線を除く各構成要素を、第１組と第２組として２組備え、前記第１組と前記第２組とのそれぞれに属する各構成要素が、前記基板の互いに対称な位置に配置されてなることを特徴とするＦＥＴスイッチ。
【請求項１２】
請求項１乃至１１のいずれかに記載のＦＥＴスイッチにおいて、
ｎ本の前記第２の配線が存在する領域の前記基板には、１層以上の誘電体層が積層され、
当該領域において、前記第２の配線と接地導体とが、前記基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成されてなることを特徴とするＦＥＴスイッチ。
【請求項１３】
請求項１乃至１２のいずれかに記載のＦＥＴスイッチにおいて、
前記第１の配線およびｎ本の前記第２の配線が存在する領域の前記基板には、順に１層以上の誘電体層、接地導体、１層以上の誘電体層が積層され、
当該領域において、前記第１の配線とｎ本の前記第２の配線とは、前記接地導体が形成されていない前記基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの異なる層上に形成され、
前記第１の配線の他の一端と前記第２の配線の互いに接続された一端とは、第１のスルーホールを介して接続されてなることを特徴とするＦＥＴスイッチ。
【請求項１４】
請求項１２または１３に記載のＦＥＴスイッチにおいて、
ｎ本の前記第２の配線の他の一端とｎ個の前記第１のＦＥＴのソースまたはドレインとが、直接または第２のスルーホールを介して接続されてなることを特徴とするＦＥＴスイッチ。
【請求項１５】
請求項１乃至１４のいずれかに記載のＦＥＴスイッチにおいて、
ｎ本の前記第３の配線が存在する領域の前記基板には、１層以上の誘電体層および／または接地導体が積層され、
当該領域において、ｎ本の前記第３の配線の一端とｎ個の前記第１のＦＥＴのドレインまたはソースとは、直接または第３のスルーホールを介して接続されてなることを特徴とするＦＥＴスイッチ。
【請求項１６】
請求項１３乃至１５のいずれかに記載のＦＥＴスイッチにおいて、
前記第１のスルーホールおよび／または前記第２のスルーホールおよび／または前記第３のスルーホールを、順次積層された前記接地導体を介して設置する場合、当該接地導体の一部の領域に、前記第１のスルーホールおよび／または前記第２のスルーホールおよび／または前記第３のスルーホールを、当該接地導体と接触することなく、通過させる間隙を設けてなることを特徴とするＦＥＴスイッチ。
【請求項１７】
請求項１乃至１６のいずれかに記載のＦＥＴスイッチにおいて、
前記第１のＦＥＴまたは前記第１のＦＥＴ、前記第２のＦＥＴの配置領域と、前記第２の配線の配置領域とを除く領域に接地導体が積層される層を設け、さらに、当該接地導体上および／または当該接地導体下に、１層以上の誘電体層を備え、
前記第１の配線と前記第３の配線とを、前記基板上あるいは前記接地導体が積層された層と異なる層上に配置してなることを特徴とするＦＥＴスイッチ。
【請求項１８】
請求項１乃至１７のいずれかに記載のＦＥＴスイッチにおいて、
前記第１の配線、前記第２の配線のうち、一部または全ての配線の特性インピーダンスを、当該ＦＥＴスイッチの入出力インピーダンスよりも高くすることを特徴とするＦＥＴスイッチ。
【請求項１９】
請求項１乃至１８のいずれかに記載のＦＥＴスイッチを(ｎ＋１)個（ｎ：正整数）備え、
(ｎ＋１)個の前記ＦＥＴスイッチの前記第２の端子の個数が、それぞれ、ｎ、ｎ１、ｎ２、ｎ３、…、ｎｎ個（ｎ、ｎ１、ｎ２、ｎ３、…、ｎｎ：それぞれのすべてが同一の正整数またはそれぞれの一部が同一の正整数またはそれぞれのすべてが異なる正整数）であって、
(ｎ＋１)個の前記ＦＥＴスイッチのうち、ｎ個の前記第２の端子を有する前記ＦＥＴスイッチを第１のＦＥＴスイッチとして、当該第１のＦＥＴスイッチの前記第１の端子を共通の新たな第１の端子とし、当該第１のＦＥＴスイッチのｎ個の前記第２の端子に、それぞれ、残りのｎ個の前記ＦＥＴスイッチの前記第１の端子を接続し、残りのｎ個の前記ＦＥＴスイッチのそれぞれｎ１、ｎ２、ｎ３、…、ｎｎ個の前記第２の端子を、合計（ｎ１＋ｎ２＋ｎ３＋…＋ｎｎ）個の新たな第２の端子とすることにより、ＳＰ（ｎ１＋ｎ２＋ｎ３＋…＋ｎｎ）Ｔスイッチとして構成することを特徴とするＦＥＴスイッチ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−７４０２７（Ｐ２０１０−７４０２７Ａ）
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願番号】特願２００８−２４２０９６（Ｐ２００８−２４２０９６）
【出願日】平成２０年９月２２日（２００８．９．２２）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願日】平成２０年９月２２日（２００８．９．２２）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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