【課題】しきい値電圧のばらつきの影響を低減する。
【解決手段】トランジスタのゲート・ソース間に設けられた容量素子に電荷を充電し、その後容量素子に充電された電荷を放電することで該トランジスタのしきい値電圧を取得し、その後負荷に電流を流す半導体装置において、容量素子の一方の端子の電位は、ソース線の電位より大きく設定し、ソース線の電位は電源線の電位及び負荷のカソード側の電位よりも小さい電位に設定する。 （もっと読む）

【課題】並列に駆動される複数の半導体素子の特性差によって生じる、ターンオンやターンオフ時のスイッチングにおける電流の偏りを緩和すること。
【解決手段】電圧変換器１４は、ＩＧＢＴ１３−１乃至１３−３の各々のエミッタセンス電流を電圧信号に変換する。平均値演算器１７や誤差演算器１８等の演算器は、ＬＰＦ１５から出力される、ＩＧＢＴ１３−１乃至１３−３の各々に対応する電圧信号の平均値を求め、それぞれの電圧信号についての平均値に対する誤差を演算する。ＰＷＭ波形生成部１１は、ＩＧＢＴ１３−１乃至１３−３の各々を駆動するための駆動信号（パルス信号）を出力する。差動増幅器１２の各々の駆動信号を、当該ＩＧＢＴ１３−１乃至１３−３の各々に対応する誤差に基づいて調整して、当該ＩＧＢＴ１３−１乃至１３−３の各々に供給する。 （もっと読む）

【課題】ターンオン時間のばらつきが小さな半導体装置を提供する。
【解決手段】この半導体装置は、ノードＮ１，Ｎ２間に直列接続された高耐圧、高ＧｍのトランジスタＱ１および低耐圧、低ＧｍのトランジスタＱ２と、トランジスタＱ２に並列接続された低耐圧、高ＧｍのトランジスタＱ３とを含む。トランジスタＱ２をオンさせるとトランジスタＱ１がオンし、さらにトランジスタＱ３をオンさせるとノードＮ１，Ｎ２間が導通状態になる。したがって、低耐圧のトランジスタＱ２をオンさせて高耐圧のトランジスタＱ１をオンさせるので、ターンオン時間のばらつきが小さくなる。 （もっと読む）

【課題】本発明は、信号線駆動回路におけるトランジスタの特性のばらつきの影響を抑制
する技術に関する。
【解決手段】信号線駆動回路には、各々容量手段と供給手段とを有する第１電流源回路（
４３７）及び第２電流源回路（４３８）を設ける。シフトレジスタ（４１８）から供給さ
れるサンプリングパルスと外部から供給されるラッチパルスに従って、前記容量手段は、
ｎ個のビデオ信号用定電流源（１０９）の各々から供給される電流を加算した電流を電圧
に変換し、前記供給手段は変換された電圧に応じた電流を供給することで、トランジスタ
の特性によらず、ビデオ信号に応じた電流出力を行うことを特徴とする。前記ｎ個のビデ
オ信号用定電流源から供給される電流値は、２^０：２^１：・・・：２^ｎに設定されて、階
調を表現することが可能となる。 （もっと読む）

【課題】出力アンプのスルーレートを、出力負荷変動があっても高精度に調整可能なスルーレート制御回路を提供すること。
【解決手段】制御時間設定回路がスルーレートを検出するタイミング信号を発生し、電圧比較回路が、出力アンプの出力信号と、上記のタイミング信号によるタイミングに応じた制御電圧との比較を行う。比較結果に応じて、出力アンプ制御回路が、出力アンプのバイアス電流を制御する。上記した処理を、スルーレート制御期間において複数回繰り返す。 （もっと読む）

【課題】回路規模が小さく、出力トランジスタのしきい値電圧がばらついてもノイズを抑えつつターンオフ時間を短縮する。
【解決手段】駆動信号ＳｄがＬの時、トランジスタＴ１がオン、Ｔ２がオフしてＶGS(T3)がほぼ電源電圧Ｖccに等しくなりトランジスタＴ３がオンする。駆動信号ＳｄがＨになるとトランジスタＴ１がオフ、Ｔ２がオンする。トランジスタＴ４がオンするので抵抗Ｒ２がバイパスされ、トランジスタＴ３のゲート電荷はトランジスタＴ４、Ｔ２を通して急速に放電する。ＶGS(T3)がＶth(T4)＋ＶDS(T2)よりも低下すると、トランジスタＴ４はオフとなり、以後はトランジスタＴ３のゲート電荷が抵抗Ｒ２とトランジスタＴ２を通して緩やかに放電する。トランジスタＴ３、Ｔ４のしきい値電圧は一致する傾向があるので、ＶGS(T3)がＶTH(T3)に低下した時点でトランジスタＴ４をオフできる。 （もっと読む）

【課題】非反転増幅によるＦＥＴドライブ回路を提供する。
【解決手段】第１基準電圧出力部と、入力端子および第１基準電圧出力部の間に位置する第１端子および第２端子の間に設けられ、第１端子から第２端子へと流れる電流に応じて電圧を降下させる第１電圧降下部と、第１端子および出力端子の間に接続された第１電流源と、第２基準電圧を出力する第２基準電圧出力部と、出力端子および第２端子の間に設けられ、第２基準電圧と第２端子の電圧との差に応じてオンまたはオフとなる第１スイッチ部と、第１スイッチ部がオンおよびオフの状態における第１電圧降下部が降下させる電圧の変化を補償する補償部と、を備える駆動装置を提供する。 （もっと読む）

【課題】一導電型のＴＦＴのみを用いて回路を構成することにより工程削減が可能であり
、かつ出力信号の電圧振幅が正常に得られる表示装置の駆動回路を提供する。
【解決手段】出力ノードに接続されているＴＦＴ２０３のゲート−ソース間に容量２０５
を設け、ＴＦＴ２０１、２０２からなる回路は、ノードαを浮遊状態とする機能を有する
。ノードαが浮遊状態のとき、容量２０５によるＴＦＴ２０３のゲート−ソース間の容量
結合を利用してノードαの電位をＶＤＤよりも高い電位とし、これによって、ＴＦＴのし
きい値に起因する振幅減衰が生ずることなく、正常にＶＤＤ−ＧＮＤ間の振幅を持った出
力信号を得ることが出来る。 （もっと読む）

【課題】半導体素子のスイッチング時において、スイッチング損失の増加を抑制しつつ、サージ電圧を低減すること。
【解決手段】電子回路１は、ＩＧＢＴ１１と、ＦＷＤ１２と、半導体素子駆動回路１３と、を備えている。半導体素子駆動回路１３は、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅを可変することによって、ＩＧＢＴ１１のターンオン及びターンオフを制御する。半導体素子駆動回路１３のｄｉ／ｄｔ帰還部２３は、電子回路１の主電流であるＩＧＢＴ１１のコレクタ電流Ｉｃの時間的変化、即ち時間微分値ｄＩｃ／ｄｔに基づき帰還電圧ＶＦＢを生成し、ＩＧＢＴ１１のゲート−エミッタ間の電圧Ｖｇｅの一部として加算する。 （もっと読む）

【課題】解除電圧のばらつきを低減した活線挿抜制御回路を提供する。
【解決手段】実施形態によれば、出力回路と、電圧発生回路と、検出回路と、補正回路とを備えた活線挿抜制御回路が提供される。前記出力回路は、活線挿抜基板に設けられた半導体装置の出力信号を電源電圧が解除電圧以下のときディスエーブルに切替え、前記電源電圧が前記解除電圧よりも高いときイネーブルに切替えることのできるイネーブル信号を生成する。前記電圧発生回路は、前記電源電圧が供給されるＭＯＳＦＥＴを含み、前記電源電圧に応じて変化し前記解除電圧を検出する基準となる第１の電圧を発生する。前記検出回路は、前記第１の電圧を検出する。前記補正回路は、前記検出回路の出力に応じて前記第１の電圧を一定値に補正する。 （もっと読む）

【課題】ＥＬ画素や信号線などの負荷に電流を供給するトランジスタにおいて、バラツキの影響を受けずに正確な電流を供給できる半導体装置を提供する。
【解決手段】増幅回路を使ったフィードバック回路を用いて、電流源回路から電流Ｉｄａｔａをトランジスタに入力して、トランジスタが電流Ｉｄａｔａを流すのに必要なゲート・ソース間電圧（ソース電位）を設定する構成とすることにより、フィードバック回路で、トランジスタのドレイン電位が所定の電位になるように動作するように制御し、電流Ｉｄａｔａを流すのに必要なゲート電圧が設定されたトランジスタを用いて正確な電流を負荷（ＥＬ画素や信号線）に供給し、さらにドレイン電位を制御してキンク効果の影響を低減する。 （もっと読む）

【課題】出力電圧の立ち上がるタイミングのばらつきを低減することの可能な駆動回路、およびこの駆動回路を備えた表示装置を提供する。
【解決手段】バッファ回路１は、互いに直列に接続されたインバータ回路１０およびインバータ回路２０を備えている。インバータ回路２０は、インバータとして機能する回路（３つのトランジスタＴｒ₂₁，Ｔｒ₂₂，Ｔｒ₂₃）と、トランジスタＴｒ₂₁，Ｔｒ₂₂のゲート電圧Ｖ_gの補正を行う閾値補正回路２１とを有している。閾値補正回路２１は、トランジスタＴｒ₂₁，Ｔｒ₂₂のゲートに対して、トランジスタＴｒ₂₁，Ｔｒ₂₂の閾値電圧Ｖ_th1，Ｖ_th2をオフセットとして設定するようになっている。 （もっと読む）

【課題】出力電圧の立ち上がるタイミングのばらつきを低減することの可能な駆動回路、およびこの駆動回路を備えた表示装置を提供する。
【解決手段】バッファ回路１は、互いに直列に接続されたインバータ回路１０およびインバータ回路２０を備えている。インバータ回路２０は、３つのトランジスタＴｒ₂₁，Ｔｒ₂₂，Ｔｒ₂₃を有している。そのうちの２つのトランジスタＴｒ₂₁，Ｔｒ₂₂は、デュアルゲート型のトランジスタである。これらトランジスタＴｒ₂₁，Ｔｒ₂₂のバックゲートの電圧を調整することにより、トランジスタＴｒ₂₁，Ｔｒ₂₂の閾値電圧を調整することができる。 （もっと読む）

【課題】電界効果トランジスタの閾値電圧がばらついた場合にも、検知電圧のばらつきを低減でき、所望の電圧検知範囲で電圧変化を検知することができる電圧変化検知装置を提供する。
【解決手段】ドレインが電源電位に接続され且つソースが第１のノードにおいて第１の定電流源又は第１の抵抗に接続され且つゲートが固定電位に接続されている第１の電界効果トランジスタと、ドレイン及びゲートが電源電位に接続され且つソースが第２のノードにおいて第２の定電流源又は第２の抵抗に接続されている第２の電界効果トランジスタと、当該第１のノードの電位と当該第２のノードの電位との比較結果に応じて電源電位が所定の検知電位を跨いで変化したことを検知した旨の検知信号を生成する検知信号生成部と、を含む電圧変化検知装置。 （もっと読む）

【課題】ゲート面積を増大させることなく、電界効果トランジスタ間のしきい値電圧のバラツキを自律的に補正させる。
【解決手段】補正回路１２は、電子回路１１に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より大きい場合、その電気的特性の劣化量の小さい方の半導体素子の劣化を進行させ、電子回路１１に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より小さい場合、その電気的特性に差のある半導体素子の劣化を所定の周期ごとに交互に進行させる。 （もっと読む）

【課題】素子特性の変動による遮断特性の悪化を防止することのできる高周波スイッチ回路を提供する。
【解決手段】入出力端子Ｐｏｒｔ１、Ｐｏｒｔ２を有する高周波スイッチ回路１１は、一端がＰｏｒｔ２に接続されたｎ型ＭＯＳＦＥＴ１の他端に、直列接続された可変容量キャパシタ２とインダクタ３とが、直列に接続され、インダクタ３の他端がＰｏｒｔ１に接続されている。 （もっと読む）

【課題】補償回路とプリドライバを組み込んでおり、プロセス変動に対して補償されるスルーレートを有する出力バッファを提供する。
【解決手段】補償回路３７０は、演算増幅器２５０と、増幅器の出力に結合されたゲートを有する第２のＮＦＥＴ２４０、第３のＮＦＥＴ３７１、及び実行抵抗３８１から構成される。出力バッファ３００は、ＩＣチップのコア１５０がプリドライバ３１０に制御信号をアサートする。これに応答して、プリドライバ３１０は、第１のＮＦＥＴ３２０にバッファリングされた制御信号をアサートし、第１のＮＦＥＴ３２０をオンにし、ＶＳＳレベルの出力信号をパット２３０にアサートする。 （もっと読む）

【課題】安定した参照電圧生成が可能であり且つ適切なタイミングで起動信号を生成できる電源回路ユニットを備えた半導体集積回路を提供する。
【解決手段】半導体装置は、外部電源が投入されたことを検出して第１検出信号を出力する外部電源検出回路と、前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、前記第１検出信号に応答して第１参照電圧を生成する参照電圧生成回路と、前記参照電圧が所定電圧になったことを検出して第２検出信号を出力する参照電圧検出回路と、前記第２検出信号に応答して前記第１参照電圧に依存した第２参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、前記第２検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存したモニタ電圧とを比較してスタート信号を出力する電源電圧検出回路とを含む。 （もっと読む）

【課題】基準電流に対して所定の比の負荷電流を高い精度で得るドライバ回路を提供する。
【解決手段】ＭＯＳトランジスタＭ３のドレイン端子には二つの抵抗Ｒ１及びＲ２が接続されており、その他端には夫々電流発生装置ＩＲＥＦ、負荷ＬＯＡＤが接続されている。両抵抗値は同値であるとする。またトランジスタＭ３のドレイン端子と両抵抗との接続部を接続点Ａとする。この電子回路装置は抵抗Ｒ１と電流発生装置ＩＲＥＦとの接続部を接続点Ｂ、抵抗Ｒ２と負荷ＬＯＡＤとの接続部を接続点Ｃとして、夫々差動増幅器Ａ１の入力端子へ接続したものである。該差動増幅器において、トランジスタＭ３のゲート端子に出力端子、つまり制御入力端子が接続されることを特徴とする。その接続部を接続点Ｇとする。該差動増幅器は接続点ＢおよびＣの電位差を帰還する回路として機能する。 （もっと読む）

【課題】製造バラツキによる出力特性のバラツキを抑制する出力ドライバを提供する。
【解決手段】本発明のドライバ回路は、第1電源及び出力端子間に接続された各々大きさの異なる複数の第1MOSTrからなる第1MOSTr（トランジスタ）群と、出力端子及び第2電源間に接続された各々大きさの異なる複数の第2MOSTrからなる第2MOSTr群と、第1SW群の第1SW（スイッチ）の各々のゲートに出力信号を供給するオン状態又はオフ状態とする第1の制御信号を印加するかを、第1MOSTr個々に制御する第1SWからなる第1SW群と、第2スイッチ群の第2SWの各々のゲートに出力信号を供給するオン又はオフ状態とする第2制御信号を印加するかを、第2MOSTr個々に制御する第2SWからなる第2SW群と、第1制御信号により第1SW群における第1SWの組合せをオン状態とするかを制御する第1制御回路と、第2制御信号により第2SW群における第2SWの組合せをオン状態とするかを制御する第2制御回路とを有する。 （もっと読む）