電圧変化検知装置
【課題】電界効果トランジスタの閾値電圧がばらついた場合にも、検知電圧のばらつきを低減でき、所望の電圧検知範囲で電圧変化を検知することができる電圧変化検知装置を提供する。
【解決手段】ドレインが電源電位に接続され且つソースが第１のノードにおいて第１の定電流源又は第１の抵抗に接続され且つゲートが固定電位に接続されている第１の電界効果トランジスタと、ドレイン及びゲートが電源電位に接続され且つソースが第２のノードにおいて第２の定電流源又は第２の抵抗に接続されている第２の電界効果トランジスタと、当該第１のノードの電位と当該第２のノードの電位との比較結果に応じて電源電位が所定の検知電位を跨いで変化したことを検知した旨の検知信号を生成する検知信号生成部と、を含む電圧変化検知装置。
【解決手段】ドレインが電源電位に接続され且つソースが第１のノードにおいて第１の定電流源又は第１の抵抗に接続され且つゲートが固定電位に接続されている第１の電界効果トランジスタと、ドレイン及びゲートが電源電位に接続され且つソースが第２のノードにおいて第２の定電流源又は第２の抵抗に接続されている第２の電界効果トランジスタと、当該第１のノードの電位と当該第２のノードの電位との比較結果に応じて電源電位が所定の検知電位を跨いで変化したことを検知した旨の検知信号を生成する検知信号生成部と、を含む電圧変化検知装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧が所定の検知電位を超えて変化したことを検知する電圧変化検知装置に関する。
【背景技術】
【０００２】
電源電圧が所定電位を超えて低下又は上昇したことによる回路の誤動作を防止するための装置が知られている（例えば特許文献１）。
【０００３】
図７は、従来の電圧変化検知装置９０の回路図である。デプレッション型のＮＭＯＳ電界効果トランジスタであるＤＭＯＳ９１のドレインは電源電位ＶＤＤに接続され、そのゲートとソースとはノードＳ１において相互に接続されている。ＮＭＯＳ電界効果トランジスタであるＮＭＯＳ９２のソースは接地電位ＶＳＳに接続され、そのゲートとドレインとはノードＳ２において相互に接続されている。ノードＳ１とノードＳ２とは相互に接続され、ノードＳ２はコンパレータ９５の一方の入力に接続されている。ＮＭＯＳ電界効果トランジスタであるＮＭＯＳ９３のドレイン及びゲートは電源電位ＶＤＤに接続され、そのソースはノードＳ３に接続されている。デプレッション型のＮＭＯＳ電界効果トランジスタであるＤＭＯＳ９４のソース及びゲートは接地電位ＶＳＳに接続され、そのドレインはノードＳ３に接続されている。ノードＳ３はコンパレータ９５の他方の入力に接続されている。コンパレータ９５は、一方の入力への基準電位ＲＥＦ１と他方の入力への比較電位ＲＥＦ２とを比較し、比較電位ＲＥＦ２が基準電位ＲＥＦ１よりも高くなったときに、出力ＯＵＴの電圧値をＶＤＤ電位から0Ｖに変化させる。
【０００４】
図８は、従来の電圧変化検知装置９０における基準電位、比較電位及び検知電位の関係を表す図である。縦軸が電圧を表し、横軸が電源電位ＶＤＤを表す。基準電位ＲＥＦ１は、ＮＭＯＳ９２の閾値電圧である。ここで、閾値電圧は、ＮＭＯＳ９２のドレイン−ソース間が導通する、もしくは一定の電流を流せるソース−ゲート間の電圧である。以下、「閾値電圧」の用語をこれと同様の意味で用いる。製造ばらつき等によって、ＮＭＯＳ９２の閾値電圧もばらつく場合がある。閾値電圧の高いＮＭＯＳ９２の基準電位ＲＥＦ１を基準電位Ｒ１Ｈ、閾値電圧の低いＮＭＯＳ９２の基準電位ＲＥＦ１を基準電位Ｒ１Ｌとして図中に表している。ＮＭＯＳ９２の閾値電圧が高くなると基準電位ＲＥＦ１も上昇するので、基準電位Ｒ１Ｈは基準電位Ｒ１Ｌよりも高い。ＤＭＯＳ９１は高抵抗として作用し、電源電位ＶＤＤが変化しても、基準電位Ｒ１Ｈ及びＲ１Ｌはほとんど変化しない。
【０００５】
比較電位ＲＥＦ２は、電源電位ＶＤＤからＮＭＯＳ９３の閾値電圧分だけ低下した電圧である。製造ばらつき等によって、ＮＭＯＳ９３の閾値電圧もばらつく。閾値電圧の高いＮＭＯＳ９３の比較電位ＲＥＦ２を比較電位Ｒ２Ｈ、閾値電圧の低いＮＭＯＳ９３の比較電位ＲＥＦ２を比較電位Ｒ２Ｌとして図中に表している。比較電位ＲＥＦ２はＶＤＤからＮＭＯＳ９３の閾値電圧分だけ低下した電圧なので、ＮＭＯＳ９３の閾値電圧が高くなると比較電位ＲＥＦ２は低下する。逆にＮＭＯＳ９３の閾値電圧が低くなると比較電位ＲＥＦ２は上昇する。それゆえ、比較電位Ｒ２Ｈは比較電位Ｒ２Ｌよりも低くなっている。ＤＭＯＳ９４は高抵抗として作用し、電源電位ＶＤＤが上昇したときには、比較電位Ｒ２Ｈ及びＲ２Ｌも上昇し、電源電位ＶＤＤが低下したときには、比較電位Ｒ２Ｈ及びＲ２Ｌも低下する。
【０００６】
製造ばらつき等によって、ＮＭＯＳ９２の閾値電圧とＮＭＯＳ９３の閾値電圧とは同一方向にばらつく。閾値電圧が高い方にばらついた場合には、基準電位ＲＥＦ１は上昇するが、比較電位ＲＥＦ２は低下する。また、閾値電圧が低い方にばらついた場合には、基準電位ＲＥＦ１は低下するが、比較電位ＲＥＦ２は上昇する。このように、基準電位ＲＥＦ１と比較電位ＲＥＦ２とが反対方向に変化する。それゆえ、コンパレータ９５における、閾値電圧が高いときの検知電位ＶＨ１と、閾値電圧が低いときの検知電位ＶＬ１との差が大きくなる。
【０００７】
検知電位のばらつきが大きくなると、以下のような問題が生じる。例えば検知電位が高い方向にばらついた場合には、所望の電圧検知範囲よりも高い電圧で出力ＯＵＴの電圧値を変化させてしまうので、電池が消耗せずいまだ充分な電源電圧を供給できるにもかかわらず、電圧検知対象の回路（図示せず）の動作を停止させてしまうといった問題が生じる。また、検知電位が低い方向にばらついた場合には、所望の電圧検知範囲よりも低い電圧で出力ＯＵＴの電圧値を変化させてしまうので、当該回路にその動作補償電圧を下回る電圧が供給され、正常に動作しないといった問題が生じる。
【０００８】
図９は、従来の電圧変化検知装置９０における温度と検知電位との関係を表す図である。縦軸が検知電位を表し、横軸が温度を表す。閾値電圧が標準の場合を記号ＴＴ、高い場合を記号ＳＳ、低い場合を記号ＦＦ、ＤＭＯＳの閾値電圧が高い場合を記号ＤＳ、低い場合を記号ＤＦとして表している。また、所望の電圧検知範囲の上限値を「上限」、下限値を「下限」として表している。上限値は、例えば電圧検知対象のＩＣ回路の動作電圧の上限値であり、下限値はその下限である。上限値は１．３Ｖ、下限値は１．０Ｖである。
【０００９】
コンパレータ９５は、比較電位ＲＥＦ２が基準電位ＲＥＦ１よりも高くなったときに、出力ＯＵＴの電圧値を変化させることから、検知電位は以下のようになる。ＮＭＯＳ９２のドレイン−ソース間の電圧をＶｔ１、ＮＭＯＳ９３のドレイン−ソース間の電圧をＶｔ２とすると、比較電位ＲＥＦ２＞基準電位ＲＥＦ１の関係から、ＶＤＤ−Ｖｔ２＞Ｖｔ１となり、更に変形するとＶＤＤ＞Ｖｔ１＋Ｖｔ２となる。すなわち、コンパレータ９５は、ＶＤＤがＶｔ１＋Ｖｔ２を上回ったときに出力ＯＵＴの電圧を変化させる。このＶｔ１＋Ｖｔ２が検知電位であり、コンパレータ９５は、電源電位ＶＤＤがこの検知電位を跨いで変化したことを検知する。このように、検知電位がＮＭＯＳ９２のドレイン−ソース間の電圧と、ＮＭＯＳ９３のドレイン−ソース間の電圧との和であることから、製造条件や温度条件によってＮＭＯＳ９２及びＮＭＯＳ９３閾値電圧がばらついたときには、検知電位のばらつきも大きくなる。図９に示されるように、温度によっては、閾値電圧が高い場合（記号ＳＳ）には上限値を上回り、閾値電圧が低い場合（記号ＦＦ）には下限値を下回ってしまう。このように、閾値のばらつきによって、所望の電圧検知範囲で電圧を検知できない場合がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平６−１０９７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記したように、従来の電圧変化検知回路を用いた場合、製造ばらつき等によって電界効果トランジスタの閾値電圧がばらついたときに、検知電位のばらつきが大きくなり、また、所望の電圧検知範囲で電圧を検知できず、電圧検知対象のＩＣ回路の誤動作等を生じさせてしまうという問題があった。
【００１２】
本発明は上記した如き問題点に鑑みてなされたものであって、電界効果トランジスタの閾値電圧がばらついた場合にも、検知電位のばらつきを低減でき、所望の電圧検知範囲で電圧変化を検知することができる電圧変化検知装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明による電圧変化検知装置は、電源電位に基づいて基準電位を生成する基準電位生成部と、前記電源電位に基づいて比較電位を生成する比較電位生成部と、前記基準電位と前記比較電位との比較結果に応じて前記電源電位が所定の検知電位を跨いで変化したことを検知した旨の検知信号を生成する検知信号生成部と、を含む電圧変化検知装置であって、前記基準電位生成部は、前記接地電位に接続された第１の定電流源又は第１の抵抗と、そのドレインが前記電源電位に接続され且つそのソースが第１のノードにおいて前記第１の定電流源又は第１の抵抗に接続され且つそのゲートが固定電位に接続されている第１の電界効果トランジスタと、を含み、前記比較電位生成部は、接地電位に接続された第２の定電流源又は第２の抵抗と、そのドレイン及びゲートが前記電源電位に接続され且つそのソースが第２のノードにおいて前記第２の定電流源又は第２の抵抗に接続されている第２の電界効果トランジスタと、を含み、前記検知信号生成部は、前記第１のノードにおける電位を前記基準電位とし且つ前記第２のノードにおける電位を前記比較電位として前記検知信号を生成することを特徴とする。
【００１４】
また、本発明による電圧変化検知装置は、電源電位に基づいて基準電位を生成する基準電位生成部と、前記電源電位に基づいて比較電位を生成する比較電位生成部と、前記基準電位と前記比較電位との比較結果に応じて前記電源電位が所定の検知電位を跨いで変化したことを検知した旨の検知信号を生成する検知信号生成部と、を含む電圧変化検知装置であって、前記基準電位生成部は、前記接地電位に接続された第１の定電流源又は第１の抵抗と、そのドレインが前記電源電位に接続され且つそのソースが第１のノードにおいて前記第１の定電流源又は第１の抵抗に接続され且つそのゲートが固定電位に接続されている第１の電界効果トランジスタと、を含み、前記比較電位生成部は、接地電位に接続された第２の定電流源又は第２の抵抗と、そのソースが第２のノードにおいて前記第２の定電流源又は第２の抵抗に接続されている少なくとも２つの第２の電界効果トランジスタと、前記第２の電界効果トランジスタの各々のドレイン及びゲートと前記電源電位との間に接続された少なくとも２つのスイッチ素子と、を含み、前記検知信号生成部は、前記第１のノードにおける電位を前記基準電位とし且つ前記第２のノードにおける電位を前記比較電位として前記検知信号を生成することを特徴とする。
【発明の効果】
【００１５】
本発明による電圧変化検知装置によれば、電界効果トランジスタの閾値電圧がばらついた場合にも、検知電位のばらつきを低減でき、所望の電圧検知範囲で電圧変化を検知することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施例である電圧変化検知装置の回路図である。
【図２】図１の電圧変化検知装置における基準電位、比較電位及び検知電位の関係を表す図である。
【図３】図１の電圧変化検知装置における温度と検知電位との関係を表す図である。
【図４】第２の実施例である電圧変化検知装置の回路図である。
【図５】図２の電圧変化検知装置におけるトリミングコードと検知電位との関係を表す図である。
【図６】図２の電圧変化検知装置における温度と検知電位との関係を表す図である。
【図７】従来の電圧変化検知装置の回路図である。
【図８】図７の電圧変化検知装置における基準電位、比較電位及び検知電位の関係を表す図である。
【図９】図７の電圧変化検知装置における温度と検知電位との関係を表す図である。
【発明を実施するための形態】
【００１７】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
【００１８】
＜第１の実施例＞
図１は第１の実施例である電圧変化検知装置１０の回路図である。電圧変化検知装置１０は、例えば携帯型電話端末などの装置を動作させるためのＩＣ回路（図示せず）に供給される電源電位ＶＤＤの変動を検知する用途に用いられる。電圧変化検知装置１０は、例えば電源電位ＶＤＤが所定の電圧上限値を上回った場合に出力ＯＵＴの電圧を変化させる。当該電圧の変化に基づいて当該ＩＣ回路や電源の動作を停止させれば、当該ＩＣ回路の素子破壊や誤動作を防止することができる。
【００１９】
デプレッション型のＮＭＯＳ電界効果トランジスタ（第１の電界効果トランジスタ）であるＤＭＯＳ１１のドレインは電源電位ＶＤＤに接続され、そのゲートは接地電圧に接続され、そのソースはノードＴ１を介して定電流源１２（第１の定電流源）に接続されている。ノードＴ１（第１のノード）はコンパレータ１５の一方の入力に接続されている。以下、ＤＭＯＳ１１及び定電流源１２からなる構成を基準電位生成部と称する。エンハンス型のＮＭＯＳ電界効果トランジスタ（第２の電界効果トランジスタ）であるＮＭＯＳ１３のドレイン及びゲートは電源電位ＶＤＤに接続され、そのソースはノードＴ２（第２のノード）を介して定電流源１４（第２の定電流源）に接続されている。ノードＴ２はコンパレータ１５の他方の入力に接続されている。以下、ＮＭＯＳ１３及び定電流源１４からなる構成を比較電位生成部と称する。コンパレータ１５は、一方の入力への基準電位ＲＥＦと他方の入力への比較電位ＣＭＰＩＮとを比較し、比較電位ＣＭＰＩＮが基準電位ＲＥＦよりも高くなったときに、出力ＯＵＴの電圧値を例えば０ＶからＶＤＤ電位に電圧変化させる。
【００２０】
図２は、電圧変化検知装置１０における基準電位、比較電位及び検知電位の関係を表す図である。縦軸が電圧を表し、横軸が電源電位ＶＤＤを表す。基準電位ＲＥＦは、ＤＭＯＳ１１のゲート電圧すなわちＶＳＳ（＝０Ｖ）からＤＭＯＳ１１の閾値電圧分だけ低下した電圧である。ＤＭＯＳ１１の閾値電圧が例えば−０．６Ｖの場合には、基準電位ＲＥＦは、０Ｖ−（−０．６Ｖ）＝０．６Ｖとなる。製造ばらつきや温度変化によって、ＤＭＯＳ１１の閾値電圧もばらつく。閾値電圧の高いＤＭＯＳ１１の基準電位ＲＥＦを基準電位ＲＨ、閾値電圧の低いＤＭＯＳ１１の基準電位ＲＥＦを基準電位ＲＬとして図中に表している。ＤＭＯＳ１１の閾値電圧が高くなると基準電位ＲＥＦは低下する。ＤＭＯＳ１１の閾値電圧の標準値が例えば−０．６Ｖのときに、閾値電圧が高い方にばらついて例えば−０．４Ｖとなった場合、基準電位ＲＥＦは、０Ｖ−（−０．４Ｖ）＝０．４Ｖとなる。つまり、閾値電圧が高い方にばらついたときには、基準電位ＲＥＦは低下する。逆にＤＭＯＳ１１の閾値電圧が低くなると基準電位ＲＥＦは上昇する。ＤＭＯＳ１１の閾値電圧の標準値が例えば−０．６Ｖのときに、閾値電圧が低い方にばらついて例えば−０．８Ｖとなった場合、基準電位ＲＥＦは、０Ｖ−（−０．８Ｖ）＝０．８Ｖとなる。つまり、閾値電圧が低い方にばらついたときには、基準電位ＲＥＦは上昇する。それゆえ、基準電位ＲＬは基準電位ＲＨよりも高い。ＤＭＯＳ１１のソースは定電流源１２に接続されており、電源電位ＶＤＤが変化しても、基準電位ＲＨ及びＲＬはほとんど変化しない。
【００２１】
比較電位ＣＭＰＩＮは、電源電位ＶＤＤからＮＭＯＳ１３の閾値電圧分だけ低下した電圧である。電源電位ＶＤＤが例えば１．０Ｖであり、ＮＭＯＳ１３の閾値電圧が例えば０．６Ｖの場合には、比較電位ＣＭＰＩＮは、１．０Ｖ−（０．６Ｖ）＝０．４Ｖとなる。製造ばらつき等によって、ＮＭＯＳ１３の閾値電圧もばらつく。閾値電圧の高いＮＭＯＳ１３の比較電位ＣＭＰＩＮを比較電位ＣＨ、閾値電圧の低いＮＭＯＳ１３の比較電位ＣＭＰＩＮを比較電位ＣＬとして図中に表している。比較電位ＣＭＰＩＮはＶＤＤからＮＭＯＳ１３の閾値電圧分だけ低下した電圧なので、ＮＭＯＳ１３の閾値電圧が高くなると比較電位ＣＭＰＩＮは低下する。逆にＮＭＯＳ１３の閾値電圧が低くなると比較電位ＣＭＰＩＮは上昇する。それゆえ、比較電位ＣＨは比較電位ＣＬよりも低くなっている。ＮＭＯＳ１３のドレインは定電流源１４に接続されており、電源電位ＶＤＤが上昇したときには、比較電位ＣＨ及びＣＬも上昇し、電源電位ＶＤＤが低下したときには、比較電位ＣＨ及びＣＬも低下する。
【００２２】
コンパレータ１５は、基準電位ＲＥＦと比較電位ＣＭＰＩＮとを比較するものであり、基準電位ＲＨと比較電位ＣＨの交点が検知電位ＶＨ２となり、基準電位ＲＬと比較電位ＣＬの交点が検知電位ＶＬ２となる。
【００２３】
製造工程において、ＤＭＯＳはＮＭＯＳに対してデプレッション化するインプラを追加するので、ＤＭＯＳ１１の閾値電圧とＮＭＯＳ１３の閾値電圧とは同方向にばらつく。閾値電圧が高い方にばらついた場合には、基準電位ＲＥＦと比較電位ＣＭＰＩＮとが共に低下する。また、閾値電圧が低い方にばらついた場合には、基準電位ＲＥＦと比較電位ＣＭＰＩＮとが共に上昇する。このように、閾値電圧が変動した場合には、基準電位ＲＥＦと比較電位ＣＭＰＩＮとが同方向に変化する。それゆえ、コンパレータ１５における、閾値電圧が高いときの検知電位ＶＨ２と、閾値電圧が低いときの検知電位ＶＬ２との差が、従来技術に比較して小さくなる。
【００２４】
図３は、電圧変化検知装置１０における温度と検知電位との関係を表す図である。縦軸が検知電位を表し、横軸が温度を表す。閾値電圧が標準の場合を記号ＴＴ、高い場合を記号ＳＳ、低い場合を記号ＦＦ、ＤＭＯＳの閾値電圧が高い場合を記号ＤＳ、低い場合を記号ＤＦとして表している。また、所望の電圧検知範囲の上限値を「上限」、下限値を「下限」として表している。上限値は、例えば電圧検知対象のＩＣ回路の動作電圧の上限値であり、下限値はその下限である。上限値は例えば１．３Ｖ、下限値は例えば１．０Ｖである。
【００２５】
コンパレータ１５は、比較電位ＣＭＰＩＮが基準電位ＲＥＦよりも高くなったときに出力ＯＵＴの電圧を変化させることから、検知電位は以下のようになる。ＮＭＯＳ１３の閾値電圧をＶｔｎ、ＤＭＯＳ１１の閾値電圧をＶｔｄとすると、比較電位ＣＭＰＩＮ＞基準電位ＲＥＦの関係から、ＶＤＤ−Ｖｔｎ＞ＶＳＳ（０Ｖ）−Ｖｔｄとなり、更に変形するとＶＤＤ＞Ｖｔｎ−Ｖｔｄとなる。すなわち、コンパレータ１５は、ＶＤＤがＶｔｎ−Ｖｔｄを上回ったときに出力ＯＵＴの電圧を変化させる。このＶｔｎ−Ｖｔｄが検知電位である。このように、コンパレータ１５は、電源電位ＶＤＤが所定の検知電位Ｖｔｎ−Ｖｔｄを跨いで変化したこと（ここでは電源電圧が検知電位を上回ったこと）を検知した旨を出力ＯＵＴの電圧変化によって示す検知信号を生成する検知信号生成部である。例えば、Ｖｔｎ＝０．５５Ｖ、Ｖｔｄ＝−０．６Vの場合、検知電位は１．１５Ｖ（＝０．５５Ｖ−（−０．６Ｖ））となる。図３に示されるように、閾値電圧が高い方にばらついた場合（記号ＤS）においても低い方にばらついた場合（記号ＤF）においても、温度にかかわらず、検知電位は所望の電圧検知範囲内に収まっている。
【００２６】
このように、本実施例による電圧変化検知装置は、閾値がマイナスであるデプレッション型ＭＯＳを基準電位の生成に用いる。そして、そのゲートを接地電圧に接続することにより、製造条件等によって生じた閾値電圧のばらつきによる基準電位の変動方向と比較電位の変動方向とが同一方向になるように構成されている。それゆえ、コンパレータにおける、閾値電圧が高いときの検知電位と、閾値電圧が低いときの検知電位との差を、従来技術に比較して大幅に小さくすることができる。また、温度変化による閾値電圧の変動があった場合においても、所望の電圧検知範囲内で電圧を検知することができる。
【００２７】
従来の電圧変化検知装置によれば、閾値電圧のばらつきによって所望の電圧検知範囲よりも高い電圧でなければ電圧検知できない場合もあり、この場合には、電池が消耗せずいまだ充分な電源電圧を供給できるにもかかわらず、電圧検知対象の回路（図示せず）の動作を停止させてしまうといった問題が生じる。また、従来の電圧変化検知装置によれば、閾値電圧のばらつきによって所望の電圧検知範囲よりも低い電圧でなければ電圧検知できない場合もあり、この場合には、当該回路にその動作補償電圧を下回る電圧が供給され、正常に動作しないといった問題が生じる。これに対して、本実施例の電圧変化検知装置によれば、閾値電圧のばらつきによる閾値電圧の差を縮小し、所望の電圧検知範囲内で電圧を検知することができるので、かかる問題を解消できる。
【００２８】
従来の電圧変化検知装置のように、接地電圧側にＭＯＳを用いた場合には、電源電圧側のＭＯＳのゲート長が１０μｍのときに、そのＭＯＳに流れる電流値は約１μＡであった。これに対して、本実施例による電圧変化検知装置においては、接地電圧側にＭＯＳではなく定電流源を用いることによって、電源電圧側のＭＯＳのゲート長が１０μｍのときに、そのＭＯＳに流れる電流値は約２ｎＡにできる。このように、定電流源を用いることによって消費電流値を大幅に低減させる効果も奏する。従来の電圧変化検知装置において、その電流値を約２ｎＡまで低減させるためには、ＭＯＳのゲート長を数１０００μｍ程度に大きくする必要があり、回路規模が増大してしまう。これに対して、本実施例による電圧変化検知装置は、定電流源を用いることにより、回路規模を増大させずに電流値を低減させることができる。
【００２９】
本実施例による電圧変化検知装置は、通常の半導体製造技術によって製造可能である。なお、本発明による電圧変化検知装置においては、デプレッション型ＭＯＳのゲートを必ずしも接地電位ＶＳＳに接続する必要はなく、電源電圧と閾値電圧との関係から他の固定電圧に適宜設定可能である。また、本発明による電圧変化検知装置においては、定電流源に代えて抵抗を用いても、検知電位の変動を低減できる。また、本発明による電圧変化検知装置においては、コンパレータは、上記した例とは逆に比較電位ＣＭＰＩＮが基準電位ＲＥＦよりも低くなったときに、出力ＯＵＴの電圧値を変化させるようにしても良い。この場合にも、当該電圧の変化に基づいてＩＣ回路や電源の動作を停止させれば、当該ＩＣ回路の誤動作等を防止することができる。
【００３０】
以上、説明したように、本実施例の電圧変化検知装置によれば、電界効果トランジスタの閾値電圧がばらついた場合にも、検知電位のばらつきを低減でき、所望の電圧検知範囲で電圧変化を検知することができる。
【００３１】
＜第２の実施例＞
図４は、第２の実施例である電圧変化検知装置２０の回路図である。電圧変化検知装置２０は、ＤＭＯＳ２１の閾値電圧の高低に応じて、検出電圧を個別に調整できるようにしたものである。
【００３２】
デプレッション型のＮＭＯＳ電界効果トランジスタ（第１の電界効果トランジスタ）であるＤＭＯＳ２１のドレインは電源電位ＶＤＤに接続され、そのゲートは接地電圧に接続され、そのソースはノードＵ１（第１のノード）を介して定電流源３０（第１の定電流源）に接続されている。
【００３３】
エンハンス型のＮＭＯＳ電界効果トランジスタ（第２の電界効果トランジスタ。以下、単にＮＭＯＳという）であるＮＭＯＳ２３のドレインとゲートとはノードＵ３において相互に接続され、そのソースはノードＵ２（第２のノード）を介して定電流源３１（第２の定電流源）に接続されている。ノードＵ３は、トリミング信号（以下、単に信号という）ＴＲＭ３に応じてオンオフするスイッチとして動作するＰＭＯＳ電界効果トランジスタ（以下、単にＰＭＯＳという）であるＰＭＯＳ２２を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ２２のソースは電源電位ＶＤＤに接続され、そのドレインはノードＵ３に接続され、そのゲートは信号ＴＲＭ３を受け入れる。
【００３４】
ＮＭＯＳ２５のドレインとゲートとはノードＵ４において相互に接続され、そのソースはノードＵ２を介して定電流源３１に接続されている。ノードＵ４は、信号ＴＲＭ２に応じてオンオフするスイッチとして動作するＰＭＯＳ２４を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ２４のソースは電源電位ＶＤＤに接続され、そのドレインはノードＵ４に接続され、そのゲートは信号ＴＲＭ２を受け入れる。
【００３５】
ＮＭＯＳ２７のドレインとゲートとはノードＵ５において相互に接続され、そのソースはノードＵ２を介して定電流源３１に接続されている。ノードＵ５は、信号ＴＲＭ１に応じてオンオフするスイッチとして動作するＰＭＯＳ２６を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ２６のソースは電源電位ＶＤＤに接続され、そのドレインはノードＵ５に接続され、そのゲートは信号ＴＲＭ１を受け入れる。
【００３６】
ＮＭＯＳ２９のドレインとゲートとはノードＵ６において相互に接続され、そのソースはノードＵ２を介して定電流源３１に接続されている。ノードＵ６は、信号ＴＲＭ０に応じてオンオフするスイッチとして動作するＰＭＯＳ２８を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ２８のソースは電源電位ＶＤＤに接続され、そのドレインはノードＵ６に接続され、そのゲートは信号ＴＲＭ０を受け入れる。
【００３７】
ノードＵ１はコンパレータ３２の一方の入力に接続されている。ノードＵ２はコンパレータ３２の他方の入力に接続されている。コンパレータ３２は、一方の入力への基準電位ＲＥＦと他方の入力への比較電位ＣＭＰＩＮとを比較し、比較電位ＣＭＰＩＮが基準電位ＲＥＦよりも高くなったときに、出力ＯＵＴの電圧値を例えば０ＶからＶＤＤ電位に変化させる。
【００３８】
ＮＭＯＳ２３、２５、２７及び２９の各々の閾値電圧は互いに異なる。閾値電圧が低い方からＮＭＯＳ２３、ＮＭＯＳ２５、ＮＭＯＳ２７、ＮＭＯＳ２９の順である。例えば、ＮＭＯＳ２３、２５、２７及び２９の各々のゲート幅を同一とし、これらのゲート長を小さい方からＮＭＯＳ２３、ＮＭＯＳ２５、ＮＭＯＳ２７、ＮＭＯＳ２９の順とすることによって、上記のような閾値の関係とすることができる。
【００３９】
あるいは、ＮＭＯＳ２３、２５、２７及び２９の各々のゲート長を同一とし、これらのゲート幅を大きい方からＮＭＯＳ２３、ＮＭＯＳ２５、ＮＭＯＳ２７、ＮＭＯＳ２９の順とすることによって、上記のような閾値の関係とすることもできる。
【００４０】
電圧変化検知装置２０においては、信号ＴＲＭ０〜ＴＲＭ３のうちのいずれか１つのみをローレベル（０Ｖ）とすることにより、ＰＭＯＳ２２、２４、２６及び２８のうちの対応する１つのＰＭＯＳをオンして、当該１つのＰＭＯＳと直列に接続されたＮＭＯＳを選択することができる。当該選択によって検知電位を調整できる。
【００４１】
図５は、電圧変化検知装置２０におけるトリミングコードと検知電位との関係を表す図である。縦軸が検知電位を表し、横軸がトリミングコードを表す。検知電位は、第１の実施例で説明したのと同様に考えると、信号ＴＲＭ０〜ＴＲＭ３によって選択されたＮＭＯＳの閾値電圧Ｖｔｎと、ＤＭＯＳ２１の閾値電圧Ｖｔｄとの差すなわちＶｔｎ−Ｖｔｄで表される。トリミングコードは、ローレベル（０Ｖ）となっているトリミング信号の番号を表す。例えば信号ＴＲＭ０のみがローレベル（０Ｖ）となっている場合の検知電位は、横軸の「０」の位置に示される。閾値電圧が標準の場合を記号ＴＴ、高い場合を記号ＳＳ、低い場合を記号ＦＦ、ＤＭＯＳの閾値電圧が高い場合を記号ＤＳ、低い場合を記号ＤＦとして表している。また、所望の電圧検知範囲の上限値を「上限」、下限値を「下限」として表している。上限値は、例えば電圧検知対象のＩＣ回路の動作電圧の上限値であり、下限値はその下限である。上限値は例えば１．３Ｖ、下限値は例えば１．０Ｖである。
【００４２】
例えばＤＭＯＳ２１の閾値電圧が低い方にばらついた場合、基準電位ＲＥＦが高くなる。それゆえ、標準のＤＭＯＳを用いた場合に比較して検知電位が高くなる。そこで、検知電位が所望の電圧検知範囲内に収まるように、ＮＭＯＳのドレイン−ソース間の電圧を下げる。具体的には、信号ＴＲＭ３をローレベル（０Ｖ）とし且つ信号ＴＲＭ０〜２をハイレベル（ＶＤＤ電位）とする。つまり、ＮＭＯＳ２３のみを選択する。ＮＭＯＳ２３の閾値電圧は、ＮＭＯＳ２５、２７及び２９の閾値電圧に比較して低いのでＮＭＯＳのドレイン−ソース間電圧が下がる。このように、ＤＭＯＳ２１の閾値電圧Ｖｔｄが低くなった場合にＮＭＯＳのドレイン−ソース間電圧を下げるので、検知電位（Ｖｔｎ−Ｖｔｄ）を所望の電圧検知範囲内に収めることができる。
【００４３】
標準サンプルにおけるＤＭＯＳの閾値電圧が例えば−０．６Ｖであり、ＮＭＯＳの閾値電圧が例えば０．５５Ｖである場合には、標準の検知電位は１．１５Ｖ（＝０．５５Ｖ−（−０．６Ｖ））である。ここで、ＤＭＯＳ２１の閾値電圧Ｖｔｄが低い方にばらついてＶｔｄが−０．８Ｖとなった場合には、上記したようにＮＭＯＳ２３のみを選択して電圧Ｖｔｎを例えば０．３５Ｖに下げる。これにより、検知電位を１．１５Ｖ（＝０．３５Ｖ−（−０．８Ｖ））に調整できる。
【００４４】
反対にＤＭＯＳ２１の閾値電圧が高い方にばらついた場合、基準電位ＲＥＦが低くなる。それゆえ、標準のＤＭＯＳを用いた場合に比較して検知電位が低くなる。そこで、検知電位が所望の電圧検知範囲内に収まるように、ＮＭＯＳのドレイン−ソース間の電圧を上げる。具体的には、信号ＴＲＭ０をローレベル（０Ｖ）とし且つ信号ＴＲＭ１〜３をハイレベル（ＶＤＤ電位）とする。つまり、ＮＭＯＳ２９のみを選択する。ＮＭＯＳ２９の閾値電圧は、ＮＭＯＳ２３、２５及び２７の閾値電圧に比較して高いのでＮＭＯＳのドレイン−ソース間の電圧が上がる。このように、ＤＭＯＳ２１の閾値電圧Ｖｔｄが高くなった場合にＮＭＯＳのドレイン−ソース間の電圧を上げるので、検知電位（Ｖｔｎ−Ｖｔｄ）を所望の電圧検知範囲内に収めることができる。
【００４５】
標準サンプルにおけるＤＭＯＳの閾値電圧が例えば−０．６Ｖであり、ＮＭＯＳの閾値電圧が例えば０．５５Ｖである場合には、標準の検知電位は１．１５Ｖ（＝０．５５Ｖ−（−０．６Ｖ））である。ここで、ＤＭＯＳ２１の閾値電圧が高い方にばらついて電圧Ｖｔｄが−０．４Ｖとなった場合には、上記したようにＮＭＯＳ２１のみを選択して電圧Ｖｔｎを例えば０．７５Ｖに上げる。これにより、検知電位を１．１５Ｖ（＝０．７５Ｖ−（−０．４Ｖ））に調整できる。
【００４６】
ＮＭＯＳ２５又はＮＭＯＳ２７を選択して、同様に検知電位を調整することもできる。このように、ＤＭＯＳ２１の閾値電圧のばらつきに応じて、閾値電圧の互いに異なるＮＭＯＳ２３、２５、２７及び２９のうちの１つを選択することによって、検知電位を調整できる。図５に示されるように、ＤＭＯＳ２１の閾値電圧が高い方にばらついた場合（記号ＤＳ）においても低い方にばらついた場合（記号ＤＦ）においても、検知電位は所望の電圧検知範囲内に収まっている。
【００４７】
図６は、電圧変化検知装置２０における温度と検知電位との関係を表す図である。縦軸が検知電位を表し、横軸が温度を表す。検知電位はＶｔｎ−Ｖｔｄである。閾値電圧が標準の場合を記号ＴＴ、高い場合を記号ＳＳ、低い場合を記号ＦＦ、ＤＭＯＳの閾値電圧が高い場合を記号ＤＳ、低い場合を記号ＤＦとして表している。また、所望の電圧検知範囲の上限値を「上限」、下限値を「下限」として表している。上限値は例えば１．３Ｖ、下限値は例えば１．０Ｖである。図６に示されるように、閾値電圧が高い方にばらついた場合（記号ＤＳ）においても低い方にばらついた場合（記号ＤＦ）においても、温度にかかわらず、検知電位は所望の電圧検知範囲内に収まっている。
【００４８】
上記したように本実施例による電圧変化検知装置は、製造条件に起因して生じたＤＭＯＳの閾値電圧ばらつきに応じて、閾値電圧の互いに異なる複数のＮＭＯＳのうちの１つを選択することによって、検知電位が所望の電圧検知範囲内に収まるように調整できる。つまり、電圧変化検知装置毎に適切な設定とすることができるようにしたものである。
【００４９】
このように、本実施例の電圧変化検知装置によれば、電界効果トランジスタの閾値電圧がばらついた場合にも、検知電位のばらつきを低減でき、所望の電圧検知範囲で電圧変化を検知することができる。
【００５０】
なお、本実施例による電圧変化検知装置は、４組のＮＭＯＳ、ＰＭＯＳ及びトリミング信号（以下、ＮＭＯＳ等という）を含む例であるが、これに限定されず、２組以上のＮＭＯＳ等を含んでいれば良い。例えば２組のＮＭＯＳ等を含み、２段階で調整できるようにしても良いし、１０組のＮＭＯＳ等を含み、より微調整できるようにしても良い。この場合にも、ＮＭＯＳの閾値電圧は互いに異なる。また、本実施例による電圧変化検知装置は、４組のＮＭＯＳ等の１つを選択する例であるが、これに限定されず、２組以上のＮＭＯＳ等を選択するようにしても良い。この場合には、当該選択された複数のＮＭＯＳが互いに並列に接続されたこととなり、これら複数のＮＭＯＳの閾値電圧によって比較電位が定まる。
【符号の説明】
【００５１】
１０、２０ 電圧変化検知装置
１１、２１ ＤＭＯＳ
１２、１４、３０、３１ 定電流源
１３、２３、２５、２７、２９ ＮＭＯＳ
１５、３２ コンパレータ
２２、２４、２６、２８ ＰＭＯＳ
【技術分野】
【０００１】
本発明は、電源電圧が所定の検知電位を超えて変化したことを検知する電圧変化検知装置に関する。
【背景技術】
【０００２】
電源電圧が所定電位を超えて低下又は上昇したことによる回路の誤動作を防止するための装置が知られている（例えば特許文献１）。
【０００３】
図７は、従来の電圧変化検知装置９０の回路図である。デプレッション型のＮＭＯＳ電界効果トランジスタであるＤＭＯＳ９１のドレインは電源電位ＶＤＤに接続され、そのゲートとソースとはノードＳ１において相互に接続されている。ＮＭＯＳ電界効果トランジスタであるＮＭＯＳ９２のソースは接地電位ＶＳＳに接続され、そのゲートとドレインとはノードＳ２において相互に接続されている。ノードＳ１とノードＳ２とは相互に接続され、ノードＳ２はコンパレータ９５の一方の入力に接続されている。ＮＭＯＳ電界効果トランジスタであるＮＭＯＳ９３のドレイン及びゲートは電源電位ＶＤＤに接続され、そのソースはノードＳ３に接続されている。デプレッション型のＮＭＯＳ電界効果トランジスタであるＤＭＯＳ９４のソース及びゲートは接地電位ＶＳＳに接続され、そのドレインはノードＳ３に接続されている。ノードＳ３はコンパレータ９５の他方の入力に接続されている。コンパレータ９５は、一方の入力への基準電位ＲＥＦ１と他方の入力への比較電位ＲＥＦ２とを比較し、比較電位ＲＥＦ２が基準電位ＲＥＦ１よりも高くなったときに、出力ＯＵＴの電圧値をＶＤＤ電位から0Ｖに変化させる。
【０００４】
図８は、従来の電圧変化検知装置９０における基準電位、比較電位及び検知電位の関係を表す図である。縦軸が電圧を表し、横軸が電源電位ＶＤＤを表す。基準電位ＲＥＦ１は、ＮＭＯＳ９２の閾値電圧である。ここで、閾値電圧は、ＮＭＯＳ９２のドレイン−ソース間が導通する、もしくは一定の電流を流せるソース−ゲート間の電圧である。以下、「閾値電圧」の用語をこれと同様の意味で用いる。製造ばらつき等によって、ＮＭＯＳ９２の閾値電圧もばらつく場合がある。閾値電圧の高いＮＭＯＳ９２の基準電位ＲＥＦ１を基準電位Ｒ１Ｈ、閾値電圧の低いＮＭＯＳ９２の基準電位ＲＥＦ１を基準電位Ｒ１Ｌとして図中に表している。ＮＭＯＳ９２の閾値電圧が高くなると基準電位ＲＥＦ１も上昇するので、基準電位Ｒ１Ｈは基準電位Ｒ１Ｌよりも高い。ＤＭＯＳ９１は高抵抗として作用し、電源電位ＶＤＤが変化しても、基準電位Ｒ１Ｈ及びＲ１Ｌはほとんど変化しない。
【０００５】
比較電位ＲＥＦ２は、電源電位ＶＤＤからＮＭＯＳ９３の閾値電圧分だけ低下した電圧である。製造ばらつき等によって、ＮＭＯＳ９３の閾値電圧もばらつく。閾値電圧の高いＮＭＯＳ９３の比較電位ＲＥＦ２を比較電位Ｒ２Ｈ、閾値電圧の低いＮＭＯＳ９３の比較電位ＲＥＦ２を比較電位Ｒ２Ｌとして図中に表している。比較電位ＲＥＦ２はＶＤＤからＮＭＯＳ９３の閾値電圧分だけ低下した電圧なので、ＮＭＯＳ９３の閾値電圧が高くなると比較電位ＲＥＦ２は低下する。逆にＮＭＯＳ９３の閾値電圧が低くなると比較電位ＲＥＦ２は上昇する。それゆえ、比較電位Ｒ２Ｈは比較電位Ｒ２Ｌよりも低くなっている。ＤＭＯＳ９４は高抵抗として作用し、電源電位ＶＤＤが上昇したときには、比較電位Ｒ２Ｈ及びＲ２Ｌも上昇し、電源電位ＶＤＤが低下したときには、比較電位Ｒ２Ｈ及びＲ２Ｌも低下する。
【０００６】
製造ばらつき等によって、ＮＭＯＳ９２の閾値電圧とＮＭＯＳ９３の閾値電圧とは同一方向にばらつく。閾値電圧が高い方にばらついた場合には、基準電位ＲＥＦ１は上昇するが、比較電位ＲＥＦ２は低下する。また、閾値電圧が低い方にばらついた場合には、基準電位ＲＥＦ１は低下するが、比較電位ＲＥＦ２は上昇する。このように、基準電位ＲＥＦ１と比較電位ＲＥＦ２とが反対方向に変化する。それゆえ、コンパレータ９５における、閾値電圧が高いときの検知電位ＶＨ１と、閾値電圧が低いときの検知電位ＶＬ１との差が大きくなる。
【０００７】
検知電位のばらつきが大きくなると、以下のような問題が生じる。例えば検知電位が高い方向にばらついた場合には、所望の電圧検知範囲よりも高い電圧で出力ＯＵＴの電圧値を変化させてしまうので、電池が消耗せずいまだ充分な電源電圧を供給できるにもかかわらず、電圧検知対象の回路（図示せず）の動作を停止させてしまうといった問題が生じる。また、検知電位が低い方向にばらついた場合には、所望の電圧検知範囲よりも低い電圧で出力ＯＵＴの電圧値を変化させてしまうので、当該回路にその動作補償電圧を下回る電圧が供給され、正常に動作しないといった問題が生じる。
【０００８】
図９は、従来の電圧変化検知装置９０における温度と検知電位との関係を表す図である。縦軸が検知電位を表し、横軸が温度を表す。閾値電圧が標準の場合を記号ＴＴ、高い場合を記号ＳＳ、低い場合を記号ＦＦ、ＤＭＯＳの閾値電圧が高い場合を記号ＤＳ、低い場合を記号ＤＦとして表している。また、所望の電圧検知範囲の上限値を「上限」、下限値を「下限」として表している。上限値は、例えば電圧検知対象のＩＣ回路の動作電圧の上限値であり、下限値はその下限である。上限値は１．３Ｖ、下限値は１．０Ｖである。
【０００９】
コンパレータ９５は、比較電位ＲＥＦ２が基準電位ＲＥＦ１よりも高くなったときに、出力ＯＵＴの電圧値を変化させることから、検知電位は以下のようになる。ＮＭＯＳ９２のドレイン−ソース間の電圧をＶｔ１、ＮＭＯＳ９３のドレイン−ソース間の電圧をＶｔ２とすると、比較電位ＲＥＦ２＞基準電位ＲＥＦ１の関係から、ＶＤＤ−Ｖｔ２＞Ｖｔ１となり、更に変形するとＶＤＤ＞Ｖｔ１＋Ｖｔ２となる。すなわち、コンパレータ９５は、ＶＤＤがＶｔ１＋Ｖｔ２を上回ったときに出力ＯＵＴの電圧を変化させる。このＶｔ１＋Ｖｔ２が検知電位であり、コンパレータ９５は、電源電位ＶＤＤがこの検知電位を跨いで変化したことを検知する。このように、検知電位がＮＭＯＳ９２のドレイン−ソース間の電圧と、ＮＭＯＳ９３のドレイン−ソース間の電圧との和であることから、製造条件や温度条件によってＮＭＯＳ９２及びＮＭＯＳ９３閾値電圧がばらついたときには、検知電位のばらつきも大きくなる。図９に示されるように、温度によっては、閾値電圧が高い場合（記号ＳＳ）には上限値を上回り、閾値電圧が低い場合（記号ＦＦ）には下限値を下回ってしまう。このように、閾値のばらつきによって、所望の電圧検知範囲で電圧を検知できない場合がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平６−１０９７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記したように、従来の電圧変化検知回路を用いた場合、製造ばらつき等によって電界効果トランジスタの閾値電圧がばらついたときに、検知電位のばらつきが大きくなり、また、所望の電圧検知範囲で電圧を検知できず、電圧検知対象のＩＣ回路の誤動作等を生じさせてしまうという問題があった。
【００１２】
本発明は上記した如き問題点に鑑みてなされたものであって、電界効果トランジスタの閾値電圧がばらついた場合にも、検知電位のばらつきを低減でき、所望の電圧検知範囲で電圧変化を検知することができる電圧変化検知装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明による電圧変化検知装置は、電源電位に基づいて基準電位を生成する基準電位生成部と、前記電源電位に基づいて比較電位を生成する比較電位生成部と、前記基準電位と前記比較電位との比較結果に応じて前記電源電位が所定の検知電位を跨いで変化したことを検知した旨の検知信号を生成する検知信号生成部と、を含む電圧変化検知装置であって、前記基準電位生成部は、前記接地電位に接続された第１の定電流源又は第１の抵抗と、そのドレインが前記電源電位に接続され且つそのソースが第１のノードにおいて前記第１の定電流源又は第１の抵抗に接続され且つそのゲートが固定電位に接続されている第１の電界効果トランジスタと、を含み、前記比較電位生成部は、接地電位に接続された第２の定電流源又は第２の抵抗と、そのドレイン及びゲートが前記電源電位に接続され且つそのソースが第２のノードにおいて前記第２の定電流源又は第２の抵抗に接続されている第２の電界効果トランジスタと、を含み、前記検知信号生成部は、前記第１のノードにおける電位を前記基準電位とし且つ前記第２のノードにおける電位を前記比較電位として前記検知信号を生成することを特徴とする。
【００１４】
また、本発明による電圧変化検知装置は、電源電位に基づいて基準電位を生成する基準電位生成部と、前記電源電位に基づいて比較電位を生成する比較電位生成部と、前記基準電位と前記比較電位との比較結果に応じて前記電源電位が所定の検知電位を跨いで変化したことを検知した旨の検知信号を生成する検知信号生成部と、を含む電圧変化検知装置であって、前記基準電位生成部は、前記接地電位に接続された第１の定電流源又は第１の抵抗と、そのドレインが前記電源電位に接続され且つそのソースが第１のノードにおいて前記第１の定電流源又は第１の抵抗に接続され且つそのゲートが固定電位に接続されている第１の電界効果トランジスタと、を含み、前記比較電位生成部は、接地電位に接続された第２の定電流源又は第２の抵抗と、そのソースが第２のノードにおいて前記第２の定電流源又は第２の抵抗に接続されている少なくとも２つの第２の電界効果トランジスタと、前記第２の電界効果トランジスタの各々のドレイン及びゲートと前記電源電位との間に接続された少なくとも２つのスイッチ素子と、を含み、前記検知信号生成部は、前記第１のノードにおける電位を前記基準電位とし且つ前記第２のノードにおける電位を前記比較電位として前記検知信号を生成することを特徴とする。
【発明の効果】
【００１５】
本発明による電圧変化検知装置によれば、電界効果トランジスタの閾値電圧がばらついた場合にも、検知電位のばらつきを低減でき、所望の電圧検知範囲で電圧変化を検知することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施例である電圧変化検知装置の回路図である。
【図２】図１の電圧変化検知装置における基準電位、比較電位及び検知電位の関係を表す図である。
【図３】図１の電圧変化検知装置における温度と検知電位との関係を表す図である。
【図４】第２の実施例である電圧変化検知装置の回路図である。
【図５】図２の電圧変化検知装置におけるトリミングコードと検知電位との関係を表す図である。
【図６】図２の電圧変化検知装置における温度と検知電位との関係を表す図である。
【図７】従来の電圧変化検知装置の回路図である。
【図８】図７の電圧変化検知装置における基準電位、比較電位及び検知電位の関係を表す図である。
【図９】図７の電圧変化検知装置における温度と検知電位との関係を表す図である。
【発明を実施するための形態】
【００１７】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
【００１８】
＜第１の実施例＞
図１は第１の実施例である電圧変化検知装置１０の回路図である。電圧変化検知装置１０は、例えば携帯型電話端末などの装置を動作させるためのＩＣ回路（図示せず）に供給される電源電位ＶＤＤの変動を検知する用途に用いられる。電圧変化検知装置１０は、例えば電源電位ＶＤＤが所定の電圧上限値を上回った場合に出力ＯＵＴの電圧を変化させる。当該電圧の変化に基づいて当該ＩＣ回路や電源の動作を停止させれば、当該ＩＣ回路の素子破壊や誤動作を防止することができる。
【００１９】
デプレッション型のＮＭＯＳ電界効果トランジスタ（第１の電界効果トランジスタ）であるＤＭＯＳ１１のドレインは電源電位ＶＤＤに接続され、そのゲートは接地電圧に接続され、そのソースはノードＴ１を介して定電流源１２（第１の定電流源）に接続されている。ノードＴ１（第１のノード）はコンパレータ１５の一方の入力に接続されている。以下、ＤＭＯＳ１１及び定電流源１２からなる構成を基準電位生成部と称する。エンハンス型のＮＭＯＳ電界効果トランジスタ（第２の電界効果トランジスタ）であるＮＭＯＳ１３のドレイン及びゲートは電源電位ＶＤＤに接続され、そのソースはノードＴ２（第２のノード）を介して定電流源１４（第２の定電流源）に接続されている。ノードＴ２はコンパレータ１５の他方の入力に接続されている。以下、ＮＭＯＳ１３及び定電流源１４からなる構成を比較電位生成部と称する。コンパレータ１５は、一方の入力への基準電位ＲＥＦと他方の入力への比較電位ＣＭＰＩＮとを比較し、比較電位ＣＭＰＩＮが基準電位ＲＥＦよりも高くなったときに、出力ＯＵＴの電圧値を例えば０ＶからＶＤＤ電位に電圧変化させる。
【００２０】
図２は、電圧変化検知装置１０における基準電位、比較電位及び検知電位の関係を表す図である。縦軸が電圧を表し、横軸が電源電位ＶＤＤを表す。基準電位ＲＥＦは、ＤＭＯＳ１１のゲート電圧すなわちＶＳＳ（＝０Ｖ）からＤＭＯＳ１１の閾値電圧分だけ低下した電圧である。ＤＭＯＳ１１の閾値電圧が例えば−０．６Ｖの場合には、基準電位ＲＥＦは、０Ｖ−（−０．６Ｖ）＝０．６Ｖとなる。製造ばらつきや温度変化によって、ＤＭＯＳ１１の閾値電圧もばらつく。閾値電圧の高いＤＭＯＳ１１の基準電位ＲＥＦを基準電位ＲＨ、閾値電圧の低いＤＭＯＳ１１の基準電位ＲＥＦを基準電位ＲＬとして図中に表している。ＤＭＯＳ１１の閾値電圧が高くなると基準電位ＲＥＦは低下する。ＤＭＯＳ１１の閾値電圧の標準値が例えば−０．６Ｖのときに、閾値電圧が高い方にばらついて例えば−０．４Ｖとなった場合、基準電位ＲＥＦは、０Ｖ−（−０．４Ｖ）＝０．４Ｖとなる。つまり、閾値電圧が高い方にばらついたときには、基準電位ＲＥＦは低下する。逆にＤＭＯＳ１１の閾値電圧が低くなると基準電位ＲＥＦは上昇する。ＤＭＯＳ１１の閾値電圧の標準値が例えば−０．６Ｖのときに、閾値電圧が低い方にばらついて例えば−０．８Ｖとなった場合、基準電位ＲＥＦは、０Ｖ−（−０．８Ｖ）＝０．８Ｖとなる。つまり、閾値電圧が低い方にばらついたときには、基準電位ＲＥＦは上昇する。それゆえ、基準電位ＲＬは基準電位ＲＨよりも高い。ＤＭＯＳ１１のソースは定電流源１２に接続されており、電源電位ＶＤＤが変化しても、基準電位ＲＨ及びＲＬはほとんど変化しない。
【００２１】
比較電位ＣＭＰＩＮは、電源電位ＶＤＤからＮＭＯＳ１３の閾値電圧分だけ低下した電圧である。電源電位ＶＤＤが例えば１．０Ｖであり、ＮＭＯＳ１３の閾値電圧が例えば０．６Ｖの場合には、比較電位ＣＭＰＩＮは、１．０Ｖ−（０．６Ｖ）＝０．４Ｖとなる。製造ばらつき等によって、ＮＭＯＳ１３の閾値電圧もばらつく。閾値電圧の高いＮＭＯＳ１３の比較電位ＣＭＰＩＮを比較電位ＣＨ、閾値電圧の低いＮＭＯＳ１３の比較電位ＣＭＰＩＮを比較電位ＣＬとして図中に表している。比較電位ＣＭＰＩＮはＶＤＤからＮＭＯＳ１３の閾値電圧分だけ低下した電圧なので、ＮＭＯＳ１３の閾値電圧が高くなると比較電位ＣＭＰＩＮは低下する。逆にＮＭＯＳ１３の閾値電圧が低くなると比較電位ＣＭＰＩＮは上昇する。それゆえ、比較電位ＣＨは比較電位ＣＬよりも低くなっている。ＮＭＯＳ１３のドレインは定電流源１４に接続されており、電源電位ＶＤＤが上昇したときには、比較電位ＣＨ及びＣＬも上昇し、電源電位ＶＤＤが低下したときには、比較電位ＣＨ及びＣＬも低下する。
【００２２】
コンパレータ１５は、基準電位ＲＥＦと比較電位ＣＭＰＩＮとを比較するものであり、基準電位ＲＨと比較電位ＣＨの交点が検知電位ＶＨ２となり、基準電位ＲＬと比較電位ＣＬの交点が検知電位ＶＬ２となる。
【００２３】
製造工程において、ＤＭＯＳはＮＭＯＳに対してデプレッション化するインプラを追加するので、ＤＭＯＳ１１の閾値電圧とＮＭＯＳ１３の閾値電圧とは同方向にばらつく。閾値電圧が高い方にばらついた場合には、基準電位ＲＥＦと比較電位ＣＭＰＩＮとが共に低下する。また、閾値電圧が低い方にばらついた場合には、基準電位ＲＥＦと比較電位ＣＭＰＩＮとが共に上昇する。このように、閾値電圧が変動した場合には、基準電位ＲＥＦと比較電位ＣＭＰＩＮとが同方向に変化する。それゆえ、コンパレータ１５における、閾値電圧が高いときの検知電位ＶＨ２と、閾値電圧が低いときの検知電位ＶＬ２との差が、従来技術に比較して小さくなる。
【００２４】
図３は、電圧変化検知装置１０における温度と検知電位との関係を表す図である。縦軸が検知電位を表し、横軸が温度を表す。閾値電圧が標準の場合を記号ＴＴ、高い場合を記号ＳＳ、低い場合を記号ＦＦ、ＤＭＯＳの閾値電圧が高い場合を記号ＤＳ、低い場合を記号ＤＦとして表している。また、所望の電圧検知範囲の上限値を「上限」、下限値を「下限」として表している。上限値は、例えば電圧検知対象のＩＣ回路の動作電圧の上限値であり、下限値はその下限である。上限値は例えば１．３Ｖ、下限値は例えば１．０Ｖである。
【００２５】
コンパレータ１５は、比較電位ＣＭＰＩＮが基準電位ＲＥＦよりも高くなったときに出力ＯＵＴの電圧を変化させることから、検知電位は以下のようになる。ＮＭＯＳ１３の閾値電圧をＶｔｎ、ＤＭＯＳ１１の閾値電圧をＶｔｄとすると、比較電位ＣＭＰＩＮ＞基準電位ＲＥＦの関係から、ＶＤＤ−Ｖｔｎ＞ＶＳＳ（０Ｖ）−Ｖｔｄとなり、更に変形するとＶＤＤ＞Ｖｔｎ−Ｖｔｄとなる。すなわち、コンパレータ１５は、ＶＤＤがＶｔｎ−Ｖｔｄを上回ったときに出力ＯＵＴの電圧を変化させる。このＶｔｎ−Ｖｔｄが検知電位である。このように、コンパレータ１５は、電源電位ＶＤＤが所定の検知電位Ｖｔｎ−Ｖｔｄを跨いで変化したこと（ここでは電源電圧が検知電位を上回ったこと）を検知した旨を出力ＯＵＴの電圧変化によって示す検知信号を生成する検知信号生成部である。例えば、Ｖｔｎ＝０．５５Ｖ、Ｖｔｄ＝−０．６Vの場合、検知電位は１．１５Ｖ（＝０．５５Ｖ−（−０．６Ｖ））となる。図３に示されるように、閾値電圧が高い方にばらついた場合（記号ＤS）においても低い方にばらついた場合（記号ＤF）においても、温度にかかわらず、検知電位は所望の電圧検知範囲内に収まっている。
【００２６】
このように、本実施例による電圧変化検知装置は、閾値がマイナスであるデプレッション型ＭＯＳを基準電位の生成に用いる。そして、そのゲートを接地電圧に接続することにより、製造条件等によって生じた閾値電圧のばらつきによる基準電位の変動方向と比較電位の変動方向とが同一方向になるように構成されている。それゆえ、コンパレータにおける、閾値電圧が高いときの検知電位と、閾値電圧が低いときの検知電位との差を、従来技術に比較して大幅に小さくすることができる。また、温度変化による閾値電圧の変動があった場合においても、所望の電圧検知範囲内で電圧を検知することができる。
【００２７】
従来の電圧変化検知装置によれば、閾値電圧のばらつきによって所望の電圧検知範囲よりも高い電圧でなければ電圧検知できない場合もあり、この場合には、電池が消耗せずいまだ充分な電源電圧を供給できるにもかかわらず、電圧検知対象の回路（図示せず）の動作を停止させてしまうといった問題が生じる。また、従来の電圧変化検知装置によれば、閾値電圧のばらつきによって所望の電圧検知範囲よりも低い電圧でなければ電圧検知できない場合もあり、この場合には、当該回路にその動作補償電圧を下回る電圧が供給され、正常に動作しないといった問題が生じる。これに対して、本実施例の電圧変化検知装置によれば、閾値電圧のばらつきによる閾値電圧の差を縮小し、所望の電圧検知範囲内で電圧を検知することができるので、かかる問題を解消できる。
【００２８】
従来の電圧変化検知装置のように、接地電圧側にＭＯＳを用いた場合には、電源電圧側のＭＯＳのゲート長が１０μｍのときに、そのＭＯＳに流れる電流値は約１μＡであった。これに対して、本実施例による電圧変化検知装置においては、接地電圧側にＭＯＳではなく定電流源を用いることによって、電源電圧側のＭＯＳのゲート長が１０μｍのときに、そのＭＯＳに流れる電流値は約２ｎＡにできる。このように、定電流源を用いることによって消費電流値を大幅に低減させる効果も奏する。従来の電圧変化検知装置において、その電流値を約２ｎＡまで低減させるためには、ＭＯＳのゲート長を数１０００μｍ程度に大きくする必要があり、回路規模が増大してしまう。これに対して、本実施例による電圧変化検知装置は、定電流源を用いることにより、回路規模を増大させずに電流値を低減させることができる。
【００２９】
本実施例による電圧変化検知装置は、通常の半導体製造技術によって製造可能である。なお、本発明による電圧変化検知装置においては、デプレッション型ＭＯＳのゲートを必ずしも接地電位ＶＳＳに接続する必要はなく、電源電圧と閾値電圧との関係から他の固定電圧に適宜設定可能である。また、本発明による電圧変化検知装置においては、定電流源に代えて抵抗を用いても、検知電位の変動を低減できる。また、本発明による電圧変化検知装置においては、コンパレータは、上記した例とは逆に比較電位ＣＭＰＩＮが基準電位ＲＥＦよりも低くなったときに、出力ＯＵＴの電圧値を変化させるようにしても良い。この場合にも、当該電圧の変化に基づいてＩＣ回路や電源の動作を停止させれば、当該ＩＣ回路の誤動作等を防止することができる。
【００３０】
以上、説明したように、本実施例の電圧変化検知装置によれば、電界効果トランジスタの閾値電圧がばらついた場合にも、検知電位のばらつきを低減でき、所望の電圧検知範囲で電圧変化を検知することができる。
【００３１】
＜第２の実施例＞
図４は、第２の実施例である電圧変化検知装置２０の回路図である。電圧変化検知装置２０は、ＤＭＯＳ２１の閾値電圧の高低に応じて、検出電圧を個別に調整できるようにしたものである。
【００３２】
デプレッション型のＮＭＯＳ電界効果トランジスタ（第１の電界効果トランジスタ）であるＤＭＯＳ２１のドレインは電源電位ＶＤＤに接続され、そのゲートは接地電圧に接続され、そのソースはノードＵ１（第１のノード）を介して定電流源３０（第１の定電流源）に接続されている。
【００３３】
エンハンス型のＮＭＯＳ電界効果トランジスタ（第２の電界効果トランジスタ。以下、単にＮＭＯＳという）であるＮＭＯＳ２３のドレインとゲートとはノードＵ３において相互に接続され、そのソースはノードＵ２（第２のノード）を介して定電流源３１（第２の定電流源）に接続されている。ノードＵ３は、トリミング信号（以下、単に信号という）ＴＲＭ３に応じてオンオフするスイッチとして動作するＰＭＯＳ電界効果トランジスタ（以下、単にＰＭＯＳという）であるＰＭＯＳ２２を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ２２のソースは電源電位ＶＤＤに接続され、そのドレインはノードＵ３に接続され、そのゲートは信号ＴＲＭ３を受け入れる。
【００３４】
ＮＭＯＳ２５のドレインとゲートとはノードＵ４において相互に接続され、そのソースはノードＵ２を介して定電流源３１に接続されている。ノードＵ４は、信号ＴＲＭ２に応じてオンオフするスイッチとして動作するＰＭＯＳ２４を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ２４のソースは電源電位ＶＤＤに接続され、そのドレインはノードＵ４に接続され、そのゲートは信号ＴＲＭ２を受け入れる。
【００３５】
ＮＭＯＳ２７のドレインとゲートとはノードＵ５において相互に接続され、そのソースはノードＵ２を介して定電流源３１に接続されている。ノードＵ５は、信号ＴＲＭ１に応じてオンオフするスイッチとして動作するＰＭＯＳ２６を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ２６のソースは電源電位ＶＤＤに接続され、そのドレインはノードＵ５に接続され、そのゲートは信号ＴＲＭ１を受け入れる。
【００３６】
ＮＭＯＳ２９のドレインとゲートとはノードＵ６において相互に接続され、そのソースはノードＵ２を介して定電流源３１に接続されている。ノードＵ６は、信号ＴＲＭ０に応じてオンオフするスイッチとして動作するＰＭＯＳ２８を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ２８のソースは電源電位ＶＤＤに接続され、そのドレインはノードＵ６に接続され、そのゲートは信号ＴＲＭ０を受け入れる。
【００３７】
ノードＵ１はコンパレータ３２の一方の入力に接続されている。ノードＵ２はコンパレータ３２の他方の入力に接続されている。コンパレータ３２は、一方の入力への基準電位ＲＥＦと他方の入力への比較電位ＣＭＰＩＮとを比較し、比較電位ＣＭＰＩＮが基準電位ＲＥＦよりも高くなったときに、出力ＯＵＴの電圧値を例えば０ＶからＶＤＤ電位に変化させる。
【００３８】
ＮＭＯＳ２３、２５、２７及び２９の各々の閾値電圧は互いに異なる。閾値電圧が低い方からＮＭＯＳ２３、ＮＭＯＳ２５、ＮＭＯＳ２７、ＮＭＯＳ２９の順である。例えば、ＮＭＯＳ２３、２５、２７及び２９の各々のゲート幅を同一とし、これらのゲート長を小さい方からＮＭＯＳ２３、ＮＭＯＳ２５、ＮＭＯＳ２７、ＮＭＯＳ２９の順とすることによって、上記のような閾値の関係とすることができる。
【００３９】
あるいは、ＮＭＯＳ２３、２５、２７及び２９の各々のゲート長を同一とし、これらのゲート幅を大きい方からＮＭＯＳ２３、ＮＭＯＳ２５、ＮＭＯＳ２７、ＮＭＯＳ２９の順とすることによって、上記のような閾値の関係とすることもできる。
【００４０】
電圧変化検知装置２０においては、信号ＴＲＭ０〜ＴＲＭ３のうちのいずれか１つのみをローレベル（０Ｖ）とすることにより、ＰＭＯＳ２２、２４、２６及び２８のうちの対応する１つのＰＭＯＳをオンして、当該１つのＰＭＯＳと直列に接続されたＮＭＯＳを選択することができる。当該選択によって検知電位を調整できる。
【００４１】
図５は、電圧変化検知装置２０におけるトリミングコードと検知電位との関係を表す図である。縦軸が検知電位を表し、横軸がトリミングコードを表す。検知電位は、第１の実施例で説明したのと同様に考えると、信号ＴＲＭ０〜ＴＲＭ３によって選択されたＮＭＯＳの閾値電圧Ｖｔｎと、ＤＭＯＳ２１の閾値電圧Ｖｔｄとの差すなわちＶｔｎ−Ｖｔｄで表される。トリミングコードは、ローレベル（０Ｖ）となっているトリミング信号の番号を表す。例えば信号ＴＲＭ０のみがローレベル（０Ｖ）となっている場合の検知電位は、横軸の「０」の位置に示される。閾値電圧が標準の場合を記号ＴＴ、高い場合を記号ＳＳ、低い場合を記号ＦＦ、ＤＭＯＳの閾値電圧が高い場合を記号ＤＳ、低い場合を記号ＤＦとして表している。また、所望の電圧検知範囲の上限値を「上限」、下限値を「下限」として表している。上限値は、例えば電圧検知対象のＩＣ回路の動作電圧の上限値であり、下限値はその下限である。上限値は例えば１．３Ｖ、下限値は例えば１．０Ｖである。
【００４２】
例えばＤＭＯＳ２１の閾値電圧が低い方にばらついた場合、基準電位ＲＥＦが高くなる。それゆえ、標準のＤＭＯＳを用いた場合に比較して検知電位が高くなる。そこで、検知電位が所望の電圧検知範囲内に収まるように、ＮＭＯＳのドレイン−ソース間の電圧を下げる。具体的には、信号ＴＲＭ３をローレベル（０Ｖ）とし且つ信号ＴＲＭ０〜２をハイレベル（ＶＤＤ電位）とする。つまり、ＮＭＯＳ２３のみを選択する。ＮＭＯＳ２３の閾値電圧は、ＮＭＯＳ２５、２７及び２９の閾値電圧に比較して低いのでＮＭＯＳのドレイン−ソース間電圧が下がる。このように、ＤＭＯＳ２１の閾値電圧Ｖｔｄが低くなった場合にＮＭＯＳのドレイン−ソース間電圧を下げるので、検知電位（Ｖｔｎ−Ｖｔｄ）を所望の電圧検知範囲内に収めることができる。
【００４３】
標準サンプルにおけるＤＭＯＳの閾値電圧が例えば−０．６Ｖであり、ＮＭＯＳの閾値電圧が例えば０．５５Ｖである場合には、標準の検知電位は１．１５Ｖ（＝０．５５Ｖ−（−０．６Ｖ））である。ここで、ＤＭＯＳ２１の閾値電圧Ｖｔｄが低い方にばらついてＶｔｄが−０．８Ｖとなった場合には、上記したようにＮＭＯＳ２３のみを選択して電圧Ｖｔｎを例えば０．３５Ｖに下げる。これにより、検知電位を１．１５Ｖ（＝０．３５Ｖ−（−０．８Ｖ））に調整できる。
【００４４】
反対にＤＭＯＳ２１の閾値電圧が高い方にばらついた場合、基準電位ＲＥＦが低くなる。それゆえ、標準のＤＭＯＳを用いた場合に比較して検知電位が低くなる。そこで、検知電位が所望の電圧検知範囲内に収まるように、ＮＭＯＳのドレイン−ソース間の電圧を上げる。具体的には、信号ＴＲＭ０をローレベル（０Ｖ）とし且つ信号ＴＲＭ１〜３をハイレベル（ＶＤＤ電位）とする。つまり、ＮＭＯＳ２９のみを選択する。ＮＭＯＳ２９の閾値電圧は、ＮＭＯＳ２３、２５及び２７の閾値電圧に比較して高いのでＮＭＯＳのドレイン−ソース間の電圧が上がる。このように、ＤＭＯＳ２１の閾値電圧Ｖｔｄが高くなった場合にＮＭＯＳのドレイン−ソース間の電圧を上げるので、検知電位（Ｖｔｎ−Ｖｔｄ）を所望の電圧検知範囲内に収めることができる。
【００４５】
標準サンプルにおけるＤＭＯＳの閾値電圧が例えば−０．６Ｖであり、ＮＭＯＳの閾値電圧が例えば０．５５Ｖである場合には、標準の検知電位は１．１５Ｖ（＝０．５５Ｖ−（−０．６Ｖ））である。ここで、ＤＭＯＳ２１の閾値電圧が高い方にばらついて電圧Ｖｔｄが−０．４Ｖとなった場合には、上記したようにＮＭＯＳ２１のみを選択して電圧Ｖｔｎを例えば０．７５Ｖに上げる。これにより、検知電位を１．１５Ｖ（＝０．７５Ｖ−（−０．４Ｖ））に調整できる。
【００４６】
ＮＭＯＳ２５又はＮＭＯＳ２７を選択して、同様に検知電位を調整することもできる。このように、ＤＭＯＳ２１の閾値電圧のばらつきに応じて、閾値電圧の互いに異なるＮＭＯＳ２３、２５、２７及び２９のうちの１つを選択することによって、検知電位を調整できる。図５に示されるように、ＤＭＯＳ２１の閾値電圧が高い方にばらついた場合（記号ＤＳ）においても低い方にばらついた場合（記号ＤＦ）においても、検知電位は所望の電圧検知範囲内に収まっている。
【００４７】
図６は、電圧変化検知装置２０における温度と検知電位との関係を表す図である。縦軸が検知電位を表し、横軸が温度を表す。検知電位はＶｔｎ−Ｖｔｄである。閾値電圧が標準の場合を記号ＴＴ、高い場合を記号ＳＳ、低い場合を記号ＦＦ、ＤＭＯＳの閾値電圧が高い場合を記号ＤＳ、低い場合を記号ＤＦとして表している。また、所望の電圧検知範囲の上限値を「上限」、下限値を「下限」として表している。上限値は例えば１．３Ｖ、下限値は例えば１．０Ｖである。図６に示されるように、閾値電圧が高い方にばらついた場合（記号ＤＳ）においても低い方にばらついた場合（記号ＤＦ）においても、温度にかかわらず、検知電位は所望の電圧検知範囲内に収まっている。
【００４８】
上記したように本実施例による電圧変化検知装置は、製造条件に起因して生じたＤＭＯＳの閾値電圧ばらつきに応じて、閾値電圧の互いに異なる複数のＮＭＯＳのうちの１つを選択することによって、検知電位が所望の電圧検知範囲内に収まるように調整できる。つまり、電圧変化検知装置毎に適切な設定とすることができるようにしたものである。
【００４９】
このように、本実施例の電圧変化検知装置によれば、電界効果トランジスタの閾値電圧がばらついた場合にも、検知電位のばらつきを低減でき、所望の電圧検知範囲で電圧変化を検知することができる。
【００５０】
なお、本実施例による電圧変化検知装置は、４組のＮＭＯＳ、ＰＭＯＳ及びトリミング信号（以下、ＮＭＯＳ等という）を含む例であるが、これに限定されず、２組以上のＮＭＯＳ等を含んでいれば良い。例えば２組のＮＭＯＳ等を含み、２段階で調整できるようにしても良いし、１０組のＮＭＯＳ等を含み、より微調整できるようにしても良い。この場合にも、ＮＭＯＳの閾値電圧は互いに異なる。また、本実施例による電圧変化検知装置は、４組のＮＭＯＳ等の１つを選択する例であるが、これに限定されず、２組以上のＮＭＯＳ等を選択するようにしても良い。この場合には、当該選択された複数のＮＭＯＳが互いに並列に接続されたこととなり、これら複数のＮＭＯＳの閾値電圧によって比較電位が定まる。
【符号の説明】
【００５１】
１０、２０ 電圧変化検知装置
１１、２１ ＤＭＯＳ
１２、１４、３０、３１ 定電流源
１３、２３、２５、２７、２９ ＮＭＯＳ
１５、３２ コンパレータ
２２、２４、２６、２８ ＰＭＯＳ
【特許請求の範囲】
【請求項１】
電源電位に基づいて基準電位を生成する基準電位生成部と、前記電源電位に基づいて比較電位を生成する比較電位生成部と、前記基準電位と前記比較電位との比較結果に応じて前記電源電位が所定の検知電位を跨いで変化したことを検知した旨の検知信号を生成する検知信号生成部と、を含む電圧変化検知装置であって、
前記基準電位生成部は、前記接地電位に接続された第１の定電流源又は第１の抵抗と、そのドレインが前記電源電位に接続され且つそのソースが第１のノードにおいて前記第１の定電流源又は第１の抵抗に接続され且つそのゲートが固定電位に接続されている第１の電界効果トランジスタと、を含み、
前記比較電位生成部は、接地電位に接続された第２の定電流源又は第２の抵抗と、そのドレイン及びゲートが前記電源電位に接続され且つそのソースが第２のノードにおいて前記第２の定電流源又は第２の抵抗に接続されている第２の電界効果トランジスタと、を含み、
前記検知信号生成部は、前記第１のノードにおける電位を前記基準電位とし且つ前記第２のノードにおける電位を前記比較電位として前記検知信号を生成することを特徴とする電圧変化検知装置。
【請求項２】
前記第１の電界効果トランジスタは、デプレッション型のＮＭＯＳトランジスタであり、
前記第２の電界効果トランジスタは、エンハンス型のＮＭＯＳトランジスタであることを特徴とする請求項１に記載の電圧変化検知装置。
【請求項３】
前記固定電位は、前記接地電位であることを特徴とする請求項１又は２に記載の電圧変化検知装置。
【請求項４】
前記検知信号生成部は、前記比較電位が前記基準電位よりも高くなったときに前記検知信号を生成することを特徴とする請求項１乃至３のいずれか１つに記載の電圧変化検知装置。
【請求項５】
電源電位に基づいて基準電位を生成する基準電位生成部と、前記電源電位に基づいて比較電位を生成する比較電位生成部と、前記基準電位と前記比較電位との比較結果に応じて前記電源電位が所定の検知電位を跨いで変化したことを検知した旨の検知信号を生成する検知信号生成部と、を含む電圧変化検知装置であって、
前記基準電位生成部は、前記接地電位に接続された第１の定電流源又は第１の抵抗と、そのドレインが前記電源電位に接続され且つそのソースが第１のノードにおいて前記第１の定電流源又は第１の抵抗に接続され且つそのゲートが固定電位に接続されている第１の電界効果トランジスタと、を含み、
前記比較電位生成部は、接地電位に接続された第２の定電流源又は第２の抵抗と、そのソースが第２のノードにおいて前記第２の定電流源又は第２の抵抗に接続されている少なくとも２つの第２の電界効果トランジスタと、前記第２の電界効果トランジスタの各々のドレイン及びゲートと前記電源電位との間に接続された少なくとも２つのスイッチ素子と、を含み、
前記検知信号生成部は、前記第１のノードにおける電位を前記基準電位とし且つ前記第２のノードにおける電位を前記比較電位として前記検知信号を生成することを特徴とする電圧変化検知装置。
【請求項６】
前記第１の電界効果トランジスタは、デプレッション型のＮＭＯＳトランジスタであり、
前記第２の電界効果トランジスタは、エンハンス型のＮＭＯＳトランジスタであることを特徴とする請求項５に記載の電圧変化検知装置。
【請求項７】
前記固定電位は、前記接地電位であることを特徴とする請求項５又は６に記載の電圧変化検知装置。
【請求項８】
前記検知信号生成部は、前記比較電位が前記基準電位よりも高くなったときに前記検知信号を生成することを特徴とする請求項５乃至７のいずれか１つに記載の電圧変化検知装置。
【請求項９】
前記第２の電界効果トランジスタの各々のゲート長もしくはゲート幅が互いに異なることを特徴とする請求項５乃至９のいずれか１つに記載の電圧変化検知装置。
【請求項１】
電源電位に基づいて基準電位を生成する基準電位生成部と、前記電源電位に基づいて比較電位を生成する比較電位生成部と、前記基準電位と前記比較電位との比較結果に応じて前記電源電位が所定の検知電位を跨いで変化したことを検知した旨の検知信号を生成する検知信号生成部と、を含む電圧変化検知装置であって、
前記基準電位生成部は、前記接地電位に接続された第１の定電流源又は第１の抵抗と、そのドレインが前記電源電位に接続され且つそのソースが第１のノードにおいて前記第１の定電流源又は第１の抵抗に接続され且つそのゲートが固定電位に接続されている第１の電界効果トランジスタと、を含み、
前記比較電位生成部は、接地電位に接続された第２の定電流源又は第２の抵抗と、そのドレイン及びゲートが前記電源電位に接続され且つそのソースが第２のノードにおいて前記第２の定電流源又は第２の抵抗に接続されている第２の電界効果トランジスタと、を含み、
前記検知信号生成部は、前記第１のノードにおける電位を前記基準電位とし且つ前記第２のノードにおける電位を前記比較電位として前記検知信号を生成することを特徴とする電圧変化検知装置。
【請求項２】
前記第１の電界効果トランジスタは、デプレッション型のＮＭＯＳトランジスタであり、
前記第２の電界効果トランジスタは、エンハンス型のＮＭＯＳトランジスタであることを特徴とする請求項１に記載の電圧変化検知装置。
【請求項３】
前記固定電位は、前記接地電位であることを特徴とする請求項１又は２に記載の電圧変化検知装置。
【請求項４】
前記検知信号生成部は、前記比較電位が前記基準電位よりも高くなったときに前記検知信号を生成することを特徴とする請求項１乃至３のいずれか１つに記載の電圧変化検知装置。
【請求項５】
電源電位に基づいて基準電位を生成する基準電位生成部と、前記電源電位に基づいて比較電位を生成する比較電位生成部と、前記基準電位と前記比較電位との比較結果に応じて前記電源電位が所定の検知電位を跨いで変化したことを検知した旨の検知信号を生成する検知信号生成部と、を含む電圧変化検知装置であって、
前記基準電位生成部は、前記接地電位に接続された第１の定電流源又は第１の抵抗と、そのドレインが前記電源電位に接続され且つそのソースが第１のノードにおいて前記第１の定電流源又は第１の抵抗に接続され且つそのゲートが固定電位に接続されている第１の電界効果トランジスタと、を含み、
前記比較電位生成部は、接地電位に接続された第２の定電流源又は第２の抵抗と、そのソースが第２のノードにおいて前記第２の定電流源又は第２の抵抗に接続されている少なくとも２つの第２の電界効果トランジスタと、前記第２の電界効果トランジスタの各々のドレイン及びゲートと前記電源電位との間に接続された少なくとも２つのスイッチ素子と、を含み、
前記検知信号生成部は、前記第１のノードにおける電位を前記基準電位とし且つ前記第２のノードにおける電位を前記比較電位として前記検知信号を生成することを特徴とする電圧変化検知装置。
【請求項６】
前記第１の電界効果トランジスタは、デプレッション型のＮＭＯＳトランジスタであり、
前記第２の電界効果トランジスタは、エンハンス型のＮＭＯＳトランジスタであることを特徴とする請求項５に記載の電圧変化検知装置。
【請求項７】
前記固定電位は、前記接地電位であることを特徴とする請求項５又は６に記載の電圧変化検知装置。
【請求項８】
前記検知信号生成部は、前記比較電位が前記基準電位よりも高くなったときに前記検知信号を生成することを特徴とする請求項５乃至７のいずれか１つに記載の電圧変化検知装置。
【請求項９】
前記第２の電界効果トランジスタの各々のゲート長もしくはゲート幅が互いに異なることを特徴とする請求項５乃至９のいずれか１つに記載の電圧変化検知装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１３０３４８（Ｐ２０１１−１３０３４８Ａ）
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願番号】特願２００９−２８９２５５（Ｐ２００９−２８９２５５）
【出願日】平成２１年１２月２１日（２００９．１２．２１）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願日】平成２１年１２月２１日（２００９．１２．２１）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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