プロセス変動に対してスルーレートを補償するためのプリドライバを有する出力バッファ
【課題】補償回路とプリドライバを組み込んでおり、プロセス変動に対して補償されるスルーレートを有する出力バッファを提供する。
【解決手段】補償回路３７０は、演算増幅器２５０と、増幅器の出力に結合されたゲートを有する第２のＮＦＥＴ２４０、第３のＮＦＥＴ３７１、及び実行抵抗３８１から構成される。出力バッファ３００は、ＩＣチップのコア１５０がプリドライバ３１０に制御信号をアサートする。これに応答して、プリドライバ３１０は、第１のＮＦＥＴ３２０にバッファリングされた制御信号をアサートし、第１のＮＦＥＴ３２０をオンにし、ＶＳＳレベルの出力信号をパット２３０にアサートする。
【解決手段】補償回路３７０は、演算増幅器２５０と、増幅器の出力に結合されたゲートを有する第２のＮＦＥＴ２４０、第３のＮＦＥＴ３７１、及び実行抵抗３８１から構成される。出力バッファ３００は、ＩＣチップのコア１５０がプリドライバ３１０に制御信号をアサートする。これに応答して、プリドライバ３１０は、第１のＮＦＥＴ３２０にバッファリングされた制御信号をアサートし、第１のＮＦＥＴ３２０をオンにし、ＶＳＳレベルの出力信号をパット２３０にアサートする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、プロセス及び動作条件の変動に対して補償される集積回路に関連する。より詳しくは、本発明は、集積回路チップ（ＩＣチップ）上に少なくとも一部が製作され、ＩＣチップ上で起こるプロセス及び動作条件の変動の影響を受けない、出力バッファ及び増幅器に関連する。
【背景技術】
【０００２】
ＩＣチップは、他の回路からの信号を処理するためにしばしば使用される。そのような回路と通信するために、ＩＣチップは、複数の入力バッファと出力バッファを備えている。入力バッファにより、ＩＣチップは、信号内の電圧または電源スパイクによって損傷を受けることなく、処理するための信号を受信することができる。この受信された信号は、次に、ＩＣチップによって処理され、場合によっては、ＩＣチップから回路に出力するために出力信号が準備される。出力バッファは、ＩＣチップが、十分なパワーでそのような出力信号を供給することができるようにするとともに、他の回路からの電圧及び電源スパイクからＩＣチップを保護する。
【０００３】
ＩＣチップに含まれる従来の出力バッファのタイプの１つは、プリドライバとｎチャンネル電界効果トランジスタ（NFET）から構成される。プリドライバは、ＩＣチップ上の他の回路から制御信号を受信する入力を備えている。制御信号は、出力バッファが出力信号を供給するかどうかを示す。プリドライバは、また、受信した制御信号に応答してバッファリングされた制御信号を供給する出力を備えている。このバッファリングされた制御信号は、一般的に、（バッファリングされる前の）制御信号よりも大きな信号強度を有している。
【０００４】
NFETは、ゲート、ソース、及びドレインを備えている。ゲートは、プリドライバの出力に結合され、従って、バッファリングされた制御信号を受信する。ソースは、電圧源のグランド（アース）に結合される。電圧源は、NFETに電力を供給する。ドレインは、出力バッファの出力ポートとして機能し、従って、ＩＣチップから回路に向かう出力信号をアサートする。
【０００５】
動作時、プリドライバは、NFETをオン（ON）にして、ドレインにおいてロー（LOW）出力信号をアサートする。ロー出力信号は、グランド（アース）の電圧レベルにある。出力信号をアサートしないようにするためには、プリドライバは、NFETをオフ（OFF）にする。当業者には、この従来の出力バッファを修正して、ハイ（高）電圧レベルにあるハイ（HIGH）出力信号をアサートするようにするか、または、ハイ及びローの双方の出力信号を出力するようにすることができるということが理解されよう。
【０００６】
従来の出力バッファには、いくつかの制限がある。第１に、同じ設計の従来の出力バッファは、ＩＣチップを製作するために使用される製造プロセスにおける変動のために異なる速度でしばしば動作する。第２に、従来の出力バッファに含まれるトランジスタは、ＩＣチップの温度が上昇すると、通常、その動作がより遅くなる。高速ＩＣチップは、非常に高い温度で動作するので、この制限により、かかる出力バッファから出力することができる信号の速度が大幅に低減される。
【０００７】
従来の出力バッファに関する第３の問題には、出力バッファのスルーレートが増加すると、出力信号の電圧レベルが不安定になるということが含まれている。出力バッファ（またはトランジスタ）のスルーレートは、それから出力される信号の電圧レベル変化の最大レート（速度）として定義される。例えば、0.3ボルト／ナノ秒のスルーレートを有する出力バッファでは、出力信号が、０ボルトから３ボルトに変化するのに、約１０ナノ秒が必要である。
【０００８】
スルーレートをある程度まで高くして、出力バッファの速度を上げることができる。残念なことに、従来の出力バッファにおいてスルーレートを高くすると、出力信号の値が不安定になる可能性がある。スルーレートが高いと、出力信号は、一般的に、ほぼ正常な値に急速に変化し、それから、少なくとも部分的に、以前の値に戻ることになる。出力信号の値は、正常な値の近辺に最終的に落ち着くまで、上下にバウンス（跳ね返り）を繰り返しがちである。従って、出力バッファの出力ポートに結合された回路は、バウンスしている出力信号を受信することになる。このような回路は、この出力信号がバウンスしているために、出力信号から誤った値を読み取りがちである。従来の出力バッファに関するこの問題のために、ＩＣチップは、他の回路と正しく通信することができず、従って、誤りのある結果を生じる。
【０００９】
ＩＣチップ上に製作された従来の出力バッファのスルーレートは、一般的に、ＩＣチップを製作するために使用される製造プロセスの変動と、ＩＣチップ上で生じる特定の動作条件に大きく左右される。このような変動の効果を打ち消すために、従来の出力バッファは、一般的に、最高のスルーレートよりも十分に低いスルーレートで動作するように設計される。さらに、スルーレートは、一般的に、ＩＣチップの動作中、大きく変動する。例えば、ＩＣチップが加熱されると、通常、スルーレートは大幅に低下する。従って、従来の出力バッファのスルーレートを、出力バッファに結合された回路の許容入力範囲内に維持することは非常に困難なことである。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従って、半導体エレクトロニクスの分野においては、出力バッファの速度とスルーレートの両方を、狭い許容範囲内に維持することが可能な、改良された出力バッファに対する継続的な要求が存在する。かかる改良された出力バッファは、従来の出力バッファの不安定性を生じないことが好ましい。さらに、かかる改良された出力バッファは、出力バッファの製造プロセスや動作条件のいかなる変動に対しても、性能の変動を受けないものであることが好ましい。
【課題を解決するための手段】
【００１１】
本発明は、ＩＣ上で使用するための改良された出力バッファを提供する。これらの出力バッファは、出力バッファに含まれるトランジスタの性能特性を補償するための補償回路を組み込んでいる。補償回路は、出力バッファが、所望のスルーレートで動作しているかどうかを判定する。この判定に応答して、補償回路は、出力バッファの出力ポートが利用可能な電力量を制御し、結果として、出力バッファのスルーレートを制御する。
【００１２】
本発明の出力バッファの１実施態様は、第１のNFET、補償回路、及び電圧制御電源（VCPS）から構成される。これらのコンポーネントは、相互接続されて、以下のように動作する。
【００１３】
第１のNFETは、ゲート、ソース、及びドレインを備える。ゲートは、ＩＣチップのコアに結合され、ソースは、VCPSから電力を受け取るように結合され、ドレインは、出力バッファの出力ポートを形成する。コアは、ゲートへの制御信号をアサートする。制御信号は、出力バッファが、出力信号をアサートすべきかどうかを指示する。ハイ（高）の制御信号によって、第１のNFETがオンになって、そのドレインでロー（低）の出力信号をアサートする。ローの制御信号がゲートに印加されと、第１のNFETがオフ（OFF）になり，そのドレインでは出力信号をアサートしない。従来の出力バッファの場合と同じく、制御信号をバッファリングするために、コアとゲートの間に、プリドライバを備えることができる。
【００１４】
出力バッファのスルーレートは、第１のNFETのドレイン電圧の最大変化速度によって与えられる。スルーレートは、第１のNFETのドレインが、それに結合された回路から電流Ｉoutを引き込む最大速度に関係する。詳しくは、電流のこの最大速度が増加すると、第１のNFETのドレインにおける容量がより急速に放電され、従って、ドレイン電圧がより急速に増加することになる。この電流は、次に述べる補償回路とVCPSによって制御される。
【００１５】
補償回路は、演算増幅器、抵抗器、及び第２のNFETから構成される。演算増幅器の第１の入力は、抵抗器によって高電圧源に結合される。演算増幅器の第２の入力は、一定レベルの基準電圧を受け取る。演算増幅器の出力は、補償電圧を供給する。第２のNFETは、演算増幅器の出力に結合されるゲート、電気的アースに結合されるソース、演算増幅器の第１の入力に結合されるドレインを有する。従って、補償電圧は、基準電圧と第２のNFETのドレイン電圧間の電圧差を増幅したものである。
【００１６】
補償電圧は、第２のNFETにおいてドレインからソースへ流れる電流を平衡のとれた大きさ（振幅）に維持する。詳しくは、この電流が減少すると、抵抗器を流れる電流もまた減少する。これによって、演算増幅器の入力間の電圧差が増加する。これに応答して、演算増幅器は補償電圧を増加させ、第２のNFETをより急速にオンにする。これによって、第２のNFETの電流が増加して、平衡状態に戻す。同様に、平衡状態から電流が増加すると、結果として補償電圧が減少し、これに対応する電流の減少によって平衡状態に再び戻る。補償電圧は、次に述べるVCPSを制御する。
【００１７】
VCPSは、第３のNFETから構成される。第３のNFETは、演算増幅器の出力に結合されるゲート、電気的グランドに結合されるソース、及び、第１のNFETのソースに結合されるドレインを有する。従って、ゲートは、補償電圧を受け取る。補償電圧は、第３のNFETが第１のNFETに電力を供給する速度を制御する。第３のNFETのドレインは、第１のNFETのソースから電流を引き込むことによって、この電力を第１のNFETに供給する。
【００１８】
当業者には理解されるように、第２及び第３のNFETのゲート同士が結合され、同様に、これら２つのNFETのソース同士が結合される。さらに、第２及び第３のNFETは両方とも、同じＩＣチップ上に製作され、それらは、類似の構成を有する。第２のNFETと第３のNFETの電気的接続、製作、及び構成におけるこれらの類似性により、第２のNFETの電気的特性を、第３のNFETの電気的特性をモデルにして作ることができる。従って、第２のNFETに対する最適な補償度は、第３のNFETに対する最適な補償度に直接関連付けられている。
【００１９】
補償電圧により、第１のNFETがオンになったときに、VCPSが第１のNFETに電力を供給する速度が安定になる。従って、このために、出力バッファのスルーレートが安定化する。例えば、ＩＣチップの温度が上昇すると、第１のNFETの動作速度がより遅くなりがちになり、このため、出力バッファのスルーレートが低下しがちにある。しかし、温度上昇によって、補償回路は補償電圧を上げる。補償電圧が上昇すると、VCPSが第１のNFETに電力を供給する速度が上昇する。より詳しくは、補償電圧が高くなると、第３のNFETがより急速にオンになって、第３のNFETが第１のNFETから電流を引き込む速度が速くなる。これによって、電流Ｉoutが増加し、従って、出力バッファのスルーレートが高くなって、所望の平衡値に戻る。
【００２０】
本発明には種々の実施態様がある。それらの実施態様のいくつかは、VCPSの他の形態を使用する。例えば、ｐチャンネル電界効果トランジスタ（PFET）、または、NFETとPFETの両方を本発明に備えることができる。また、出力バッファを製作するためのトランジスタの他の形態を使用することも可能である。例えば、プルダウンNFETにドレイン間結合されたプルアップPFETから構成されるトライステート出力バッファを使用することができる。抵抗器と基準電圧を、ＩＣチップ外部に配置することができる。これによって、抵抗に対してより大きな公差（許容誤差）をとることができ、また、ＩＣチップにおけるプロセス変動の影響をさらに打ち消すために、抵抗と基準電圧を調整することができるようになる。
【００２１】
本発明は、ＩＣチップ上で使用するための改良された出力バッファを提供する。これらの改良された出力バッファは、非常に安定なスルーレートを有する。出力バッファのスルーレートを、従来の出力バッファで起こる不安定性を生じることなく、最適なレベル、または最適なレベルより下の任意の所望のレベルに保持することができる。ＩＣチップの製作中に形成されるＩＣチップにおけるプロセス変動は、一般的に、これらの出力バッファによって提供されるスルーレートの狭い許容範囲に悪影響を及ぼさない。改良された出力バッファは、また、ＩＣチップの動作温度のような、動作条件の変化に自動的に適合する。
【００２２】
さらに、一般的には、本発明は、プロセス及び動作条件の変動に対して、ＩＣチップ上の回路を補償するための補償回路を提供する。例えば、補償回路を接続して、同じＩＣチップ上に製作された増幅器に電力を供給することができ、これによって、上記したような変動に対して増幅器を補償することができる。
【図面の簡単な説明】
【００２３】
【図１】ＩＣチップ上で使用する従来の出力バッファのブロック図である。
【図２】主としてＩＣチップ上に製作される本発明の改良された出力バッファのブロック図であるが、ＩＣチップ外に製作されるコンポーネントも示している。
【図３】VCPSの２つの補償トランジスタを駆動するための２つの補償電圧を備える、本発明の出力バッファの第２の好ましい実施態様のブロック図である。
【図４】VCPSの２つの補償トランジスタを駆動するための２つの補償電圧を備え、かつ、トランジスタのゲートとソースの両方を補償する、本発明の出力バッファの代替の第３の実施態様のブロック図である。
【図５】差動増幅器に電力を供給するVCPSを駆動するために補償電圧を使用する、本発明の差動増幅器の代替の第４の実施態様のブロック図である。
【発明を実施するための形態】
【００２４】
図１には、ＩＣチップ１４０上で使用するための従来の出力バッファ１００のブロック図が示されている。従来の出力バッファ１００は、プリドライバ１１０、NFET１２０、及びパッド１３０から構成されている。これらのコンポーネント１１０、１２０、１３０は、すべて、ＩＣチップ１４０上に製作される。ＩＣチップ１４０は、また、情報を処理し、出力バッファ１００を制御するコア１５０を備えている。出力バッファ１００のコンポーネント１１０、１２０、１３０は、グランドの電圧レベルVssと、ハイ電圧レベルVDDの間の電圧範囲で動作する。ここで、Vssは、VDDよりも低い。本明細書では、ロー（LOW）は、信号がVss でアサートされることを示し、ハイ（HIGH）は、信号がVDD でアサートされることを示すものとして使用する。
【００２５】
プリドライバ１１０は、入力ポート１１２と出力ポート１１４を有する。入力ポート１１２は、従来の出力バッファ１００の入力ポート１１２として機能する。入力ポート１１２は、ＩＣチップ１４０のコア１５０から制御信号を受信する。この制御信号は、従来の出力バッファ１００が出力信号を供給するかどうかを判定する。この制御信号に応答して、プリドライバ１１０の出力ポート１１４は、NFET１２０へのバッファリングされた制御信号をアサートする。このバッファリングされた制御信号は、一般的に、（バッファリングされる前の）制御信号よりも大きな信号強度を有している。
【００２６】
NFET１２０は、ゲート１２２、ソース１２４、及びドレイン１２６を有する。ゲート１２２は、プリドライバ１１０の出力ポート１１４に結合され、従って、バッファリングされた制御信号を受信する。ソース１２４は、Vssのグランド電圧に結合され、NFET１２０に電力を供給する。ドレイン１２６は、従来の出力バッファ１００の出力ポート１２６として機能し、従って、ＩＣチップ１４０の外部の回路１６０に出力信号を供給する。
【００２７】
従来の出力バッファ１００のコンポーネント１１０、１２０、１３０は、ＩＣチップ１４０のコア１５０と協働して、出力信号をアサートする。詳しくは、コア１５０は、従来の出力バッファ１００が、パッド１３０上に出力信号をアサートするかどうかを判定する。一般的に、このコア１５０は、単独では、重い負荷を駆動することはできない。プリドライバ１１０の目的は、コア１５０のために、制御信号をバッファリングすることである。この出力バッファによってアサートされうる唯一の出力信号の値は、Vssレベルのロー出力信号である。しかし、この従来の出力バッファ１００は、パッド１３０に信号をアサートしないこともできる。
【００２８】
パッド１３０にロー出力信号をアサートするために、コア１５０は、プリドライバ１１０の入力ポート１１２にハイ（の）制御信号をアサートする。これに応答して、プリドライバ１１０の出力ポート１１４は、NFET１２０のゲート１２４にバッファリングされたハイの制御信号をアサートする。バッファリングされたハイの制御信号は、NFET１２０を急速にオンにする。従って、NFET１２０のソース１２２のロー（低い）電圧レベルVssは、NFET１２０のドレイン１２６で受信される。これは、所望したように、パッド１３０にロー出力信号をアサートする。
【００２９】
パッド１３０に出力信号をアサートしないようにするために、コア１５０は、プリドライバ１１０の入力ポート１１２にローの制御信号を供給する。これに応答して、プリドライバ１１０の出力ポート１１４は、NFET１２０のゲート１２４にバッファリングされたローの制御信号をアサートする。このバッファリングされたローの制御信号は、NFET１２０を急速にオフにする。従って、NFET１２０のソース１２２のローの電圧レベルVssは、NFET１２０のドレイン１２６では受信されない。これは、所望したように、パッド１３０に出力信号をアサートしない。
【００３０】
従来の出力バッファ１００は、関連技術の背景において説明したように、様々な問題を有している。プリドライバ１１０とNFET１２０を、ＩＣチップ間で正確に同じものとなるように製作することは、極めて困難なことである。従って、この出力バッファ１００は、異なるＩＣチップ上では、異なる速度で動作する可能性がある。この問題は、通常、ＩＣチップ間で起こるものよりもひどくはないが、同じＩＣチップ上の複数の出力バッファ１００間でも起こりうる。NFET１２０は、ＩＣチップ１４０の温度が上昇すると、一般的に、より遅い速度で動作する。プリドライバ１１０は、コア１５０が、NFET１２０を駆動するのを助けるが、それは、プロセスまたは動作条件の変動に対して、NFET１２０を補償するための手段をなんら備えていない。従って、従来の出力バッファ１００は、一般的に、速度及びスルーレートの許容範囲が非常に広く、出力信号の値がバウンスするのを回避するために、最適なスルーレートより十分に低いスルーレートで動作しなければならない。
【００３１】
図２に、本発明の改良された出力バッファ２００の第１の実施態様のブロック図を示す。この改良された出力バッファ２００は、プリドライバ２１０、補償回路２７０、NFET２２０、電圧制御電源（VCPS）２６０、及びパッド２３０、２３４、２３６から構成される。これらのコンポーネントは、ＩＣチップ１４０上に製作される。改良された出力バッファ２００は、さらに、ＩＣチップ１４０の外部に配置された抵抗器２８２、２８４、２８６から構成される。
【００３２】
改良された出力バッファ２００のプリドライバ２１０、NFET２２０、及びパッド２３０は、以下のように、ＩＣチップ１４０のコア１５０、及びVCPS２６０に相互接続される。プリドライバ２１０は、入力２１２と出力２１４を有している。プリドライバ２１０の入力２１２は、ＩＣチップ１４０のコア１５０に結合されて、それから制御信号を受け取る。この制御信号は、改良された出力バッファ２００の出力状態を判定する。プリドライバ２１０の出力２１４は、NFET２２０にバッファリングされた制御信号を供給する。
【００３３】
NFET２２０は、ゲート２２２、ソース２２４、及びドレイン２２６を有する。NFET２２０のゲート２２２は、プリドライバ２１０の出力２１４に結合されており、従って、プリドライバ２１０からバッファリングされた制御信号を受信する。NFET２２０のソース２２４は、VCPS２６０に結合されており、NFET２２０に電力を供給する。従って、従来の出力バッファとは異なり、ソース２２４は、電気的グランドVssに直接には結合しない。NFET２２０のドレイン２２６は、改良された出力バッファ２００の出力ポート２３０として機能するパッド２３０に結合される。
【００３４】
ロー出力信号をパッド２３０にアサートするために、コア１５０は、プリドライバ２１０の入力２１２にハイの制御信号をアサートする。これに応答して、プリドライバ２１０の出力２１４は、NFET２２０のゲート２２２にバッファリングされたハイの制御信号をアサートし、これによって、NFET２２０が、パッド２３０にローの出力信号をアサートする。パッド２３０に出力信号をアサートしないようにするために、コア１５０は、プリドライバ２１０の入力２１２にローの制御信号をアサートする。これに応答して、プリドライバ２１０の出力２１４は、NFET２２０のゲート２２２にバッファリングされたローの制御信号をアサートする。バッファリングされたローの制御信号は、NFET２２０をオフにし、従って、NFET２２０は、パッド２３０に信号をアサートしない。
【００３５】
抵抗器２８６、２８２、２８４、補償回路２７０、及びVCPS２６０は、協働して、改良された出力バッファ２００のスルーレートを制御する。抵抗器２８２、２８４、２８６は、パッド２３４、２３６上に電圧をアサートする。これらの電圧は、補償回路２７０によって供給される補償電圧VCOMPの大きさを制御する。補償電圧VCOMPは、VCPS２６０によってNFET２２０のソース２２４に供給される電力量を制御する。VCPS２６０は、NFET２２０のソース２２４から電流ＩVCPSを引き込むことによってこの電力を供給する。電流ＩVCPSは、NFET２２０がオンになると流れるが、NFET２２０がオフになると、無視できるほど小さな振幅まで少なくなる。補償電圧VCOMP は、この電流ＩVCPSの最大振幅をほぼ一定の値に維持する。これによって、出力バッファ２００のスルーレートが狭い許容範囲内に維持される。
【００３６】
NFET２２０から引き込まれる電流ＩVCPSは、パッド２３０からドレイン２２６に流れ、ソース２２４を出て、VCPS２６０に流れ込む。この電流ＩVCPSの振幅は、NFET２２０のドレイン２２６によってパッド２３０から引き込まれる電流ＩOUTの全振幅に本質的に等しい。本発明をより簡潔に説明するために、ＩVCPSとＩOUTの区別を以下ではしないこととする。電流ＩOUTの最大値は、改良された出力バッファ２００のスルーレートに正比例する。本発明のこれらの種々のコンポーネント及び特徴について、以下でさらに詳しく説明する。
【００３７】
抵抗器２８２、２８４は、分圧器を構成する。具体的には、抵抗器２８２の一方の端部はハイ電圧VDDに、抵抗器２８４の一方の端部はグランドレベルのVSSに接続されており、これらの抵抗器２８２、２８４のもう一方の端部は、ともに、パッド２３４に接続されている。
【００３８】
抵抗器２８２、２８４によって構成される分圧器は、パッド２３４に一定レベルの基準電圧VREFをアサートする。オームの法則に従って、基準電圧VREFの大きさは、以下の式で与えられる。
【００３９】
VREF＝（VSS・R282＋VDD・R284）÷（R282＋R284）
ここで、R282 は、抵抗器２８２の抵抗値であり、R284 は、抵抗器２８４の抵抗値である。これらの抵抗値R282とR284値は、適切な基準電圧VREFを提供するように選択されるが、基準電圧VREFは、部分的には、改良された出力バッファ２００から出力信号を受信する回路の要求に依存する。
【００４０】
抵抗器２８６の一方の端部は、ハイ電圧VDDに接続されており、その他方の端部は、パッド２３６に接続されている。この抵抗器２８６は、パッド２３６に制御電圧VCNTLをアサートする。制御電圧VCNTLの大きさは、ハイ電圧VDDの大きさ、抵抗器２８６の抵抗値R286、及び抵抗器２８６を通ってパッド２３６に流れる電流Ｉ286の大きさの関数である。この値は、以下の式によって与えられる。
【００４１】
VCNTL＝VDD−（Ｉ286・Ｒ286）
ここで、Ｉ286・Ｒ286は、オームの法則による抵抗器２８６の両端間の電圧降下である。
【００４２】
一般的に、VDDの大きさと抵抗器２８６の抵抗値R286は、改良された出力バッファ２００の動作の前に固定される。しかし、抵抗器２８６を流れる電流Ｉ286の値は、改良された出力バッファ２００のプロセス変動または動作条件の変動によって、変化する可能性がある。補償回路２７０は、この電流Ｉ286の変動を使用して、出力バッファ２００に対する最適な補償レベルを提供する。
【００４３】
改良された出力バッファ２００では、抵抗器２８２、２８４、２８６は、図示のように、ＩＣチップ１４０の外部に製作されるのが好ましい。これによって、いくつかの利益が提供される。第１に、精密な公差を有する抵抗器をＩＣチップ上に実装するのは一般的に難しい。これらの抵抗器２８２、２８４、２８６をＩＣチップ１４０の外部に製作することによって、抵抗値R282、R284、R286が非常に狭い公差内にあるようにすることができ、従って、基準電圧VREFと制御電圧ＶCNTLを、非常に狭い公差内で規定することができる。第２に、抵抗値R282、R284、R286は、ＩＣチップ１４０の温度及びプロセス変動のいずれにも依存しない。第３に、これらの抵抗値R282、R284、R286は、ＩＣチップ１４０が製作された後に選択することができる。このため、特定のＩＣチップ１４０のプロセス変動及び動作条件の変化を反映するように、これらの抵抗値R282、R284、R286を選択することができる。しかし、例えば、適切な長さのドープポリシリコン（doped polysilicon）を使用することによって、１つ以上のこれらの抵抗器２８２、２８４、２８６をＩＣチップ１４０上に製作することもまた、本発明に従うものである。
【００４４】
補償回路２７０は、演算増幅器２５０と第２のNFET２４０から構成されれる。演算増幅器は、パッド２３４に結合される第１の入力２５４、パッド２３６に結合される第２の入力２５６、及び、補償電圧VCOMPを供給する出力２５２を備えている。
【００４５】
第２のNFET２４０は、ゲート２４２、ソース２４４、及びドレイン２４６を備えている。ゲート２４２は、演算増幅器２５０の出力２５２に結合されており、従って、そこから補償電圧VCOMPを受け取る。ソース２４４は、電気的グランドレベルのVSSに結合されている。ドレイン２４６は、パッド２３６に結合されており、従って、また、演算増幅器２５０の第２の入力２５６にも接続されている。抵抗器２８６は、３つのすべての２３６、２４６、２５６上に制御電圧VCOMPをアサートする。当該技術分野においては周知のことであるが、演算増幅器２５０によって供給される補償電圧VCOMPは、演算増幅器２５０の第１の入力２５４上の一定レベルの基準電圧VREFと、演算増幅器２５０の第２の入力２５６上のドレイン電圧VCNTLとの電圧差を増幅するものである。
【００４６】
演算増幅器２５０の入力２５４、２５６は、ほとんど電流を吸い込まない。本質的に、抵抗器２８６を流れるすべての電流I286は、そこから、第２のNFET２４０に流れ込む。この電流I286は、ドレイン２４６において第２のNFET２４０に流れ込み、ドレイン２４６から導電性のチャンネルを通ってソース２４４に向かって流れ、ソース２４４を出て、電気的グランドレベルのVSSに流れ込む。当該技術分野においては周知のように、第２のNFET２４０のゲート２４２に流れ込むか、または、そこから流れ出る電流はほとんどない。従って、電流I286は、第２のNFET２４０のドレイン２４６からソース２４４に向かって流れる電流INFET2に本質的に等しい。
【００４７】
補償電圧は、電流INFET2を平衡状態のレベルIEQUIに維持する。詳しくは、電流INFET2が平衡状態のIEQUIから減少すると、結果として抵抗器２８６の電流I286が減少する。従って、オームの法則により、ドレイン電圧VCNTLが増加する。これによって、演算増幅器２５０の入力２５６、２５４間の電圧差VCNTL−VREFが増加する。これに応答して、演算増幅器２５０は、補償電圧VCOMPを上昇させる。補償電圧VCOMPが上昇すると、第２のNFET２４０のゲート電圧が上昇し、これによって、NFET２４０がより急速にオンになる。この上昇によって、電流INFET2は平衡状態のIEQUIに戻る。同様に、電流INFET2が平衡状態のIEQUIから増加すると、補償電圧VCOMPが減少することとなり、これに対応して電流INFET2が減少して、電流平衡状態のIEQUI に戻る。
【００４８】
補償回路２７０は、1/2（VDD−VSS）に等しいVREFで動作するのが好ましく、これは、例えば、VSSを０ボルトに、及び、R282＝R284となるように選択することによって実現することができる。VSSが０ボルトに等しく、VREFが1/2VDDに等しい場合は、パッド２３４、２３６間の最大電圧差は、1/2VDDである。この最大電圧差は、パッド２３６が０ボルトの場合と、パッド２３６がVDDの場合の両方の場合に生じる。これらの特性は、演算増幅器２５０によって供給される補償電圧VCOMPとして取りうる最大電圧と最小電圧との電圧差として定義される、演算増幅器２５０のダイナミックレンジを一般的に大きくする。これらの特性は、また、演算増幅器２５０の同相モード除去比を改善する。従って、単純な設計の演算増幅器でも、性能をそれほど落とすことなく補償回路２７０に使用することができる。
【００４９】
補償回路２７０によって供給される補償電圧VCOMPにより、第２のNFET２４０において平衡レベルの電流IEQUIが自動的に維持される。また、これにより、オームの法則に従って、ドレイン電圧が平衡状態のレベルに維持される。この補償電圧を本発明のこの実施態様において有効に使用して、次に説明するVCPS２６０を補償する。
【００５０】
VCPS２６０は、ゲート２６２、ソース２６４、及びドレイン２６６を有する第３のNFET２６０から構成される。ゲート２６２は、補償電圧VCOMPを受け取るために、演算増幅器２５０の出力２５８に結合され、ソース２６４は、電気的グランドレベルのVSSに結合される。従って、第２及び第３のNFET２４０、２６０のゲート２４２、２６２が共に結合され、同様に、これら２つのNFET２４０、２６０のソース２４４、２６４が共に結合される。さらに、第２及び第３のNFET２４０、２６０は、いずれも、同じＩＣチップ１４０上に製作され、同様の構成を有する。
【００５１】
第３のNFET２６０のドレイン２６６は、NFET２２０のソース２２４に結合される。このドレイン２６６は、NFET２２０に電力を供給し、NFET２２０が、パッド２３０に出力信号をアサートできるようにする。この電力は、NFET２００のソース２２４から電流IOUTを引き込むことによって供給される。
【００５２】
抵抗器２８６の抵抗値R286とは異なり、第３のNFET２６０のドレイン２６６と、ハイ電圧VDDとの間の実効抵抗ROUT*は一定ではない。具体的には、ROUT*は、NFET２２０がオフになると極めて大きくなる。従って、NFET２２０がオフになると、第３のNFET２６０の電流IVPCSの大きさは、ほとんど０になる。NFET２２０がオフからオンになると、抵抗ROUT*は、最初に、大きく低下する。電流IOUTが増加して、パッド２３０から電流を引き込み、所望したように、パッド２３０の電圧VOUTの大きさを小さくする。
【００５３】
しかし、パッド２３０の電圧VOUTが低下すると、実効抵抗ROUT*が急激に増加し、電流IOUTは減少する。パッド２３０、及びパッド２３０に結合されたＩＣチップ外部の回路の入力ゲートの容量が、電流Ioutによって抜き取られるので、実効抵抗ROUT*は増加する。この容量が抜き取られてしまうと、NFET２２０は、もはやパッド２３０から電流Ioutを引き込むことはできない。
【００５４】
第２のNFET２４０と第３のNFET２６０の間の電気的接続、製作、及び構成が類似しているために、第２のNFET２４０の電気的特性を、第３のNFET２６０の電気的特性をモデルにして作ることができる。第２のNFET２４０において平衡状態の電流IEQUIを維持するために最適な補償度は、第３のNFETにおいて電流Ioutの最大値（最大振幅）を安定にするために最適な補償度に直接関係する。第３のNFET２６０は、この補償を補償電圧から受け取る。
【００５５】
抵抗ROUT*は変化するので、電流Ioutは平衡状態の大きさ（振幅）には維持されない。しかし、最大電流Ioutの変動は、本発明によって提供される補償によって安定化される。例えば、ＩＣチップ１４０の温度が上昇しても、電流Ioutの最大値はほとんど変化しない。このため、結果として、改良された出力バッファ２００に対するスルーレートが安定化する。
【００５６】
図３に、本発明の改良された出力バッファ３００の第３の好ましい実施態様のブロック図を示す。改良された出力バッファ３００は、補償回路３７０、電圧制御電源（VCPS）３６０、プリドライバ３１０、第１のNFET３２０、及びパッド２３０、２３４、２３６から構成される。これらのコンポーネントは、ＩＣチップ１４０上に製作される。改良された出力バッファ３００は、さらに、ＩＣチップ１４０の外部に配置された抵抗器２８２、２８４、２８６、２８８から構成される。ＩＣチップ１４０上の回路に電力を提供するために、ＩＣチップ上には、VDDの電圧源とVSSの電気的グランドが含まれている。
【００５７】
改良された出力バッファ３００では、ＩＣチップのコア１５０が、プリドライバ３１０に制御信号をアサートする。これに応答して、プリドライバ３１０は、第１のNFET３２０にバッファリングされた制御信号をアサートする。バッファリングされた制御信号は、第１のNFET３２０をオンにして、VSSレベルのロー出力信号をパッド２３０にアサートする。バッファリングされた制御信号は、第１のNFET３２０をオフにすることもできる。第１のNFET３２０がオフにされると、抵抗器２８８が、パッド３２０の電圧をVDDまで引き上げることによって、パッド２３０にハイ信号をアサートする。
【００５８】
補償回路３７０は、第１及び第２の補償電圧VCOMP1、VCOMP2をアサートする。これらの補償電圧は、VCPSの入力にアサートされる。これに応答して、VCPSは、可変量の電力をプリドライバ３１０に供給する。これにより、バッファリングされた制御信号の信号強度が制御される。従って、本発明のこの実施態様は、プリドライバ３１０を補償し、結果的に、第１のNFET３２０を補償する。従って、改良された出力バッファ２００のプリドライバ２１０は除去される。次に、本発明のこれらの種々の特徴についてより詳しく説明する。
【００５９】
改良された出力バッファ３００では、改良された出力バッファ２００に関して説明したのと同様にして、抵抗器２８２、２８４、２８６が、基準電圧VREFと、制御電圧VCOMPをパッド２３４、２３６にアサートする。改良された出力バッファ２００に関して説明した利点を提供するために、これらの抵抗器２８２、２８４、２８６は、ＩＣチップ１４０の外部に製作されるのが好ましい。
【００６０】
補償回路３７０は、演算増幅器２５０、第２のNFET２４０、第３のNFET３７１、及び実効抵抗３８１から構成される。図２の補償回路２７０と同様に、演算増幅器２５０と第２のNFET２４０は、互いに結合されており、さらに、パッド２３４、２３６に結合されている。従って、演算増幅器２５０は、補償回路２７０と同じく、補償電圧を供給する。この補償電圧は、図３においてVCOMP1として参照される。第３のNFET３７１と実効抵抗３８１は、第１のＶCOMP１に応答して、第２の補償電圧VCOMP2を生成する。
【００６１】
第３のNFET３７１は、ゲート３７２、ソース３７４、及びドレイン３７６を有する。ゲート３７２は、演算増幅器２５０の出力に結合され、従って、第１の補償電圧VCOMP1を受け取る。ソース３８４は、電気的グランドレベルのVSSに結合される。ドレイン３７６は、実効抵抗３８１の一方の端部３８４に結合される。実効抵抗３８１の他方の端部３８６は、VDDレベルのハイ電圧源に結合される。
【００６２】
補償回路３７０において、実効抵抗３８１は、ゲート３８２、ソース３８４、及びドレイン３８６を有するPFET３８１から構成される。ゲート３８２は、ソース３８４に結合される。このために、PFET３８１は、ダイオードのように動作することができる。具体的には、PFET３８１は、NFET３７１がオンになると、VDDレベルのハイ電圧源から、第３のNFET３７１へ電流を流すことができる。この場合、このダイオードの両端間の電圧降下が、実効抵抗３８１として働く。実効抵抗３８１を、ある長さのドープポリシリコンまたは他の材料として製作することもまた、本発明に従うものである。しかし、説明した方法において、PFET３８１を使用することにより、第３のNFET３７１とVDDレベルのハイ電圧源との間に、より正確な電圧降下を発生させることができる。
【００６３】
第３のNFET３７１と実効抵抗３８１は、第１の補償電圧VCOMP1を反転して、第２の補償電圧VCOMP2を第３のNFET３７１のドレインにおいてアサートする。詳しくは、第１の補償電圧VCOMP1が上昇すると、第３のNFET３７１がより強力にオンにされる。これによって、第３のNFET３７１のドレイン３７６における電圧が低下する。同様に、第１の補償電圧VCOMP1が減少すると、第３のNFET３７１はより弱くオンにされる。このために、実効抵抗３８１は、第３のNFET３７１のドレイン３７６における電圧をVDDまで引き上げることができる。従って、第３のNFET３７１のドレイン３７６においてアサートされた第２の補償電圧VCOMP2は、第１の補償電圧VCOMP1の反転した形となる。第１及び第２の補償電圧は、一般的に、VSSとVDD間の範囲の値でアサートされ、ハイ信号またはロー信号に限定されない。これらの補償電圧は、VCPS３６０によってプリドライバ３１０に送られる電力量を制御する。
【００６４】
プリドライバ３１０とVCPS３６０は、以下のように構成される。プリドライバ３１０は、ゲート３１２、ソース３１４、及びドレイン３１６を有する第２のPFET３１１から構成され、さらに、ゲート３０２、ソース３０４、及びドレイン３０６を有する第４のNFET３０１から構成される。ゲート３１２、３０２は共に結合されて、プリドライバ３１０の入力を構成する。この入力は、ＩＣチップのコア１５０に結合されて、それから制御信号を受信する。ドレイン３１６、３０６は共に結合されて、プリドライバ３１０の出力を構成する。この出力は、バッファリングされた制御信号を、第１のNFET３２０のゲート３２２に供給する。
【００６５】
FET３１１、３０１は、インバータを構成する。このインバータは、ＩＣチップ１４０のコア１５０からの制御信号をバッファリングする。しかしながら、従来のインバータとは異なり、第２のPFET３１１及び第４のNFET３０１のソース３１４、３０４は、VDDレベルのハイ電圧源にも、VSSレベルのグランド電圧源にも、直接結合されない。これら２つのFET３１１、３０１のソース３１４、３０４は、VCPS３６０に結合され、それから電力を受け取る。
【００６６】
VCPS３６０は、第３のPFET３６１と第５のNFET３５１から構成される。第３のPFET３６１は、ゲート３６２、ソース３６４、及びドレイン３６６を有する。ゲート３６２は、第３のNFET３７１のドレイン３７６に結合される。従って、ゲート３６２は、補償回路３７０から第２の補償電圧VCOMP2を受信する。ソース３６４は、VDDレベルのハイ電圧源に結合され、それから電力を受け取る。ドレイン３６６は、プリドライバ３１０の第２のPFET３１１のソース３１４に結合され、それに、可変量の電力を提供する。
【００６７】
第５のNFET３５１は、ゲート３５２、ソース３５４、及びドレイン３５６を有する。ゲート３５２は、演算増幅器２５０の出力に結合される。従って、ゲート３５２は、補償回路３７０から第１の補償電圧VCOMP1を受信する。ソース３５４は、VSSレベルのグランド電圧源に結合されて、それから電力を受け取る。ドレイン３５６は、プリドライバ３１０の第４のNFET３１１のソース３０４に結合されて、それに、可変量の電力を提供する。
【００６８】
第１の補償電圧VCOMP1は、ドレイン３５６からソース３５４に流れる電流の大きさを制御することによって、VCPS３６０の第５のNFET３５１を補償する。改良された出力バッファ２００の場合と同様に、この電流は、本質的に、第４のNFET３０１がオンからオフに切り換わるとき（逆の場合も同様）を含み、第４のNFET３０１がオンになるときにのみ流れる。第４及び第５のNFET３０１、３５１は、図２の第１及び第３のNFET２２０、２６０と同様に動作する。
【００６９】
しかしながら、改良された出力バッファ３００においては、第４のNFET３０６のドレインは、第１のNFET３２０のゲート３２２に結合され、パッド２３０には直接接続されない。従って、第４のNFET３０１は、出力信号を直接アサートしない。第４のNFET３０１は、ＩＣチップに対する最適な補償レベルを反映するバッファリングされた制御信号をアサートする。このバッファリングされた制御信号は、NFET３２０の（ソース３２４ではなくて）ゲート３２２に加えられる。従って、改良された出力信号３００においては、パッド２３０に出力信号をアサートするトランジスタ３２０は、ゲート３２２において補償される。一方、改良された出力バッファ２００においては、パッド２３０に出力信号をアサートするトランジスタ２２０は、ソース２２４において補償される。
【００７０】
第２及び第３のPFET３１１、３６１は、第４及び第５のNFET３０１、３５１と同様に動作する。具体的には、第２の補償電圧VCOMP2が、ソース３６４からドレイン３６６に流れる電流の大きさを制御することによって、VCPS３６０の第３のPFET３６１を補償する。改良された出力バッファ２００の場合と同様に、この電流は、本質的に、第２のPFET３１１がオンからオフに切り換わるとき（逆の場合も同様）を含み、第２のPFET３１１がオンになるときにのみ流れる。
【００７１】
図４に、本発明の改良された出力バッファ４００の第４の好ましい実施態様のブロック図を示すが、この実施態様は、トランジスタ３２０のゲート３２２とソース３２４の両方に対して補償を行うものである。改良された出力バッファ４００は、改良された出力バッファ３００のすべてのコンポーネントを含む。改良された出力バッファ４００は、さらに、改良された出力バッファ３００には含まれていない第６のNFET４６０から構成される。
【００７２】
第６のNFET４６０は、ゲート４６２、ソース４６４、及びドレイン４６６を有する。ゲート４６２は、演算増幅器２５０の出力に結合される。従って、このゲート４６２は、補償回路３７０から第１の補償電圧VCOMP1を受信する。ソース４６４は、VSSレベルの電気的グランドに結合されて、そこから電力を受け取る。第６のNFET４６０のドレイン４６６は、第１のNFET３２０のソース３２４に結合される。第６のNFET４６０は、第１のNFET３２０に可変量の電力を供給する。この可変量の電力は、第１のNFET３２０がオンになるときに、第１のNFET３２０のソース３２４から引き込む電流の大きさを制御することによって供給される。
【００７３】
第１のNFET３２０のソース３２４及びゲート３２２の両方を補償することによって、改良された出力バッファ４００のスルーレートを、改良された出力バッファ２００、３００によって提供されるものよりさらに狭い公差に対しても制御することができる。しかしながら、第６のNFET４６０は、一般的に、プリドライバ３１０及びVCPS３６０におけるPFET３６１、３１１、及びNFET３０１、３５１よりも比較的大きい。従って、改良された出力バッファ２００、３００に対してスルーレートの公差をさらに改善するためには、追加のスペースをＩＣチップ１４０上に実装することが必要であり、従って、改良された出力バッファ２００、３００を実施するよりも、コストが高くなる可能性がある。
【００７４】
本発明の様々な代替実施態様が可能である。例えば、抵抗器２８８をVDDではなくてVSSに結合して、受動性のプルダウンデバイスとして機能させて、パッド２３０にハイ信号をアサートするように、改良された出力バッファ３００、４００を代替的に実施することができる。これは、NFET３２０を第４のPFETで置き換えることによって実施することが好ましい。改良された出力バッファ３００においては、この第４のPFETのソースは、VDDに結合されるのが好ましく、改良された出力バッファ４００においては、この第４のPFETのソースは、NFET４６０を置き換える第５のPFETのドレインに結合されるのが好ましい。この第５のPFETは、VSSではなく、VDDによって電力を与えられる。同様に、パッド２３０に信号をアサートする、プルアップ及びプルダウン補償トランジスタを備えることによって、改良された出力バッファ３００、４００においては、さらに、抵抗器２８８を除去することによって、改良された出力バッファ２００、３００、４００を、パッド２３０にトライステート出力をアサートするように修正することができる。
【００７５】
本発明の補償回路２７０は、ＩＣチップ上の他のタイプの回路を補償するためにも使用することができる。図５に、VDDレベルの電圧源と、VSSレベルの電気的グランドを備えるＩＣチップ５９０上に、その一部が作成される、本発明の補償差動増幅器５００のブロック図を示す。補償差動増幅器５００は、図２に示したように作成され、結合される、抵抗器２８２、２８４、２８６、パッド２３４、２３６、補償回路２７０、及びVCPS２６０を含む。補償差動増幅器は、さらに、電圧レベルVA、ＶＢでそれぞれ、入力信号INA、INＢを受信する増幅モジュール５１０を含み、これらの入力信号INA、INB間の電圧差（VA−ＶＢ）を増幅した出力信号OUTを供給する。
【００７６】
増幅モジュール５１０は、ゲート５２２、５３２、ソース５２４、５３４、及びドレイン５２６、５３６をそれぞれ有するNFET５２０、５３０を含み、さらに、ゲート５４２、５５２、ソース５４４、５５４、及びドレイン５４６、５５６をそれぞれ有するPFET５４０、５５０を含む。PFET５４０、５５０のソース５４４、５５４は、VDDレベルの電圧源に結合され、PFET５４０、５５０のドレイン５４６、５５６は、それぞれ、NFET５２０、５３０のドレイン５２６、５３６に結合され、NFET５２０、５３０のソース５２４、５３４は、いずれも、本発明のこの実施態様においてVCPS２６０を構成するNFET２６０のドレイン２６６に結合される。
【００７７】
当業者には理解されるように、電流が、NFET５２０、５３０のソース５２４、５３４からほぼ一定の速度で引き込まれる場合には、増幅モジュール５１０は、差動増幅器として動作することになる。補償差動増幅器５００においては、VCPS２６０は、ＩＣチップ５９０上で生じるプロセス及び動作条件の変動に関係なく、これらのソース５２４、５３４から極めて一定の速度で電流を引き込む。従って、補償差動増幅器５００は、本質的に、そのような変動の影響を受けにくい差動増幅器として動作し、従って、従来の差動増幅器の構成に比べて非常に狭いスルーレート公差を有する。
【００７８】
本発明の好ましい実施態様とその代替実施態様のいくつかを参照して、本発明を説明したが、当業者には、様々な修正を行うことができるということが理解されよう。例えば、電圧源と電気的グランドを、ＩＣチップそれ自体上に設けるか、または、ＩＣチップの外部の回路から供給することができる。さらに、本発明の補償回路及び方法を有効に使用して、ＩＣチップ上の様々なタイプの回路を補償することができる。このような修正は、本発明によって提供されるものであるが、それは、請求の範囲によってのみ制限を受ける。
【００７９】
以下に、本発明の例示的な実施態様項を記載する。
１．集積回路チップを補償して、プロセス及び動作条件における変動の影響を打ち消すための回路であって、
第１の電圧に結合された第１の端部と、制御電圧を供給するための第２の端部とを有する抵抗器と、
前記抵抗器の前記第２の端部に結合された第１のポート、第２の電圧に結合された第２のポート、及び、前記第１のポートと第２のポート間を流れる電流の大きさを制御するための第３のポートを有するトランジスタと、
前記制御電圧を受信するために、前記抵抗器の前記第２の端部に結合された第１の入力と、前記第１の電圧と第２の電圧の間の基準電圧に結合された第２の入力と、前記トランジスタの前記第３のポートに補償電圧を提供するために、該第３のポートに結合された出力を有する演算増幅器
とから構成され、前記補償電圧によって、前記トランジスタ内の前記電流がほぼ一定の大きさに維持されることからなる回路。
２．前記トランジスタと同じプロセスを使用して製作された第２の回路をさらに含む上項１の回路であって、該第２の回路が、前記補償電圧を受信するために前記演算増幅器の出力に結合される第３の入力を有し、前記補償電圧によって、前記２の回路の電気的特性が、該第２の回路の動作温度の広範囲にわたって安定化されることからなる回路。
３．前記トランジスタと前記第２の回路が同じ集積回路チップ上に製作されることからなる上項２の回路。
４．前記トランジスタが、集積回路チップ上に製作され、前記抵抗器が、該集積回路チップの外部に製作されることからなる上項１の回路。
５．前記トランジスタが、集積回路チップ上に製作され、前記抵抗器が、前記集積回路チップにおけるプロセス変動を補償する抵抗レベルで該集積回路チップの外部に製作されることからなる上項１の回路。
６．前記第１の電圧に結合される第４のポート、前記第２の電圧に結合される第５のポート、及び、ほぼ一定の電圧レベルで基準電圧を供給するための第６のポートを有する分圧器からさらに構成される上項１の回路。
７．前記集積回路チップにおける温度及びプロセス変動に依存しない抵抗値を前記抵抗器に提供するために、前記トランジスタが、集積回路チップ上に製作され、前記分圧器が、さらに、前記集積回路チップの外部に製作された一組の直列接続された抵抗器から構成される、上項６の回路。
８．前記トランジスタが、ドレイン、ソース、及びゲートを有する電界効果トランジスタから構成され、該ドレインが前記第１のポートを構成し、該ソースが前記第２のポートを構成し、前記ゲートが前記第３のポートを構成することからなる上項１の回路。
９．第１の信号を受信するための第３の入力、前記補償電圧を受信するための前記演算増幅器の出力に結合された第４の入力、及び、前記第１の信号に応答して第２の信号を供給するための出力を有するバッファからさらに構成され、前記補償電圧によって、該バッファのスルーレートを安定化することからなる上項１の回路。
１０．前記補償電圧を受信するために、前記演算増幅器の出力に結合された第３の入力を有し、かつ、前記補償電圧の大きさに応答する速度で電力を供給するように結合された出力を有する電圧制御電源からさらに構成される上項１の回路。
１１．前記トランジスタが、第１の電界効果トランジスタからなり、前記電圧制御電源が、第２の電界効果トランジスタからなり、これら２つの電界効果トランジスタを同一の集積回路チップ上に製作して、前記第１の電界効果トランジスタを、前記第２の電界効果トランジスタの電気的特性をモデルにして製作することができるようにすることからなる上項１０の回路。
１２．前記トランジスタが、第１の電界効果トランジスタからなり、前記電圧制御電源が、第２の電界効果トランジスタからなり、これら２つの電界効果トランジスタを類似の構成として、前記第１の電界効果トランジスタを、前記第２の電界効果トランジスタの電気的特性をモデルにして製作することができるようにすることからなる上項１０の回路。
１３．前記補償電圧を受信するために前記演算増幅器の出力に結合された第４のポート、前記第２の電圧に結合された第５のポート、及び、前記補償電圧の大きさに応答する大きさの電流を供給するための第６のポートを有する第２のトランジスタと、
前記電流を受け取るために、前記第２のトランジスタの前記第６のポートに結合された第３の端部を有し、かつ、前記電流を供給するための前記第１の電圧に結合された第４の端部を有する実効抵抗であって、該実効抵抗の両端間の電圧降下によって、該実効抵抗の前記第３の端部に第２の補償電圧を提供することからなる実効抵抗
とからさらに構成される上項１の回路。
１４．前記第１の電圧が、前記第２の電圧より高く、前記電流が、前記実効抵抗から前記第２のトランジスタに流れる第２の電流からなる、上項１３の回路。
１５．前記第２の電圧が、前記第１の電圧より高く、前記電流が、前記第２のトランジスタから前記実効抵抗に流れる第２の電流からなる、上項１３の回路。
１６．前記補償電圧を受信するための前記演算増幅器の出力に結合された第３の入力を有し、かつ、前記補償電圧の大きさに応答する速度で電力を供給するように結合された第２の出力を有する第１の電圧制御電源と、
前記第２の補償電圧を受信するために前記実効抵抗の前記第３の端部に結合された第４の入力を有し、かつ、前記第２の補償電圧の大きさに応答する速度で電力を供給するように結合された第３の出力を有する第２の電圧制御電源
とからさらに構成される上項１３の回路。
１７．第１の電圧と第２の電圧の間で動作する集積回路チップ上の回路を補償する方法であって、該集積回路チップが、第１及び第２のトランジスタを備え、該第１のトランジスタが、第１、第２及び第３のポートを有し、該第３のポートの電圧レベルによって、該第１のポートと該第２のポート間の電流を制御し、前記第２のトランジスタが、第４、第５、及び第６のポートを有し、該第６のポートの電圧レベルによって、該第４のポートと該第５のポート間の電流を制御し、前記方法が、第１及び第２の端部を有する抵抗器を使用するものであって、
ａ）前記抵抗器の前記第１の端部に前記第１の電圧を供給して、該抵抗器を流れる電流を誘導するステップと、
ｂ）前記抵抗器の前記第２の端部から、前記第１のトランジスタの前記第１のポートに電流を提供するステップと、
ｃ）前記第２の電圧を、前記第１のトランジスタの前記第２のポートに供給して、前記第１のトランジスタの前記第３のポートの電圧レベルに応答する大きさで、前記第１のトランジスタの前記第１のポートと第２のポート間に電流のコンダクタンスを提供するステップと、
ｄ）前記第１のトランジスタの前記第３のポートに流れる電流をほぼ一定の大きさに維持する大きさで、第３の電圧を該第３のポートに供給するステップと、
ｅ）前記第１及び第２の電圧のうちの１つの電圧を、前記第２のトランジスタの前記第４のポートに供給して、それに電力を供給するステップと、
ｆ）前記第２のトランジスタの前記第６のポートに前記第３の電圧を供給して、前記第２のトランジスタの前記第５のポートによって供給される電力レベルを安定化するステップ
とからなる方法。
１８．前記ステップｆ）において、電力が、前記第２のトランジスタの前記第５のポートによって、第２の電流として供給され、この電力が、該第２の電流のピークの大きさをほぼ一定の値に維持することによって安定化されることからなる上項１７の方法。
１９．第１の信号を受信するための第３の入力、前記補償電圧を受信するための前記演算増幅器の出力に結合された第４の入力、及び、前記第１の信号に応答して、第２の信号を供給するための出力を有する増幅器からさらになり、前記補償電圧によって、プロセス及び動作条件における任意の変動に対して、該増幅器を補償することからなる上項１の回路。
【符号の説明】
【００８０】
２８２、２８４、２８６、２８８ 抵抗器
３００ 出力バッファ
３１０ プリドライバ
２４０、３２０、３５１、３７１ ＮＦＥＴ
２５０ 演算増幅器
３６０ 電圧制御源
３６１ ＰＦＥＴ
３８１ ＰＦＥＴ（実効抵抗）
【技術分野】
【０００１】
本発明は、一般的に、プロセス及び動作条件の変動に対して補償される集積回路に関連する。より詳しくは、本発明は、集積回路チップ（ＩＣチップ）上に少なくとも一部が製作され、ＩＣチップ上で起こるプロセス及び動作条件の変動の影響を受けない、出力バッファ及び増幅器に関連する。
【背景技術】
【０００２】
ＩＣチップは、他の回路からの信号を処理するためにしばしば使用される。そのような回路と通信するために、ＩＣチップは、複数の入力バッファと出力バッファを備えている。入力バッファにより、ＩＣチップは、信号内の電圧または電源スパイクによって損傷を受けることなく、処理するための信号を受信することができる。この受信された信号は、次に、ＩＣチップによって処理され、場合によっては、ＩＣチップから回路に出力するために出力信号が準備される。出力バッファは、ＩＣチップが、十分なパワーでそのような出力信号を供給することができるようにするとともに、他の回路からの電圧及び電源スパイクからＩＣチップを保護する。
【０００３】
ＩＣチップに含まれる従来の出力バッファのタイプの１つは、プリドライバとｎチャンネル電界効果トランジスタ（NFET）から構成される。プリドライバは、ＩＣチップ上の他の回路から制御信号を受信する入力を備えている。制御信号は、出力バッファが出力信号を供給するかどうかを示す。プリドライバは、また、受信した制御信号に応答してバッファリングされた制御信号を供給する出力を備えている。このバッファリングされた制御信号は、一般的に、（バッファリングされる前の）制御信号よりも大きな信号強度を有している。
【０００４】
NFETは、ゲート、ソース、及びドレインを備えている。ゲートは、プリドライバの出力に結合され、従って、バッファリングされた制御信号を受信する。ソースは、電圧源のグランド（アース）に結合される。電圧源は、NFETに電力を供給する。ドレインは、出力バッファの出力ポートとして機能し、従って、ＩＣチップから回路に向かう出力信号をアサートする。
【０００５】
動作時、プリドライバは、NFETをオン（ON）にして、ドレインにおいてロー（LOW）出力信号をアサートする。ロー出力信号は、グランド（アース）の電圧レベルにある。出力信号をアサートしないようにするためには、プリドライバは、NFETをオフ（OFF）にする。当業者には、この従来の出力バッファを修正して、ハイ（高）電圧レベルにあるハイ（HIGH）出力信号をアサートするようにするか、または、ハイ及びローの双方の出力信号を出力するようにすることができるということが理解されよう。
【０００６】
従来の出力バッファには、いくつかの制限がある。第１に、同じ設計の従来の出力バッファは、ＩＣチップを製作するために使用される製造プロセスにおける変動のために異なる速度でしばしば動作する。第２に、従来の出力バッファに含まれるトランジスタは、ＩＣチップの温度が上昇すると、通常、その動作がより遅くなる。高速ＩＣチップは、非常に高い温度で動作するので、この制限により、かかる出力バッファから出力することができる信号の速度が大幅に低減される。
【０００７】
従来の出力バッファに関する第３の問題には、出力バッファのスルーレートが増加すると、出力信号の電圧レベルが不安定になるということが含まれている。出力バッファ（またはトランジスタ）のスルーレートは、それから出力される信号の電圧レベル変化の最大レート（速度）として定義される。例えば、0.3ボルト／ナノ秒のスルーレートを有する出力バッファでは、出力信号が、０ボルトから３ボルトに変化するのに、約１０ナノ秒が必要である。
【０００８】
スルーレートをある程度まで高くして、出力バッファの速度を上げることができる。残念なことに、従来の出力バッファにおいてスルーレートを高くすると、出力信号の値が不安定になる可能性がある。スルーレートが高いと、出力信号は、一般的に、ほぼ正常な値に急速に変化し、それから、少なくとも部分的に、以前の値に戻ることになる。出力信号の値は、正常な値の近辺に最終的に落ち着くまで、上下にバウンス（跳ね返り）を繰り返しがちである。従って、出力バッファの出力ポートに結合された回路は、バウンスしている出力信号を受信することになる。このような回路は、この出力信号がバウンスしているために、出力信号から誤った値を読み取りがちである。従来の出力バッファに関するこの問題のために、ＩＣチップは、他の回路と正しく通信することができず、従って、誤りのある結果を生じる。
【０００９】
ＩＣチップ上に製作された従来の出力バッファのスルーレートは、一般的に、ＩＣチップを製作するために使用される製造プロセスの変動と、ＩＣチップ上で生じる特定の動作条件に大きく左右される。このような変動の効果を打ち消すために、従来の出力バッファは、一般的に、最高のスルーレートよりも十分に低いスルーレートで動作するように設計される。さらに、スルーレートは、一般的に、ＩＣチップの動作中、大きく変動する。例えば、ＩＣチップが加熱されると、通常、スルーレートは大幅に低下する。従って、従来の出力バッファのスルーレートを、出力バッファに結合された回路の許容入力範囲内に維持することは非常に困難なことである。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従って、半導体エレクトロニクスの分野においては、出力バッファの速度とスルーレートの両方を、狭い許容範囲内に維持することが可能な、改良された出力バッファに対する継続的な要求が存在する。かかる改良された出力バッファは、従来の出力バッファの不安定性を生じないことが好ましい。さらに、かかる改良された出力バッファは、出力バッファの製造プロセスや動作条件のいかなる変動に対しても、性能の変動を受けないものであることが好ましい。
【課題を解決するための手段】
【００１１】
本発明は、ＩＣ上で使用するための改良された出力バッファを提供する。これらの出力バッファは、出力バッファに含まれるトランジスタの性能特性を補償するための補償回路を組み込んでいる。補償回路は、出力バッファが、所望のスルーレートで動作しているかどうかを判定する。この判定に応答して、補償回路は、出力バッファの出力ポートが利用可能な電力量を制御し、結果として、出力バッファのスルーレートを制御する。
【００１２】
本発明の出力バッファの１実施態様は、第１のNFET、補償回路、及び電圧制御電源（VCPS）から構成される。これらのコンポーネントは、相互接続されて、以下のように動作する。
【００１３】
第１のNFETは、ゲート、ソース、及びドレインを備える。ゲートは、ＩＣチップのコアに結合され、ソースは、VCPSから電力を受け取るように結合され、ドレインは、出力バッファの出力ポートを形成する。コアは、ゲートへの制御信号をアサートする。制御信号は、出力バッファが、出力信号をアサートすべきかどうかを指示する。ハイ（高）の制御信号によって、第１のNFETがオンになって、そのドレインでロー（低）の出力信号をアサートする。ローの制御信号がゲートに印加されと、第１のNFETがオフ（OFF）になり，そのドレインでは出力信号をアサートしない。従来の出力バッファの場合と同じく、制御信号をバッファリングするために、コアとゲートの間に、プリドライバを備えることができる。
【００１４】
出力バッファのスルーレートは、第１のNFETのドレイン電圧の最大変化速度によって与えられる。スルーレートは、第１のNFETのドレインが、それに結合された回路から電流Ｉoutを引き込む最大速度に関係する。詳しくは、電流のこの最大速度が増加すると、第１のNFETのドレインにおける容量がより急速に放電され、従って、ドレイン電圧がより急速に増加することになる。この電流は、次に述べる補償回路とVCPSによって制御される。
【００１５】
補償回路は、演算増幅器、抵抗器、及び第２のNFETから構成される。演算増幅器の第１の入力は、抵抗器によって高電圧源に結合される。演算増幅器の第２の入力は、一定レベルの基準電圧を受け取る。演算増幅器の出力は、補償電圧を供給する。第２のNFETは、演算増幅器の出力に結合されるゲート、電気的アースに結合されるソース、演算増幅器の第１の入力に結合されるドレインを有する。従って、補償電圧は、基準電圧と第２のNFETのドレイン電圧間の電圧差を増幅したものである。
【００１６】
補償電圧は、第２のNFETにおいてドレインからソースへ流れる電流を平衡のとれた大きさ（振幅）に維持する。詳しくは、この電流が減少すると、抵抗器を流れる電流もまた減少する。これによって、演算増幅器の入力間の電圧差が増加する。これに応答して、演算増幅器は補償電圧を増加させ、第２のNFETをより急速にオンにする。これによって、第２のNFETの電流が増加して、平衡状態に戻す。同様に、平衡状態から電流が増加すると、結果として補償電圧が減少し、これに対応する電流の減少によって平衡状態に再び戻る。補償電圧は、次に述べるVCPSを制御する。
【００１７】
VCPSは、第３のNFETから構成される。第３のNFETは、演算増幅器の出力に結合されるゲート、電気的グランドに結合されるソース、及び、第１のNFETのソースに結合されるドレインを有する。従って、ゲートは、補償電圧を受け取る。補償電圧は、第３のNFETが第１のNFETに電力を供給する速度を制御する。第３のNFETのドレインは、第１のNFETのソースから電流を引き込むことによって、この電力を第１のNFETに供給する。
【００１８】
当業者には理解されるように、第２及び第３のNFETのゲート同士が結合され、同様に、これら２つのNFETのソース同士が結合される。さらに、第２及び第３のNFETは両方とも、同じＩＣチップ上に製作され、それらは、類似の構成を有する。第２のNFETと第３のNFETの電気的接続、製作、及び構成におけるこれらの類似性により、第２のNFETの電気的特性を、第３のNFETの電気的特性をモデルにして作ることができる。従って、第２のNFETに対する最適な補償度は、第３のNFETに対する最適な補償度に直接関連付けられている。
【００１９】
補償電圧により、第１のNFETがオンになったときに、VCPSが第１のNFETに電力を供給する速度が安定になる。従って、このために、出力バッファのスルーレートが安定化する。例えば、ＩＣチップの温度が上昇すると、第１のNFETの動作速度がより遅くなりがちになり、このため、出力バッファのスルーレートが低下しがちにある。しかし、温度上昇によって、補償回路は補償電圧を上げる。補償電圧が上昇すると、VCPSが第１のNFETに電力を供給する速度が上昇する。より詳しくは、補償電圧が高くなると、第３のNFETがより急速にオンになって、第３のNFETが第１のNFETから電流を引き込む速度が速くなる。これによって、電流Ｉoutが増加し、従って、出力バッファのスルーレートが高くなって、所望の平衡値に戻る。
【００２０】
本発明には種々の実施態様がある。それらの実施態様のいくつかは、VCPSの他の形態を使用する。例えば、ｐチャンネル電界効果トランジスタ（PFET）、または、NFETとPFETの両方を本発明に備えることができる。また、出力バッファを製作するためのトランジスタの他の形態を使用することも可能である。例えば、プルダウンNFETにドレイン間結合されたプルアップPFETから構成されるトライステート出力バッファを使用することができる。抵抗器と基準電圧を、ＩＣチップ外部に配置することができる。これによって、抵抗に対してより大きな公差（許容誤差）をとることができ、また、ＩＣチップにおけるプロセス変動の影響をさらに打ち消すために、抵抗と基準電圧を調整することができるようになる。
【００２１】
本発明は、ＩＣチップ上で使用するための改良された出力バッファを提供する。これらの改良された出力バッファは、非常に安定なスルーレートを有する。出力バッファのスルーレートを、従来の出力バッファで起こる不安定性を生じることなく、最適なレベル、または最適なレベルより下の任意の所望のレベルに保持することができる。ＩＣチップの製作中に形成されるＩＣチップにおけるプロセス変動は、一般的に、これらの出力バッファによって提供されるスルーレートの狭い許容範囲に悪影響を及ぼさない。改良された出力バッファは、また、ＩＣチップの動作温度のような、動作条件の変化に自動的に適合する。
【００２２】
さらに、一般的には、本発明は、プロセス及び動作条件の変動に対して、ＩＣチップ上の回路を補償するための補償回路を提供する。例えば、補償回路を接続して、同じＩＣチップ上に製作された増幅器に電力を供給することができ、これによって、上記したような変動に対して増幅器を補償することができる。
【図面の簡単な説明】
【００２３】
【図１】ＩＣチップ上で使用する従来の出力バッファのブロック図である。
【図２】主としてＩＣチップ上に製作される本発明の改良された出力バッファのブロック図であるが、ＩＣチップ外に製作されるコンポーネントも示している。
【図３】VCPSの２つの補償トランジスタを駆動するための２つの補償電圧を備える、本発明の出力バッファの第２の好ましい実施態様のブロック図である。
【図４】VCPSの２つの補償トランジスタを駆動するための２つの補償電圧を備え、かつ、トランジスタのゲートとソースの両方を補償する、本発明の出力バッファの代替の第３の実施態様のブロック図である。
【図５】差動増幅器に電力を供給するVCPSを駆動するために補償電圧を使用する、本発明の差動増幅器の代替の第４の実施態様のブロック図である。
【発明を実施するための形態】
【００２４】
図１には、ＩＣチップ１４０上で使用するための従来の出力バッファ１００のブロック図が示されている。従来の出力バッファ１００は、プリドライバ１１０、NFET１２０、及びパッド１３０から構成されている。これらのコンポーネント１１０、１２０、１３０は、すべて、ＩＣチップ１４０上に製作される。ＩＣチップ１４０は、また、情報を処理し、出力バッファ１００を制御するコア１５０を備えている。出力バッファ１００のコンポーネント１１０、１２０、１３０は、グランドの電圧レベルVssと、ハイ電圧レベルVDDの間の電圧範囲で動作する。ここで、Vssは、VDDよりも低い。本明細書では、ロー（LOW）は、信号がVss でアサートされることを示し、ハイ（HIGH）は、信号がVDD でアサートされることを示すものとして使用する。
【００２５】
プリドライバ１１０は、入力ポート１１２と出力ポート１１４を有する。入力ポート１１２は、従来の出力バッファ１００の入力ポート１１２として機能する。入力ポート１１２は、ＩＣチップ１４０のコア１５０から制御信号を受信する。この制御信号は、従来の出力バッファ１００が出力信号を供給するかどうかを判定する。この制御信号に応答して、プリドライバ１１０の出力ポート１１４は、NFET１２０へのバッファリングされた制御信号をアサートする。このバッファリングされた制御信号は、一般的に、（バッファリングされる前の）制御信号よりも大きな信号強度を有している。
【００２６】
NFET１２０は、ゲート１２２、ソース１２４、及びドレイン１２６を有する。ゲート１２２は、プリドライバ１１０の出力ポート１１４に結合され、従って、バッファリングされた制御信号を受信する。ソース１２４は、Vssのグランド電圧に結合され、NFET１２０に電力を供給する。ドレイン１２６は、従来の出力バッファ１００の出力ポート１２６として機能し、従って、ＩＣチップ１４０の外部の回路１６０に出力信号を供給する。
【００２７】
従来の出力バッファ１００のコンポーネント１１０、１２０、１３０は、ＩＣチップ１４０のコア１５０と協働して、出力信号をアサートする。詳しくは、コア１５０は、従来の出力バッファ１００が、パッド１３０上に出力信号をアサートするかどうかを判定する。一般的に、このコア１５０は、単独では、重い負荷を駆動することはできない。プリドライバ１１０の目的は、コア１５０のために、制御信号をバッファリングすることである。この出力バッファによってアサートされうる唯一の出力信号の値は、Vssレベルのロー出力信号である。しかし、この従来の出力バッファ１００は、パッド１３０に信号をアサートしないこともできる。
【００２８】
パッド１３０にロー出力信号をアサートするために、コア１５０は、プリドライバ１１０の入力ポート１１２にハイ（の）制御信号をアサートする。これに応答して、プリドライバ１１０の出力ポート１１４は、NFET１２０のゲート１２４にバッファリングされたハイの制御信号をアサートする。バッファリングされたハイの制御信号は、NFET１２０を急速にオンにする。従って、NFET１２０のソース１２２のロー（低い）電圧レベルVssは、NFET１２０のドレイン１２６で受信される。これは、所望したように、パッド１３０にロー出力信号をアサートする。
【００２９】
パッド１３０に出力信号をアサートしないようにするために、コア１５０は、プリドライバ１１０の入力ポート１１２にローの制御信号を供給する。これに応答して、プリドライバ１１０の出力ポート１１４は、NFET１２０のゲート１２４にバッファリングされたローの制御信号をアサートする。このバッファリングされたローの制御信号は、NFET１２０を急速にオフにする。従って、NFET１２０のソース１２２のローの電圧レベルVssは、NFET１２０のドレイン１２６では受信されない。これは、所望したように、パッド１３０に出力信号をアサートしない。
【００３０】
従来の出力バッファ１００は、関連技術の背景において説明したように、様々な問題を有している。プリドライバ１１０とNFET１２０を、ＩＣチップ間で正確に同じものとなるように製作することは、極めて困難なことである。従って、この出力バッファ１００は、異なるＩＣチップ上では、異なる速度で動作する可能性がある。この問題は、通常、ＩＣチップ間で起こるものよりもひどくはないが、同じＩＣチップ上の複数の出力バッファ１００間でも起こりうる。NFET１２０は、ＩＣチップ１４０の温度が上昇すると、一般的に、より遅い速度で動作する。プリドライバ１１０は、コア１５０が、NFET１２０を駆動するのを助けるが、それは、プロセスまたは動作条件の変動に対して、NFET１２０を補償するための手段をなんら備えていない。従って、従来の出力バッファ１００は、一般的に、速度及びスルーレートの許容範囲が非常に広く、出力信号の値がバウンスするのを回避するために、最適なスルーレートより十分に低いスルーレートで動作しなければならない。
【００３１】
図２に、本発明の改良された出力バッファ２００の第１の実施態様のブロック図を示す。この改良された出力バッファ２００は、プリドライバ２１０、補償回路２７０、NFET２２０、電圧制御電源（VCPS）２６０、及びパッド２３０、２３４、２３６から構成される。これらのコンポーネントは、ＩＣチップ１４０上に製作される。改良された出力バッファ２００は、さらに、ＩＣチップ１４０の外部に配置された抵抗器２８２、２８４、２８６から構成される。
【００３２】
改良された出力バッファ２００のプリドライバ２１０、NFET２２０、及びパッド２３０は、以下のように、ＩＣチップ１４０のコア１５０、及びVCPS２６０に相互接続される。プリドライバ２１０は、入力２１２と出力２１４を有している。プリドライバ２１０の入力２１２は、ＩＣチップ１４０のコア１５０に結合されて、それから制御信号を受け取る。この制御信号は、改良された出力バッファ２００の出力状態を判定する。プリドライバ２１０の出力２１４は、NFET２２０にバッファリングされた制御信号を供給する。
【００３３】
NFET２２０は、ゲート２２２、ソース２２４、及びドレイン２２６を有する。NFET２２０のゲート２２２は、プリドライバ２１０の出力２１４に結合されており、従って、プリドライバ２１０からバッファリングされた制御信号を受信する。NFET２２０のソース２２４は、VCPS２６０に結合されており、NFET２２０に電力を供給する。従って、従来の出力バッファとは異なり、ソース２２４は、電気的グランドVssに直接には結合しない。NFET２２０のドレイン２２６は、改良された出力バッファ２００の出力ポート２３０として機能するパッド２３０に結合される。
【００３４】
ロー出力信号をパッド２３０にアサートするために、コア１５０は、プリドライバ２１０の入力２１２にハイの制御信号をアサートする。これに応答して、プリドライバ２１０の出力２１４は、NFET２２０のゲート２２２にバッファリングされたハイの制御信号をアサートし、これによって、NFET２２０が、パッド２３０にローの出力信号をアサートする。パッド２３０に出力信号をアサートしないようにするために、コア１５０は、プリドライバ２１０の入力２１２にローの制御信号をアサートする。これに応答して、プリドライバ２１０の出力２１４は、NFET２２０のゲート２２２にバッファリングされたローの制御信号をアサートする。バッファリングされたローの制御信号は、NFET２２０をオフにし、従って、NFET２２０は、パッド２３０に信号をアサートしない。
【００３５】
抵抗器２８６、２８２、２８４、補償回路２７０、及びVCPS２６０は、協働して、改良された出力バッファ２００のスルーレートを制御する。抵抗器２８２、２８４、２８６は、パッド２３４、２３６上に電圧をアサートする。これらの電圧は、補償回路２７０によって供給される補償電圧VCOMPの大きさを制御する。補償電圧VCOMPは、VCPS２６０によってNFET２２０のソース２２４に供給される電力量を制御する。VCPS２６０は、NFET２２０のソース２２４から電流ＩVCPSを引き込むことによってこの電力を供給する。電流ＩVCPSは、NFET２２０がオンになると流れるが、NFET２２０がオフになると、無視できるほど小さな振幅まで少なくなる。補償電圧VCOMP は、この電流ＩVCPSの最大振幅をほぼ一定の値に維持する。これによって、出力バッファ２００のスルーレートが狭い許容範囲内に維持される。
【００３６】
NFET２２０から引き込まれる電流ＩVCPSは、パッド２３０からドレイン２２６に流れ、ソース２２４を出て、VCPS２６０に流れ込む。この電流ＩVCPSの振幅は、NFET２２０のドレイン２２６によってパッド２３０から引き込まれる電流ＩOUTの全振幅に本質的に等しい。本発明をより簡潔に説明するために、ＩVCPSとＩOUTの区別を以下ではしないこととする。電流ＩOUTの最大値は、改良された出力バッファ２００のスルーレートに正比例する。本発明のこれらの種々のコンポーネント及び特徴について、以下でさらに詳しく説明する。
【００３７】
抵抗器２８２、２８４は、分圧器を構成する。具体的には、抵抗器２８２の一方の端部はハイ電圧VDDに、抵抗器２８４の一方の端部はグランドレベルのVSSに接続されており、これらの抵抗器２８２、２８４のもう一方の端部は、ともに、パッド２３４に接続されている。
【００３８】
抵抗器２８２、２８４によって構成される分圧器は、パッド２３４に一定レベルの基準電圧VREFをアサートする。オームの法則に従って、基準電圧VREFの大きさは、以下の式で与えられる。
【００３９】
VREF＝（VSS・R282＋VDD・R284）÷（R282＋R284）
ここで、R282 は、抵抗器２８２の抵抗値であり、R284 は、抵抗器２８４の抵抗値である。これらの抵抗値R282とR284値は、適切な基準電圧VREFを提供するように選択されるが、基準電圧VREFは、部分的には、改良された出力バッファ２００から出力信号を受信する回路の要求に依存する。
【００４０】
抵抗器２８６の一方の端部は、ハイ電圧VDDに接続されており、その他方の端部は、パッド２３６に接続されている。この抵抗器２８６は、パッド２３６に制御電圧VCNTLをアサートする。制御電圧VCNTLの大きさは、ハイ電圧VDDの大きさ、抵抗器２８６の抵抗値R286、及び抵抗器２８６を通ってパッド２３６に流れる電流Ｉ286の大きさの関数である。この値は、以下の式によって与えられる。
【００４１】
VCNTL＝VDD−（Ｉ286・Ｒ286）
ここで、Ｉ286・Ｒ286は、オームの法則による抵抗器２８６の両端間の電圧降下である。
【００４２】
一般的に、VDDの大きさと抵抗器２８６の抵抗値R286は、改良された出力バッファ２００の動作の前に固定される。しかし、抵抗器２８６を流れる電流Ｉ286の値は、改良された出力バッファ２００のプロセス変動または動作条件の変動によって、変化する可能性がある。補償回路２７０は、この電流Ｉ286の変動を使用して、出力バッファ２００に対する最適な補償レベルを提供する。
【００４３】
改良された出力バッファ２００では、抵抗器２８２、２８４、２８６は、図示のように、ＩＣチップ１４０の外部に製作されるのが好ましい。これによって、いくつかの利益が提供される。第１に、精密な公差を有する抵抗器をＩＣチップ上に実装するのは一般的に難しい。これらの抵抗器２８２、２８４、２８６をＩＣチップ１４０の外部に製作することによって、抵抗値R282、R284、R286が非常に狭い公差内にあるようにすることができ、従って、基準電圧VREFと制御電圧ＶCNTLを、非常に狭い公差内で規定することができる。第２に、抵抗値R282、R284、R286は、ＩＣチップ１４０の温度及びプロセス変動のいずれにも依存しない。第３に、これらの抵抗値R282、R284、R286は、ＩＣチップ１４０が製作された後に選択することができる。このため、特定のＩＣチップ１４０のプロセス変動及び動作条件の変化を反映するように、これらの抵抗値R282、R284、R286を選択することができる。しかし、例えば、適切な長さのドープポリシリコン（doped polysilicon）を使用することによって、１つ以上のこれらの抵抗器２８２、２８４、２８６をＩＣチップ１４０上に製作することもまた、本発明に従うものである。
【００４４】
補償回路２７０は、演算増幅器２５０と第２のNFET２４０から構成されれる。演算増幅器は、パッド２３４に結合される第１の入力２５４、パッド２３６に結合される第２の入力２５６、及び、補償電圧VCOMPを供給する出力２５２を備えている。
【００４５】
第２のNFET２４０は、ゲート２４２、ソース２４４、及びドレイン２４６を備えている。ゲート２４２は、演算増幅器２５０の出力２５２に結合されており、従って、そこから補償電圧VCOMPを受け取る。ソース２４４は、電気的グランドレベルのVSSに結合されている。ドレイン２４６は、パッド２３６に結合されており、従って、また、演算増幅器２５０の第２の入力２５６にも接続されている。抵抗器２８６は、３つのすべての２３６、２４６、２５６上に制御電圧VCOMPをアサートする。当該技術分野においては周知のことであるが、演算増幅器２５０によって供給される補償電圧VCOMPは、演算増幅器２５０の第１の入力２５４上の一定レベルの基準電圧VREFと、演算増幅器２５０の第２の入力２５６上のドレイン電圧VCNTLとの電圧差を増幅するものである。
【００４６】
演算増幅器２５０の入力２５４、２５６は、ほとんど電流を吸い込まない。本質的に、抵抗器２８６を流れるすべての電流I286は、そこから、第２のNFET２４０に流れ込む。この電流I286は、ドレイン２４６において第２のNFET２４０に流れ込み、ドレイン２４６から導電性のチャンネルを通ってソース２４４に向かって流れ、ソース２４４を出て、電気的グランドレベルのVSSに流れ込む。当該技術分野においては周知のように、第２のNFET２４０のゲート２４２に流れ込むか、または、そこから流れ出る電流はほとんどない。従って、電流I286は、第２のNFET２４０のドレイン２４６からソース２４４に向かって流れる電流INFET2に本質的に等しい。
【００４７】
補償電圧は、電流INFET2を平衡状態のレベルIEQUIに維持する。詳しくは、電流INFET2が平衡状態のIEQUIから減少すると、結果として抵抗器２８６の電流I286が減少する。従って、オームの法則により、ドレイン電圧VCNTLが増加する。これによって、演算増幅器２５０の入力２５６、２５４間の電圧差VCNTL−VREFが増加する。これに応答して、演算増幅器２５０は、補償電圧VCOMPを上昇させる。補償電圧VCOMPが上昇すると、第２のNFET２４０のゲート電圧が上昇し、これによって、NFET２４０がより急速にオンになる。この上昇によって、電流INFET2は平衡状態のIEQUIに戻る。同様に、電流INFET2が平衡状態のIEQUIから増加すると、補償電圧VCOMPが減少することとなり、これに対応して電流INFET2が減少して、電流平衡状態のIEQUI に戻る。
【００４８】
補償回路２７０は、1/2（VDD−VSS）に等しいVREFで動作するのが好ましく、これは、例えば、VSSを０ボルトに、及び、R282＝R284となるように選択することによって実現することができる。VSSが０ボルトに等しく、VREFが1/2VDDに等しい場合は、パッド２３４、２３６間の最大電圧差は、1/2VDDである。この最大電圧差は、パッド２３６が０ボルトの場合と、パッド２３６がVDDの場合の両方の場合に生じる。これらの特性は、演算増幅器２５０によって供給される補償電圧VCOMPとして取りうる最大電圧と最小電圧との電圧差として定義される、演算増幅器２５０のダイナミックレンジを一般的に大きくする。これらの特性は、また、演算増幅器２５０の同相モード除去比を改善する。従って、単純な設計の演算増幅器でも、性能をそれほど落とすことなく補償回路２７０に使用することができる。
【００４９】
補償回路２７０によって供給される補償電圧VCOMPにより、第２のNFET２４０において平衡レベルの電流IEQUIが自動的に維持される。また、これにより、オームの法則に従って、ドレイン電圧が平衡状態のレベルに維持される。この補償電圧を本発明のこの実施態様において有効に使用して、次に説明するVCPS２６０を補償する。
【００５０】
VCPS２６０は、ゲート２６２、ソース２６４、及びドレイン２６６を有する第３のNFET２６０から構成される。ゲート２６２は、補償電圧VCOMPを受け取るために、演算増幅器２５０の出力２５８に結合され、ソース２６４は、電気的グランドレベルのVSSに結合される。従って、第２及び第３のNFET２４０、２６０のゲート２４２、２６２が共に結合され、同様に、これら２つのNFET２４０、２６０のソース２４４、２６４が共に結合される。さらに、第２及び第３のNFET２４０、２６０は、いずれも、同じＩＣチップ１４０上に製作され、同様の構成を有する。
【００５１】
第３のNFET２６０のドレイン２６６は、NFET２２０のソース２２４に結合される。このドレイン２６６は、NFET２２０に電力を供給し、NFET２２０が、パッド２３０に出力信号をアサートできるようにする。この電力は、NFET２００のソース２２４から電流IOUTを引き込むことによって供給される。
【００５２】
抵抗器２８６の抵抗値R286とは異なり、第３のNFET２６０のドレイン２６６と、ハイ電圧VDDとの間の実効抵抗ROUT*は一定ではない。具体的には、ROUT*は、NFET２２０がオフになると極めて大きくなる。従って、NFET２２０がオフになると、第３のNFET２６０の電流IVPCSの大きさは、ほとんど０になる。NFET２２０がオフからオンになると、抵抗ROUT*は、最初に、大きく低下する。電流IOUTが増加して、パッド２３０から電流を引き込み、所望したように、パッド２３０の電圧VOUTの大きさを小さくする。
【００５３】
しかし、パッド２３０の電圧VOUTが低下すると、実効抵抗ROUT*が急激に増加し、電流IOUTは減少する。パッド２３０、及びパッド２３０に結合されたＩＣチップ外部の回路の入力ゲートの容量が、電流Ioutによって抜き取られるので、実効抵抗ROUT*は増加する。この容量が抜き取られてしまうと、NFET２２０は、もはやパッド２３０から電流Ioutを引き込むことはできない。
【００５４】
第２のNFET２４０と第３のNFET２６０の間の電気的接続、製作、及び構成が類似しているために、第２のNFET２４０の電気的特性を、第３のNFET２６０の電気的特性をモデルにして作ることができる。第２のNFET２４０において平衡状態の電流IEQUIを維持するために最適な補償度は、第３のNFETにおいて電流Ioutの最大値（最大振幅）を安定にするために最適な補償度に直接関係する。第３のNFET２６０は、この補償を補償電圧から受け取る。
【００５５】
抵抗ROUT*は変化するので、電流Ioutは平衡状態の大きさ（振幅）には維持されない。しかし、最大電流Ioutの変動は、本発明によって提供される補償によって安定化される。例えば、ＩＣチップ１４０の温度が上昇しても、電流Ioutの最大値はほとんど変化しない。このため、結果として、改良された出力バッファ２００に対するスルーレートが安定化する。
【００５６】
図３に、本発明の改良された出力バッファ３００の第３の好ましい実施態様のブロック図を示す。改良された出力バッファ３００は、補償回路３７０、電圧制御電源（VCPS）３６０、プリドライバ３１０、第１のNFET３２０、及びパッド２３０、２３４、２３６から構成される。これらのコンポーネントは、ＩＣチップ１４０上に製作される。改良された出力バッファ３００は、さらに、ＩＣチップ１４０の外部に配置された抵抗器２８２、２８４、２８６、２８８から構成される。ＩＣチップ１４０上の回路に電力を提供するために、ＩＣチップ上には、VDDの電圧源とVSSの電気的グランドが含まれている。
【００５７】
改良された出力バッファ３００では、ＩＣチップのコア１５０が、プリドライバ３１０に制御信号をアサートする。これに応答して、プリドライバ３１０は、第１のNFET３２０にバッファリングされた制御信号をアサートする。バッファリングされた制御信号は、第１のNFET３２０をオンにして、VSSレベルのロー出力信号をパッド２３０にアサートする。バッファリングされた制御信号は、第１のNFET３２０をオフにすることもできる。第１のNFET３２０がオフにされると、抵抗器２８８が、パッド３２０の電圧をVDDまで引き上げることによって、パッド２３０にハイ信号をアサートする。
【００５８】
補償回路３７０は、第１及び第２の補償電圧VCOMP1、VCOMP2をアサートする。これらの補償電圧は、VCPSの入力にアサートされる。これに応答して、VCPSは、可変量の電力をプリドライバ３１０に供給する。これにより、バッファリングされた制御信号の信号強度が制御される。従って、本発明のこの実施態様は、プリドライバ３１０を補償し、結果的に、第１のNFET３２０を補償する。従って、改良された出力バッファ２００のプリドライバ２１０は除去される。次に、本発明のこれらの種々の特徴についてより詳しく説明する。
【００５９】
改良された出力バッファ３００では、改良された出力バッファ２００に関して説明したのと同様にして、抵抗器２８２、２８４、２８６が、基準電圧VREFと、制御電圧VCOMPをパッド２３４、２３６にアサートする。改良された出力バッファ２００に関して説明した利点を提供するために、これらの抵抗器２８２、２８４、２８６は、ＩＣチップ１４０の外部に製作されるのが好ましい。
【００６０】
補償回路３７０は、演算増幅器２５０、第２のNFET２４０、第３のNFET３７１、及び実効抵抗３８１から構成される。図２の補償回路２７０と同様に、演算増幅器２５０と第２のNFET２４０は、互いに結合されており、さらに、パッド２３４、２３６に結合されている。従って、演算増幅器２５０は、補償回路２７０と同じく、補償電圧を供給する。この補償電圧は、図３においてVCOMP1として参照される。第３のNFET３７１と実効抵抗３８１は、第１のＶCOMP１に応答して、第２の補償電圧VCOMP2を生成する。
【００６１】
第３のNFET３７１は、ゲート３７２、ソース３７４、及びドレイン３７６を有する。ゲート３７２は、演算増幅器２５０の出力に結合され、従って、第１の補償電圧VCOMP1を受け取る。ソース３８４は、電気的グランドレベルのVSSに結合される。ドレイン３７６は、実効抵抗３８１の一方の端部３８４に結合される。実効抵抗３８１の他方の端部３８６は、VDDレベルのハイ電圧源に結合される。
【００６２】
補償回路３７０において、実効抵抗３８１は、ゲート３８２、ソース３８４、及びドレイン３８６を有するPFET３８１から構成される。ゲート３８２は、ソース３８４に結合される。このために、PFET３８１は、ダイオードのように動作することができる。具体的には、PFET３８１は、NFET３７１がオンになると、VDDレベルのハイ電圧源から、第３のNFET３７１へ電流を流すことができる。この場合、このダイオードの両端間の電圧降下が、実効抵抗３８１として働く。実効抵抗３８１を、ある長さのドープポリシリコンまたは他の材料として製作することもまた、本発明に従うものである。しかし、説明した方法において、PFET３８１を使用することにより、第３のNFET３７１とVDDレベルのハイ電圧源との間に、より正確な電圧降下を発生させることができる。
【００６３】
第３のNFET３７１と実効抵抗３８１は、第１の補償電圧VCOMP1を反転して、第２の補償電圧VCOMP2を第３のNFET３７１のドレインにおいてアサートする。詳しくは、第１の補償電圧VCOMP1が上昇すると、第３のNFET３７１がより強力にオンにされる。これによって、第３のNFET３７１のドレイン３７６における電圧が低下する。同様に、第１の補償電圧VCOMP1が減少すると、第３のNFET３７１はより弱くオンにされる。このために、実効抵抗３８１は、第３のNFET３７１のドレイン３７６における電圧をVDDまで引き上げることができる。従って、第３のNFET３７１のドレイン３７６においてアサートされた第２の補償電圧VCOMP2は、第１の補償電圧VCOMP1の反転した形となる。第１及び第２の補償電圧は、一般的に、VSSとVDD間の範囲の値でアサートされ、ハイ信号またはロー信号に限定されない。これらの補償電圧は、VCPS３６０によってプリドライバ３１０に送られる電力量を制御する。
【００６４】
プリドライバ３１０とVCPS３６０は、以下のように構成される。プリドライバ３１０は、ゲート３１２、ソース３１４、及びドレイン３１６を有する第２のPFET３１１から構成され、さらに、ゲート３０２、ソース３０４、及びドレイン３０６を有する第４のNFET３０１から構成される。ゲート３１２、３０２は共に結合されて、プリドライバ３１０の入力を構成する。この入力は、ＩＣチップのコア１５０に結合されて、それから制御信号を受信する。ドレイン３１６、３０６は共に結合されて、プリドライバ３１０の出力を構成する。この出力は、バッファリングされた制御信号を、第１のNFET３２０のゲート３２２に供給する。
【００６５】
FET３１１、３０１は、インバータを構成する。このインバータは、ＩＣチップ１４０のコア１５０からの制御信号をバッファリングする。しかしながら、従来のインバータとは異なり、第２のPFET３１１及び第４のNFET３０１のソース３１４、３０４は、VDDレベルのハイ電圧源にも、VSSレベルのグランド電圧源にも、直接結合されない。これら２つのFET３１１、３０１のソース３１４、３０４は、VCPS３６０に結合され、それから電力を受け取る。
【００６６】
VCPS３６０は、第３のPFET３６１と第５のNFET３５１から構成される。第３のPFET３６１は、ゲート３６２、ソース３６４、及びドレイン３６６を有する。ゲート３６２は、第３のNFET３７１のドレイン３７６に結合される。従って、ゲート３６２は、補償回路３７０から第２の補償電圧VCOMP2を受信する。ソース３６４は、VDDレベルのハイ電圧源に結合され、それから電力を受け取る。ドレイン３６６は、プリドライバ３１０の第２のPFET３１１のソース３１４に結合され、それに、可変量の電力を提供する。
【００６７】
第５のNFET３５１は、ゲート３５２、ソース３５４、及びドレイン３５６を有する。ゲート３５２は、演算増幅器２５０の出力に結合される。従って、ゲート３５２は、補償回路３７０から第１の補償電圧VCOMP1を受信する。ソース３５４は、VSSレベルのグランド電圧源に結合されて、それから電力を受け取る。ドレイン３５６は、プリドライバ３１０の第４のNFET３１１のソース３０４に結合されて、それに、可変量の電力を提供する。
【００６８】
第１の補償電圧VCOMP1は、ドレイン３５６からソース３５４に流れる電流の大きさを制御することによって、VCPS３６０の第５のNFET３５１を補償する。改良された出力バッファ２００の場合と同様に、この電流は、本質的に、第４のNFET３０１がオンからオフに切り換わるとき（逆の場合も同様）を含み、第４のNFET３０１がオンになるときにのみ流れる。第４及び第５のNFET３０１、３５１は、図２の第１及び第３のNFET２２０、２６０と同様に動作する。
【００６９】
しかしながら、改良された出力バッファ３００においては、第４のNFET３０６のドレインは、第１のNFET３２０のゲート３２２に結合され、パッド２３０には直接接続されない。従って、第４のNFET３０１は、出力信号を直接アサートしない。第４のNFET３０１は、ＩＣチップに対する最適な補償レベルを反映するバッファリングされた制御信号をアサートする。このバッファリングされた制御信号は、NFET３２０の（ソース３２４ではなくて）ゲート３２２に加えられる。従って、改良された出力信号３００においては、パッド２３０に出力信号をアサートするトランジスタ３２０は、ゲート３２２において補償される。一方、改良された出力バッファ２００においては、パッド２３０に出力信号をアサートするトランジスタ２２０は、ソース２２４において補償される。
【００７０】
第２及び第３のPFET３１１、３６１は、第４及び第５のNFET３０１、３５１と同様に動作する。具体的には、第２の補償電圧VCOMP2が、ソース３６４からドレイン３６６に流れる電流の大きさを制御することによって、VCPS３６０の第３のPFET３６１を補償する。改良された出力バッファ２００の場合と同様に、この電流は、本質的に、第２のPFET３１１がオンからオフに切り換わるとき（逆の場合も同様）を含み、第２のPFET３１１がオンになるときにのみ流れる。
【００７１】
図４に、本発明の改良された出力バッファ４００の第４の好ましい実施態様のブロック図を示すが、この実施態様は、トランジスタ３２０のゲート３２２とソース３２４の両方に対して補償を行うものである。改良された出力バッファ４００は、改良された出力バッファ３００のすべてのコンポーネントを含む。改良された出力バッファ４００は、さらに、改良された出力バッファ３００には含まれていない第６のNFET４６０から構成される。
【００７２】
第６のNFET４６０は、ゲート４６２、ソース４６４、及びドレイン４６６を有する。ゲート４６２は、演算増幅器２５０の出力に結合される。従って、このゲート４６２は、補償回路３７０から第１の補償電圧VCOMP1を受信する。ソース４６４は、VSSレベルの電気的グランドに結合されて、そこから電力を受け取る。第６のNFET４６０のドレイン４６６は、第１のNFET３２０のソース３２４に結合される。第６のNFET４６０は、第１のNFET３２０に可変量の電力を供給する。この可変量の電力は、第１のNFET３２０がオンになるときに、第１のNFET３２０のソース３２４から引き込む電流の大きさを制御することによって供給される。
【００７３】
第１のNFET３２０のソース３２４及びゲート３２２の両方を補償することによって、改良された出力バッファ４００のスルーレートを、改良された出力バッファ２００、３００によって提供されるものよりさらに狭い公差に対しても制御することができる。しかしながら、第６のNFET４６０は、一般的に、プリドライバ３１０及びVCPS３６０におけるPFET３６１、３１１、及びNFET３０１、３５１よりも比較的大きい。従って、改良された出力バッファ２００、３００に対してスルーレートの公差をさらに改善するためには、追加のスペースをＩＣチップ１４０上に実装することが必要であり、従って、改良された出力バッファ２００、３００を実施するよりも、コストが高くなる可能性がある。
【００７４】
本発明の様々な代替実施態様が可能である。例えば、抵抗器２８８をVDDではなくてVSSに結合して、受動性のプルダウンデバイスとして機能させて、パッド２３０にハイ信号をアサートするように、改良された出力バッファ３００、４００を代替的に実施することができる。これは、NFET３２０を第４のPFETで置き換えることによって実施することが好ましい。改良された出力バッファ３００においては、この第４のPFETのソースは、VDDに結合されるのが好ましく、改良された出力バッファ４００においては、この第４のPFETのソースは、NFET４６０を置き換える第５のPFETのドレインに結合されるのが好ましい。この第５のPFETは、VSSではなく、VDDによって電力を与えられる。同様に、パッド２３０に信号をアサートする、プルアップ及びプルダウン補償トランジスタを備えることによって、改良された出力バッファ３００、４００においては、さらに、抵抗器２８８を除去することによって、改良された出力バッファ２００、３００、４００を、パッド２３０にトライステート出力をアサートするように修正することができる。
【００７５】
本発明の補償回路２７０は、ＩＣチップ上の他のタイプの回路を補償するためにも使用することができる。図５に、VDDレベルの電圧源と、VSSレベルの電気的グランドを備えるＩＣチップ５９０上に、その一部が作成される、本発明の補償差動増幅器５００のブロック図を示す。補償差動増幅器５００は、図２に示したように作成され、結合される、抵抗器２８２、２８４、２８６、パッド２３４、２３６、補償回路２７０、及びVCPS２６０を含む。補償差動増幅器は、さらに、電圧レベルVA、ＶＢでそれぞれ、入力信号INA、INＢを受信する増幅モジュール５１０を含み、これらの入力信号INA、INB間の電圧差（VA−ＶＢ）を増幅した出力信号OUTを供給する。
【００７６】
増幅モジュール５１０は、ゲート５２２、５３２、ソース５２４、５３４、及びドレイン５２６、５３６をそれぞれ有するNFET５２０、５３０を含み、さらに、ゲート５４２、５５２、ソース５４４、５５４、及びドレイン５４６、５５６をそれぞれ有するPFET５４０、５５０を含む。PFET５４０、５５０のソース５４４、５５４は、VDDレベルの電圧源に結合され、PFET５４０、５５０のドレイン５４６、５５６は、それぞれ、NFET５２０、５３０のドレイン５２６、５３６に結合され、NFET５２０、５３０のソース５２４、５３４は、いずれも、本発明のこの実施態様においてVCPS２６０を構成するNFET２６０のドレイン２６６に結合される。
【００７７】
当業者には理解されるように、電流が、NFET５２０、５３０のソース５２４、５３４からほぼ一定の速度で引き込まれる場合には、増幅モジュール５１０は、差動増幅器として動作することになる。補償差動増幅器５００においては、VCPS２６０は、ＩＣチップ５９０上で生じるプロセス及び動作条件の変動に関係なく、これらのソース５２４、５３４から極めて一定の速度で電流を引き込む。従って、補償差動増幅器５００は、本質的に、そのような変動の影響を受けにくい差動増幅器として動作し、従って、従来の差動増幅器の構成に比べて非常に狭いスルーレート公差を有する。
【００７８】
本発明の好ましい実施態様とその代替実施態様のいくつかを参照して、本発明を説明したが、当業者には、様々な修正を行うことができるということが理解されよう。例えば、電圧源と電気的グランドを、ＩＣチップそれ自体上に設けるか、または、ＩＣチップの外部の回路から供給することができる。さらに、本発明の補償回路及び方法を有効に使用して、ＩＣチップ上の様々なタイプの回路を補償することができる。このような修正は、本発明によって提供されるものであるが、それは、請求の範囲によってのみ制限を受ける。
【００７９】
以下に、本発明の例示的な実施態様項を記載する。
１．集積回路チップを補償して、プロセス及び動作条件における変動の影響を打ち消すための回路であって、
第１の電圧に結合された第１の端部と、制御電圧を供給するための第２の端部とを有する抵抗器と、
前記抵抗器の前記第２の端部に結合された第１のポート、第２の電圧に結合された第２のポート、及び、前記第１のポートと第２のポート間を流れる電流の大きさを制御するための第３のポートを有するトランジスタと、
前記制御電圧を受信するために、前記抵抗器の前記第２の端部に結合された第１の入力と、前記第１の電圧と第２の電圧の間の基準電圧に結合された第２の入力と、前記トランジスタの前記第３のポートに補償電圧を提供するために、該第３のポートに結合された出力を有する演算増幅器
とから構成され、前記補償電圧によって、前記トランジスタ内の前記電流がほぼ一定の大きさに維持されることからなる回路。
２．前記トランジスタと同じプロセスを使用して製作された第２の回路をさらに含む上項１の回路であって、該第２の回路が、前記補償電圧を受信するために前記演算増幅器の出力に結合される第３の入力を有し、前記補償電圧によって、前記２の回路の電気的特性が、該第２の回路の動作温度の広範囲にわたって安定化されることからなる回路。
３．前記トランジスタと前記第２の回路が同じ集積回路チップ上に製作されることからなる上項２の回路。
４．前記トランジスタが、集積回路チップ上に製作され、前記抵抗器が、該集積回路チップの外部に製作されることからなる上項１の回路。
５．前記トランジスタが、集積回路チップ上に製作され、前記抵抗器が、前記集積回路チップにおけるプロセス変動を補償する抵抗レベルで該集積回路チップの外部に製作されることからなる上項１の回路。
６．前記第１の電圧に結合される第４のポート、前記第２の電圧に結合される第５のポート、及び、ほぼ一定の電圧レベルで基準電圧を供給するための第６のポートを有する分圧器からさらに構成される上項１の回路。
７．前記集積回路チップにおける温度及びプロセス変動に依存しない抵抗値を前記抵抗器に提供するために、前記トランジスタが、集積回路チップ上に製作され、前記分圧器が、さらに、前記集積回路チップの外部に製作された一組の直列接続された抵抗器から構成される、上項６の回路。
８．前記トランジスタが、ドレイン、ソース、及びゲートを有する電界効果トランジスタから構成され、該ドレインが前記第１のポートを構成し、該ソースが前記第２のポートを構成し、前記ゲートが前記第３のポートを構成することからなる上項１の回路。
９．第１の信号を受信するための第３の入力、前記補償電圧を受信するための前記演算増幅器の出力に結合された第４の入力、及び、前記第１の信号に応答して第２の信号を供給するための出力を有するバッファからさらに構成され、前記補償電圧によって、該バッファのスルーレートを安定化することからなる上項１の回路。
１０．前記補償電圧を受信するために、前記演算増幅器の出力に結合された第３の入力を有し、かつ、前記補償電圧の大きさに応答する速度で電力を供給するように結合された出力を有する電圧制御電源からさらに構成される上項１の回路。
１１．前記トランジスタが、第１の電界効果トランジスタからなり、前記電圧制御電源が、第２の電界効果トランジスタからなり、これら２つの電界効果トランジスタを同一の集積回路チップ上に製作して、前記第１の電界効果トランジスタを、前記第２の電界効果トランジスタの電気的特性をモデルにして製作することができるようにすることからなる上項１０の回路。
１２．前記トランジスタが、第１の電界効果トランジスタからなり、前記電圧制御電源が、第２の電界効果トランジスタからなり、これら２つの電界効果トランジスタを類似の構成として、前記第１の電界効果トランジスタを、前記第２の電界効果トランジスタの電気的特性をモデルにして製作することができるようにすることからなる上項１０の回路。
１３．前記補償電圧を受信するために前記演算増幅器の出力に結合された第４のポート、前記第２の電圧に結合された第５のポート、及び、前記補償電圧の大きさに応答する大きさの電流を供給するための第６のポートを有する第２のトランジスタと、
前記電流を受け取るために、前記第２のトランジスタの前記第６のポートに結合された第３の端部を有し、かつ、前記電流を供給するための前記第１の電圧に結合された第４の端部を有する実効抵抗であって、該実効抵抗の両端間の電圧降下によって、該実効抵抗の前記第３の端部に第２の補償電圧を提供することからなる実効抵抗
とからさらに構成される上項１の回路。
１４．前記第１の電圧が、前記第２の電圧より高く、前記電流が、前記実効抵抗から前記第２のトランジスタに流れる第２の電流からなる、上項１３の回路。
１５．前記第２の電圧が、前記第１の電圧より高く、前記電流が、前記第２のトランジスタから前記実効抵抗に流れる第２の電流からなる、上項１３の回路。
１６．前記補償電圧を受信するための前記演算増幅器の出力に結合された第３の入力を有し、かつ、前記補償電圧の大きさに応答する速度で電力を供給するように結合された第２の出力を有する第１の電圧制御電源と、
前記第２の補償電圧を受信するために前記実効抵抗の前記第３の端部に結合された第４の入力を有し、かつ、前記第２の補償電圧の大きさに応答する速度で電力を供給するように結合された第３の出力を有する第２の電圧制御電源
とからさらに構成される上項１３の回路。
１７．第１の電圧と第２の電圧の間で動作する集積回路チップ上の回路を補償する方法であって、該集積回路チップが、第１及び第２のトランジスタを備え、該第１のトランジスタが、第１、第２及び第３のポートを有し、該第３のポートの電圧レベルによって、該第１のポートと該第２のポート間の電流を制御し、前記第２のトランジスタが、第４、第５、及び第６のポートを有し、該第６のポートの電圧レベルによって、該第４のポートと該第５のポート間の電流を制御し、前記方法が、第１及び第２の端部を有する抵抗器を使用するものであって、
ａ）前記抵抗器の前記第１の端部に前記第１の電圧を供給して、該抵抗器を流れる電流を誘導するステップと、
ｂ）前記抵抗器の前記第２の端部から、前記第１のトランジスタの前記第１のポートに電流を提供するステップと、
ｃ）前記第２の電圧を、前記第１のトランジスタの前記第２のポートに供給して、前記第１のトランジスタの前記第３のポートの電圧レベルに応答する大きさで、前記第１のトランジスタの前記第１のポートと第２のポート間に電流のコンダクタンスを提供するステップと、
ｄ）前記第１のトランジスタの前記第３のポートに流れる電流をほぼ一定の大きさに維持する大きさで、第３の電圧を該第３のポートに供給するステップと、
ｅ）前記第１及び第２の電圧のうちの１つの電圧を、前記第２のトランジスタの前記第４のポートに供給して、それに電力を供給するステップと、
ｆ）前記第２のトランジスタの前記第６のポートに前記第３の電圧を供給して、前記第２のトランジスタの前記第５のポートによって供給される電力レベルを安定化するステップ
とからなる方法。
１８．前記ステップｆ）において、電力が、前記第２のトランジスタの前記第５のポートによって、第２の電流として供給され、この電力が、該第２の電流のピークの大きさをほぼ一定の値に維持することによって安定化されることからなる上項１７の方法。
１９．第１の信号を受信するための第３の入力、前記補償電圧を受信するための前記演算増幅器の出力に結合された第４の入力、及び、前記第１の信号に応答して、第２の信号を供給するための出力を有する増幅器からさらになり、前記補償電圧によって、プロセス及び動作条件における任意の変動に対して、該増幅器を補償することからなる上項１の回路。
【符号の説明】
【００８０】
２８２、２８４、２８６、２８８ 抵抗器
３００ 出力バッファ
３１０ プリドライバ
２４０、３２０、３５１、３７１ ＮＦＥＴ
２５０ 演算増幅器
３６０ 電圧制御源
３６１ ＰＦＥＴ
３８１ ＰＦＥＴ（実効抵抗）
【特許請求の範囲】
【請求項１】
集積回路チップを補償して、プロセス及び動作条件における変動の影響を打ち消すための回路であって、
第１の電圧に結合された第１の端部と、制御電圧を供給するための第２の端部とを有する抵抗器と、
前記抵抗器の前記第２の端部に結合された第１のポート、第２の電圧に結合された第２のポート、及び、前記第１のポートと第２のポート間を流れる電流の大きさを制御するための第３のポートを有するトランジスタと、
前記制御電圧を受信するために、前記抵抗器の前記第２の端部に結合された第１の入力と、前記第１の電圧と第２の電圧の間の基準電圧に結合された第２の入力と、前記トランジスタの前記第３のポートに補償電圧を提供するために、該第３のポートに結合された出力を有する演算増幅器
とから構成され、前記補償電圧によって、前記トランジスタ内の前記電流がほぼ一定の大きさに維持されることからなる回路。
【請求項１】
集積回路チップを補償して、プロセス及び動作条件における変動の影響を打ち消すための回路であって、
第１の電圧に結合された第１の端部と、制御電圧を供給するための第２の端部とを有する抵抗器と、
前記抵抗器の前記第２の端部に結合された第１のポート、第２の電圧に結合された第２のポート、及び、前記第１のポートと第２のポート間を流れる電流の大きさを制御するための第３のポートを有するトランジスタと、
前記制御電圧を受信するために、前記抵抗器の前記第２の端部に結合された第１の入力と、前記第１の電圧と第２の電圧の間の基準電圧に結合された第２の入力と、前記トランジスタの前記第３のポートに補償電圧を提供するために、該第３のポートに結合された出力を有する演算増幅器
とから構成され、前記補償電圧によって、前記トランジスタ内の前記電流がほぼ一定の大きさに維持されることからなる回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１７８３４６（Ｐ２０１０−１７８３４６Ａ）
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願番号】特願２０１０−２５４５５（Ｐ２０１０−２５４５５）
【出願日】平成２２年２月８日（２０１０．２．８）
【分割の表示】特願平１１−５３６１５０の分割
【原出願日】平成１０年１２月２１日（１９９８．１２．２１）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願日】平成２２年２月８日（２０１０．２．８）
【分割の表示】特願平１１−５３６１５０の分割
【原出願日】平成１０年１２月２１日（１９９８．１２．２１）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
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