【課題】保護動作の開始電圧の低電圧化とチップサイズのコンパクト化との両立が図られた保護回路および半導体装置を提供すること。
【解決手段】静電気保護回路１００は，ＮＰＮバイポーラトランジスタ１０およびキャパシタ１４を有している。そして，ＮＰＮバイポーラトランジスタ１０は，コレクタが入力端子１１に接続され，エミッタが接地されている。また，ＮＰＮバイポーラトランジスタ１０のベースとコレクタとの間には，キャパシタ１４が配設されている。また，ＮＰＮバイポーラトランジスタ１０のベースは，抵抗素子１５を介して接地されている。さらに，キャパシタ１４は，トレンチキャパシタであり，ＮＰＮバイポーラトランジスタ１０を区画する素子分離トレンチを兼ねる。 （もっと読む）

【課題】 互いに並列に接続されたベースバラスト抵抗及び容量を付加したＨＢＴ等のヘテロ接合型半導体素子を有する半導体装置において、その素子面積を縮小し、かつ作製工程の簡略化も可能にすること。
【解決手段】
少なくともコレクタ層３とベース層５と第１のエミッタ層７Ａとからなる積層体によって構成されたＨＢＴ１５ａ及び１５ｂを有し、これらのＨＢＴと同一構成材料からなる積層体１６において、各ＨＢＴのベースに接続されたベース構成材料層５と、ベース信号入力端子電極に相当するエミッタ構成材料層上のエミッタ電極９との間に、ベース構成材料によるベースバラスト抵抗１３と、エミッタ及びベース構成材料からなる逆方向ダイオードによる容量１４とが並列に接続されることによって、並列の複数のＨＢＴの熱暴走を防止する構造を素子面積の縮小の下で容易に作製することができる。 （もっと読む）

【課題】
全セルが均一動作せずに、一部のセルの温度上昇により生じる熱暴走による素子の破壊を抑止し、安定した高出力動作が可能なトランジスタチップを提供する。
【解決手段】
それぞれが、制御信号が入力される制御端子１２１と制御信号に従って電流が流れる第１及び第２端子１１１、１３１とを備える、複数のトランジスタ素子と、それぞれが、トランジスタ素子が形成された領域１０と異なる領域２０に形成され、第１端子の基板１４１への導通を与える、複数の基板導通部２３２と、を備え、各異なるトランジスタ素子は、異なる基板導通部２３２と接続され、各基板導通部２３２は、他の基板導通部２３２から分離された半導体層を備える、半導体装置。 （もっと読む）

【課題】 ＨＢＴセル内での発熱均一性を保ち、かつ、高周波帯域の利得特性を向上させたバイポーラトランジスタを提供する。
【解決手段】 ベースメサフィンガー（エミッタレッジ層１５、ベース層１６及びコレクタ層１７）を２本のコレクタフィンガー（コレクタ電極１３）で挟み、ベースメサフィンガー上に１本のベースフィンガー（ベース電極１２）及びその両側の２本のエミッタフィンガー（エミッタ層１４及びエミッタ電極１１）を形成した構造である。２本のエミッタフィンガーは、ベースフィンガーを基準に対称の位置に形成される。 （もっと読む）

【課題】 ヘテロ接合半導体素子と別の半導体素子とが同一基板上に集積され、かつ、この別の半導体素子の電極取り出し構造が改良された半導体装置及びその製造方法を提供すること。
【解決手段】 前記別の半導体素子の一例である抵抗素子２０を構成する抵抗層１１を、イオン注入法または不純物拡散法によって半絶縁性基板１内に形成する。次に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、そしてエミッタキャップ層６の構成材料層を、基板１の全面にエピタキシャル成長法によって形成する。次に、これらの一部をメサ構造に加工して、ＨＢＴ１０を形成する。一方、抵抗素子２０の素子電極１４、１５を高い位置で取り出すための導電層１２、１３を、サブコレクタ層２の構成材料層４２のパターニングによって形成し、素子電極１４、１５をこの上に形成する。次に、ＢＣＢなどの平坦化膜３０を形成し、これを介して配線３１、３２を形成する。 （もっと読む）

本発明は、シリコンからなる基板（１１）および半導体本体（１２）を有し、この半導体本体（１２）は、トランジスタ（Ｔ）を有する能動領域（Ａ）および該能動領域（Ａ）を囲む受動領域（Ｐ）を具え、前記半導体本体（１２）の表面から埋め込まれた金属材料からなる第１導電領域（２）に接続している金属材料からなる第２導電領域（１）が設けられ、これによって、前記第２導電領域（１）が、前記半導体本体（１２）の表面で電気的に接続可能とされる半導体デバイス（１０）に関するものである。本発明によれば、前記第２導電領域（１）は、前記半導体本体（１２）の能動領域（Ａ）の場所で作られる。このような方法で、非常に低い埋込抵抗は、前記周囲のシリコンとは完全に異なる結晶特性を有する金属材料を用いて、前記半導体本体（１２）の能動領域（Ａ）の中で局所的に生成されることができる。これは、本発明に従う方法を用いることによって可能となる。そのような埋込低抵抗は、バイポーラトランジスタおよびＭＯＳトランジスタの双方にとって多くの利点を提案する。
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本発明は、エミッター領域（１）と、ベース領域（２）と、第一、第二及び第三の接続導体を具えるコレクタ領域（３）とを有するバイポーラトランジスタを具える半導体本体（１１）及び基板（１１）を有する半導体デバイスであって、エミッター領域（１）は、スペーサ（４）を設けたメサ形のエミッター接続領域（１Ａ）と、それに隣接し多結晶シリコンからなる一の導電領域（２ＡＡ）をもつベース接続領域（２Ａ）とを具える。本発明に従うデバイス（１０）において、ベース接続領域（２Ａ）は、他の導電領域（２ＡＢ）を有し、多結晶シリコンからなる一の導電領域（２ＡＡ）とベース領域（２）との間に位置決めされ、多結晶シリコンからなる一の導電領域（２ＡＡ）の選択エッチングが可能な材料で構成される。このようなデバイス（１０）は、本発明に従う方法によって製造することが容易であり、そのバイポーラトランジスタは優れたＲＦ性質を具備する。
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第一のトレンチ（１１）内でバイポーラトランジスタを製造する方法で、一つのフォトリソグラフィマスクのみを適用して第一のトレンチ（１１）及び第二のトレンチ（１２）を形成する。コレクタ領域（２１）を第一のトレンチ（１１）及び第二のトレンチ（１２）内に自己整合して形成する。ベース領域（３１）を第一のトレンチ（１１）内にあるコレクタ領域（２１）の一部分に自己整合して形成する。エミッタ領域（４１）をベース領域（３１）の一部分に自己整合して形成する。コレクタ領域（２１）に対する接点を第二のトレンチ（１２）内に形成し、ベース領域（３１）に対する接点を第一のトレンチ（１１）内に形成する。バイポーラトランジスタの製造を標準ＣＭＯＳプロセスに組み入れることができる。
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【課題】 製造に多くの工数を必要とせず、回路特性変動を抑制することが可能である半導体装置を提供する。
【解決手段】 シリコン基板１に形成されたＮＰＮトランジスタＱ１と、シリコン基板１に形成された複数の抵抗領域８から構成され、ＮＰＮトランジスタＱ１にＮＰＮトランジスタＱ１のｈＦＥに対応したバイアス電圧を与えるための抵抗素子と、複数の抵抗領域８のうちの、抵抗素子の抵抗として機能する抵抗領域８とＮＰＮトランジスタＱ１とを接続する配線２３ａとを備える。 （もっと読む）

本発明は、標準的な浅いトレンチ分離作製方法を適用してバイポーラートランジスターを作製するための方法を提供するものであり、第一トレンチ（５，５０）の中に縦型バイポーラートランジスター（２９）又は横型バイポーラートランジスター（４９）と、第二トレンチ（７，７０）の中に浅いトレンチ分離領域（２７，２７０）を同時に形成する。更に本作製方法は、第一トレンチ（５，５０）の中に縦型バイポーラートランジスター（２７）、第三トレンチの中に横型バイポーラートランジスター（４９）、及び第二トレンチ（７，７０）の中に浅いトレンチ分離領域（２７，２７０）を同時に形成することもある。
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【課題】高周波特性の良好な差動増幅回路を提供する。
【解決手段】半導体チップ上に再配線層が形成されるチップサイズパッケージを備える半導体基板上に形成する差動増幅回路において、差動対をトランジスタＱ１とトランジスタＱ２により構成し、ペアのトランジスタＱ１，Ｑ２のエミッタを夫々別のボンディングパッド２０１，２０２及びＣＳＰ出力端子２０５，２０６に接続して接地することにより、エミッタ部での共通インピーダンスを無くすようにする。 （もっと読む）

【課題】放熱と接地の良さを維持しながら、高出力化が可能な電力増幅器を提供する。
【解決手段】バイポーラトランジスタ素子のエミッタ電極４にバンプ８が備えられて近距離接地されており、これらを複数個組み合わせて１つの構成単位としてのユニットセル７を形成することにより放熱と接地の良さを維持しながら、高出力化が可能な電力増幅器が実現する。 （もっと読む）

【課題】 ＨＢＴとＦＥＴを１チップに集積化する際、ＨＢＴのエミッタキャップ層をＦＥＴのチャネル層としており、ＦＥＴのピンチオフ性が悪く相互インダクタンスｇｍが低い。また、複数回のイオン注入、アニール、ベースペデスタルの形成、さらには２回のエピタキシャル成長を行うなど製造工程が複雑であった。
【解決手段】 ＨＢＴのエミッタ層とＦＥＴのチャネル層を、同一のｎ型ＩｎＧａＰ層とする。また、ＨＢＴのベース層であるｐ＋型ＧａＡｓ層を、ＦＥＴのｐ型バッファ層として利用する。これにより、ＦＥＴのピンチオフ性が良好となり相互インダクタンスｇｍを高めることができる。またエピタキシャル成長が１回で、イオン注入、アニール工程も不要のため製造工程も簡素化でき、ウエハコストも低減できる。 （もっと読む）

【課題】 基板バイアス印加回路を必要とせず、簡易な方法で基板バイアス電圧を制御して高速動作と待機時の低消費電力化を同時に実現すること。
【解決手段】 ＳＯＩ構造で絶縁分離された絶縁分離層４を備えるＮｃｈＭＯＳトランジスタ１と、絶縁膜を用いて形成されるコンデンサとを有し、シリコン基板Ｂを薄くして基板容量を減らす構成とする。ＮｃｈＭＯＳトランジスタ１は、完全空乏型かそれに近い部分空乏型になるように絶縁分離領域５ａ、５ｂを備える。ＮｃｈＭＯＳトランジスタ１のゲート電極Ｇに接続されている電極６と、不純物拡散層７とは、コンデンサ２を介して接続される。ソース電極Ｓは電源端子３ａに、ゲート電極Ｇは内部信号ラインＳ１に、ドレイン電極Ｄは内部信号ラインＳ２にそれぞれ接続される。ＮｃｈＭＯＳトランジスタ１がＯＮ／ＯＦＦする時にコンデンサカップリングにより基板バイアス電圧を制御する。
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【課題】性能を向上する新規なバイポーラデバイスを提供する。
【解決手段】本発明は、バイポーラデバイス30を開示する。エミッタ33が半導体基板に形成される。コレクタ34が、エミッタ33から横方向に空間を置いて基板に設けられる。ゲート端子38は基板上に形成され、エミッタ33とコレクタ34間の空間を規定する。外部ベース35は、エミッタ33またはコレクタ34の何れか一方から所定の距離を隔てて、基板上に形成される。外部ベース35は、エミッタ33またはコレクタ34の何れか一方から所定の距離を有して基板上に形成され、基板に設けた分離構造31で周囲を囲まれた穴によって活性領域32を規定し、この活性領域32に、ベース35，エミッタ33，コレクタ34およびゲート端子38が配置される。 （もっと読む）

【課題】本発明は、高周波数帯で動作する半導体装置の特性の向上、ならびに信頼性の向上に関するものである。
【解決手段】半導体基板の表面側にキャリア走行層として積層された、サブコレクタ層、コレクタ層、ベース層、エミッタ層を用いて形成した単数もしくは複数のバイポーラトランジスタと、前記キャリア走行層の直下に設けられた絶縁層と、さらに前記絶縁層の直下に設けられた導電層と、前記導電層に到達するように形成された非貫通のバイアホールと、トランジスタの何れかの端子と電気的に接続された状態に半導体基板の表面に形成された金属配線層と、バイアホールの側壁及び底面に形成された金属配線層とを備えた構造とする。 （もっと読む）

【課題】エミッタ端子及びベース端子が同一な高さを有する高速バイポーラトランジスタを提供する。
【解決手段】高速バイポーラトランジスタは、ベースのためのシリコン−ゲルマニウム膜（２５ａ）をコレクタのための半導体膜（１９）上に形成し、エミッタ端子及びコレクタ端子のための接触窓を有する層間絶縁膜（２７）（２９）を形成し開口する。ポリシリコンを蒸着した後ベース、エミッタ接触窓（３５ｂ）（３５ａ）内にポリシリコンを充填し、イオン注入熱処理工程により、エミッタ拡散部（３６）を形成する。その後、平坦化処理により、同一高さをもつポリシリコンエミッタ端子及びポリシリコンベース端子を形成する。更に、エミッタ及びベース接触窓と、金属配線との間に安定的なシリサイド膜を形成でき、低抵抗なエミッタ、ベース接触窓を持つバイポーラトランジスタを形成できる。 （もっと読む）

【課題】縦構造のバイポーラトランジスタを用い、コレクタの電極取り出しを基板の裏面側で行うことで、バイポーラトランジスタのデバイス面積を縮小化するとともに高速動作化を可能とする。
【解決手段】バイポーラトランジスタ１００とＭＯＳ型トランジスタ２００とを同一基板１０に搭載した半導体集積回路装置１であって、バイポーラトランジスタ１００は、エミッタ層１２０、ベース層１１０、コレクタ層１３０が基板１０主面に対して垂直方向に配列されたものからなり、ベース層１１０に接続されるベース取り出し電極１１１が基板１０の主面側に設けられ、エミッタ層１２０に接続されるエミッタ取り出し電極１２１が基板１０の主面側に設けられ、コレクタ層１３０に接続されるコレクタ取り出し電極１３１が基板１０の主面とは反対の裏面側に設けられたものである。 （もっと読む）

【課題】従来のオンシリコンＭＩＳ容量では、Ｎ型の高濃度不純物層がＰ型シリコン基板と接合を形成するため、ＧＨｚ帯程度以上のレベルの高周波で使用したときに、接合容量を通じて基板と電気的に結合し、基板をＧＮＤに落とすための集積回路上の基板コンタクトに到るまでの間に大きな寄生抵抗が加わることになり、ＭＩＳ容量のＱ値(quality factor)を高周波側で劣化させるという課題を解決し、Ｑ値の減少を極力少なくした半導体装置を提供する。
【解決手段】ＭＩＳ構造の容量の下部で、かつＰ型シリコン基板からなる半導体基板１０１とエピタキシャル層１０２との接合を境としてエピタキシャル層１０２側で、しかもその接合界面付近に位置するように、エピタキシャル層１０２と同一の導電型でかつ高抵抗な拡散層あるいはノンドープ層からなるノンドープ層／Ｎ型高抵抗層１１０を具備することによって、接合容量あるいは寄生抵抗を減少させる。 （もっと読む）

【課題】 熱的安定性と信頼性を両立し、さらに静電破壊耐量を向上したＨＢＴを備えた半導体装置を提供する。
【解決手段】 化合物半導体からなる基板の主面上に、順に形成されたサブコレクタ層、コレクタ層、ベース層４およびエミッタ層５、ならびにコレクタ層４と電気的に接続されたコレクタ電極、ベース層４と電気的に接続されたベース電極、エミッタ層５上に形成され、エミッタ層５と電気的に接続されたエミッタメサ層６Ｍ、およびエミッタメサ層６Ｍと電気的に接続されたエミッタ電極１３を備えたＨＢＴであって、このエミッタメサ層６Ｍが、ｎ型ＧａＡｓ層からなる半導体層６と、半導体層６上のｎ^＋型ＧａＡｓ層からなる高濃度半導体層６Ｂと、高濃度半導体層６Ｂ上のｎ型ＩｎＧａＡｓ層からなるバラスト抵抗層７とを有する。 （もっと読む）