【課題】 マイクロ波集積回路において、能動素子入力部に配置されるノイズ信号カット用容量素子は、容量素子形成に必要な配線等の部品も含め、大きな面積を必要とし、チップサイズ小型化阻害の要因となっている。又、半導体能動素子、特に電界効果トランジスタにおいては、メサ型素子分離の際、メサ段差部分におけるゲート金属の段切れ、ゲート金属と能動層との接触による特性劣化が問題となっている。
【解決手段】 本発明では、チップ裏面に形成される容量素子において、半導体デバイスの１端子の直下に容量素子の２電極のいずれか一方を接続した構造および、半導体デバイスの１端子の直下に容量素子を作製する。又、半導体表面の平面上にゲート金属を被着し、その後裏面から半導体基板およびトランジスタ能動領域以外の能動層を除去する。 （もっと読む）

【課題】 バイポーラトランジスタを必要とするプロセスに容易に適合することができる半導体装置の製造方法を用いながら、電極となる半導体膜自体に発生する寄生抵抗の影響を低減し、かつ半導体基板とコンタクト部を形成しない、つまり寄生容量を抑えた半導体装置を提供することを目的とする。
【解決手段】 下部引き出し電極としての半導体膜を開口し、開口窓の底部と側壁に容量膜を形成し、容量膜とシリサイド層１２６からなるコンタクト部を近接させる構造とすることで、下部引き出し電極になる半導体膜自体の寄生抵抗の影響を低減することができ、かつ、半導体基板とコンタクト部を形成しないので、半導体基板に対する寄生容量を抑えた容量素子を得ることができる。 （もっと読む）

【課題】 電圧入力端子を持つ電気回路を過大電圧から保護するにあたり、過大電圧を確実に接地する一方において正常電圧を接地してしまわないようにする。
【解決手段】 トランジスタのコレクタを電圧入力端子に接続し、エミッタを接地する。またベースは抵抗を介して接地する。その抵抗は可変抵抗であり、電圧入力端子の電圧が高いほど抵抗値が高くなる特性のものを利用する。
電圧入力端子に入力する電圧が過大に上昇する場合には、抵抗値が増大してブレークダウン電圧が低下する。電圧入力端子に入力する電圧が過大に上昇するまえにトランジスタがブレークダウンし、電圧入力端子に入力する最大電圧を低く抑えることができる。電圧入力端子に入力する電圧が適正電圧である場合には、抵抗値が減少してブレークダウン電圧が上昇する。電圧入力端子に適正電圧が入力する限り、電気回路は適正に動作する。 （もっと読む）

【課題】 ＨＢＴ（Hetero-junction Bipolar Transistor）の特性を向上させる。
【解決手段】 ＨＢＴ（Ｑ）は、化合物からなる基板の主面上に順に形成されたコレクタ層、ベース層、エミッタ層およびそれぞれに電気的に接続されたコレクタ電極９ａ、ベース電極８、エミッタ電極７を有し、さらにエミッタ電極７とエミッタ層との間に形成されたエミッタコンタクト層６を有する。その基板の主面に平行な平面において、エミッタコンタクト層６およびエミッタ電極７の平面形状は、ベース電極８を囲う略環状形状を有し、エミッタコンタクト層６の最小寸法Ｌｅは、１．２μｍ以上である。 （もっと読む）

【課題】
エミッタ抵抗を低減でき電流利得特性を向上させたバイポーラトランジスタの製造方法及び、このバイポーラトランジスタを有する半導体装置の製造方法を提供する。
【解決手段】
コレクタ領域の表面に第1酸化膜を形成する工程と、第1酸化膜の表面にベース層を形成する工程と、ベース層の表面に第2酸化膜を形成した後にベース層をパターニングするとともに、コレクタ電極形成位置の第1酸化膜をエッチングすることにより前記第2酸化膜と等しい膜厚にする工程と、エミッタ電極を形成するためのエミッタ用開口及びコレクタ電極を形成するためのコレクタ用開口を形成する工程とを有することとした。 （もっと読む）

【課題】 特徴的な素子構造を用いて、ベースバラスト抵抗及び容量を含んだ構成を少ないチップ面積で実現できるトランジスタを提供する。
【解決手段】 トランジスタ１１のベースフィンガＢの上には、電気的に接続された下部電極１３ａが形成される。下部電極１３ａの上には、薄膜抵抗体１２ａ及び誘電体１３ｂが形成される。薄膜抵抗体１２ａ及び誘電体１３ｂの上には、上部電極１３ｃが形成される。上部電極１３ｃは、信号入力配線１４に電気的に接続されている。薄膜抵抗体１２ａは、下面が下部電極１３ａと、上面が上部電極１３ｃとそれぞれ電気的に接続されており、信号入力配線１４とトランジスタ１１のベースフィンガＢとの間に挿入されるベースバラスト抵抗１２として機能する。また、下部電極１３ａ、誘電体１３ｂ及び上部電極１３ｃによって容量１３が形成され、ベースバラスト抵抗１２と並列に挿入される構造となる。 （もっと読む）

【課題】 能動素子、受動素子、配線、及び電極からなる半導体装置において、機械的強度の確保、小型化、及び熱的安定性を満たすことの出来る半導体装置を提供することにある。
【解決手段】 半導体装置において、能動素子直下の開口の位置に開口を充填するための導体層を有し、開口のない位置にも導体層を形成する。 （もっと読む）

エミッタ・アウト拡散、又は縦型バイポーラ装置を形成するために用いられるのと同じ工程で形成されるソース領域及びドレイン領域（１７、１８）を備えたＢｉＣＭＯＳと互換性があるＪＦＥＴ装置であって、バイポーラ装置内にエミッタ・キャップを形成する半導体層がＪＦＥＴ装置のチャネル（１６）を形成し、バイポーラ装置の真性ベース領域を形成する材料層（すなわちベース・エピ・スタック）がＪＦＥＴ装置の真性ゲート領域（１４）を形成するＪＦＥＴ装置。その結果、如何なる更なるマスキング又は他の処理ステップの必要なしに、ＪＦＥＴ装置の標準的なＢｉＣＭＯＳプロセスへの組み込みが達成される。
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【課題】チップ面積の増大を抑制しつつ、電流コラプス現象を低減することができる半導体装置と高周波増幅器を提供する。
【解決手段】半導体装置は、GaAs基板６と、GaAs基板の上に設けられたサブコレクタ層５と、サブコレクタ層５の上の一部に設けられたコレクタ層４と、コレクタ層４の上に設けられたベース層（第１の半導体層）３と、ベース層３のうち真性ベース領域１１の上に設けられた第２エミッタ層（第２の半導体層）２ａと、ベース層３のうち外部ベース領域２ａの上に設けられた第２エミッタ層（第２の半導体層）２ｂと、第２エミッタ層２ａの上に設けられた第１エミッタ層１とを有している。 （もっと読む）

本発明は、電圧制限用の半導体構成体に関する。この半導体構成体は、第１のカバー電極（４）と、該第１のカバー電極（４）と接続されており、強くｐドープされた半導体層（２）と、該強くｐドープされた半導体層（２）と接続されており、弱くｎドープされた半導体層（１）と、第２のカバー電極（５）とを有する。弱くｎドープされた半導体層（１）と第２のカバー電極（５）との間には、少なくとも１つのｐドープされた半導体層（６）と２つの強くｎドープされた半導体層（３）が並置され、交互に設けられている。
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【課題】ベース抵抗およびリーク電流を低減した高性能なヘテロバイポーラトランジスタを提供する。
【解決手段】本発明のヘテロバイポーラトランジスタは、素子分離のための絶縁領域１０１に隣接して設けられるコレクタ領域１０２と、エミッタ領域１０７と、コレクタ領域１０２およびエミッタ領域１０７に挟まれる真性ベース領域１０３と、真性ベース領域１０３に隣接し、電気的に接続するように絶縁領域１０１上に設けられた外部ベース領域１０４とを備え、外部ベース領域１０４は、外部ベース領域１０４の固相成長を誘起する触媒金属およびＧｅを含み、結晶性半導体からなる。 （もっと読む）

特に、ｐｉｎフォトダイオード（１４）と、バイポーラトランジスタ（５８）の高ドープされた接続領域（６２）とを含んだ集積回路構造（１０）を開示する。高度な制御方法により、ｐｉｎダイオード（１４）の非常に深い中間領域（３０）を、オートドーピングを用いずに形成できる。
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【課題】容量を自由に調整することができ、さらなる高周波領域での要求に耐えうるバイポーラトランジスタを提供する。
【解決手段】本発明のバイポーラトランジスタは、半導体基板と、前記半導体基板内に形成されたトランジスタ動作領域と、前記半導体基板表面を覆うように形成された絶縁膜と、前記トランジスタ動作領域から前記絶縁膜を貫通し、コレクタ、ベース、エミッタのうちの少なくとも２つにそれぞれ接続され、前記絶縁膜上まで引き出された第１および第２の引出配線と、前記第１および第２の引出配線にそれぞれ接続されるボンディング用の第１および第２のパッドと、前記第１および第２のパッドにそれぞれ接続された第１および第２の容量調整用配線とを備え、第１および第２の容量調整用配線が互いに異なる層で構成される。 （もっと読む）

【課題】第1および第２の半導体チップをお互いに固着して小型のパッケージを実現する。
【解決手段】トランジスタである第１の半導体チップ１００と制御ＩＣである第２の半導体チップ６０をお互いに固着することで、小型化を実現すると同時に、電気的接続手段の距離を短くでき、小型で高性能の半導体装置が可能と成る。 （もっと読む）

【課題】 小型化を図ることができる半導体装置を提供する。また、放熱効率を向上させた半導体装置を提供する。
【解決手段】 配線基板１０の裏面にＧＮＤ用外部配線１２を形成する。そして、このＧＮＤ用外部配線１２に接続する複数のビア１８を、配線基板１０を貫通するように形成し、配線基板１０の主面にＨＢＴを含む高消費電力の第１の半導体チップ１９を実装する。第１の半導体チップ１９のエミッタバンプ電極１９ｂは、第１の半導体チップ１９内に形成された複数のＨＢＴのエミッタ電極に共通接続しており、ＨＢＴが並んだ方向に延在している。第１の半導体チップ１９は、この延在したエミッタバンプ電極１９ｂに複数のビア１８が接続するように配線基板１０に実装されている。また、第１の半導体チップ１９上に第１の半導体チップ１９より発熱量の少ない第２の半導体チップ２１を搭載して配線基板１０の小型化を図る。 （もっと読む）

【課題】
バイポーラ・デバイス、トランジスタ・デバイス、ならびにトランジスタおよびバイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）デバイスを製造する方法を提供することを目的とする。
【解決手段】
コレクタ（１１２）、コレクタの上方の真性ベース（１１８）、コレクタに隣接するシャロートレンチ分離領域（１１４）、真性ベースの上方の隆起外部ベース（２０２）、外部ベースの上方のＴ字形のエミッタ（８００）、エミッタに隣接するスペーサ（７００）、および、スペーサによりエミッタから分離されるシリサイド（４００）層を有する、バイポーラ相補形金属酸化膜半導体（ＢｉＣＭＯＳ）またはＮＰＮ／ＰＮＰデバイスを開示する。 （もっと読む）

【課題】低オン抵抗の縦型トランジスタが形成されてなる半導体装置を提供する。また、マルチチャネル化の自由度の高い半導体装置を提供する。
【解決手段】半導体基板３０の一方の表面である主面側に形成された第1電極と、もう一方の表面である裏面側に形成された第２電極とを有する縦型トランジスタ１０１が形成されてなる半導体装置１００であって、第1電極が、主面上に形成された層間絶縁膜４３を介して、主面側の半導体基板３０表層部に形成された拡散領域４１，４２，４８に接続する第１金属層４４からなり、裏面側には、半導体基板３０の内部に向かってトレンチ３５が形成され、第２電極が、トレンチ内に形成され、トレンチ３５によって露出された半導体基板３０内の半導体層３３に接続する第２金属層３７からなる半導体装置１００とする。 （もっと読む）