【課題】 ノード・キャパシタンスを増加した半導体メモリ・デバイスを提供することにある。
【解決手段】 集積回路半導体メモリ・デバイス（１００）は、ゲートから基板へのキャパシタンスを増加し、それにより、ソフト・エラー率を低減するために、ストレージ・トランジスタのゲートの下に基板（１１２）の一部分（１３０）には存在しないＢＯＸ層として特徴付けられた第１の誘電体層（１１６）を有する。第１の誘電体層とは異なる特性を有する第２の誘電体層（１３２）は、基板のその部分（１３０）を少なくとも部分的に覆う。このデバイスは、フィン（１２２）と、ゲートとフィンとの間のゲート誘電体層（１２４、１２６）とを含むＦｉｎＦＥＴデバイスにすることができ、第２の誘電体層はゲート誘電体層より漏れが少ない。 （もっと読む）