【課題】半導体装置の製造安定性を向上させる。
【解決手段】半導体装置１００においては、シリコン基板１０１にメモリ領域とロジック領域が混載されている。メモリ領域においてシリコン基板１０１に溝部１１１が設けられ、メモリ領域にメモリセルトランジスタ１２０が設けられるとともにロジック領域にロジックトランジスタ１３０が設けられる。メモリセルトランジスタ１２０は金属材料により構成された第一ゲート電極１１５を含む。第一ゲート電極１１５は溝部１１１に埋設されるとともに溝部１１１の外部に突出して設けられる。ロジックトランジスタ１３０は第一ゲート電極１１５と同一材料により構成された第二ゲート電極１２７を含む。 （もっと読む）

【課題】クロストークノイズ等の信号ノイズに対する対策をより効果的に行うことのできる半導体集積回路を得る。
【解決手段】ドライバセル１１〜レシーバセル２１間の出力線ＬＯ１１とドライバセル１２〜レシーバセル２２間の出力線ＬＯ１２との間とは０．４２ｎｍ（出力線ＬＯ１１，ＬＯ１２の配線幅の３倍）以下の配線間距離を隔てて隣接配置されている。出力線ＬＯ１２を駆動するドライバセル１２は、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１２より構成される。ＰＭＯＳトランジスタＱＰ１２のゲート電極とバックゲート端子ＢＰ１２とが抵抗Ｒ１を介して接続され、ＮＭＯＳトランジスタＱＮ１２のゲート電極とバックゲート端子ＢＮ１２とが抵抗Ｒ２を介して接続される。抵抗Ｒ１及び抵抗Ｒ２は少なくとも１００ｋΩ以上の高抵抗値に設定される。 （もっと読む）

【課題】隣接するゲート電極間の距離が小さい場合であっても、応力膜によりチャネル領域に効果的に応力を発生させて電荷移動度を向上させることのできる半導体装置、およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、素子分離領域を有する半導体基板と、前記半導体基板上に各々ゲート絶縁膜を介して略並列に形成された複数のゲート電極と、前記半導体基板内の前記複数のゲート電極下の領域に各々形成された複数のチャネル領域と、前記半導体基板内の前記複数のチャネル領域を挟んだ領域に形成されたソース・ドレイン領域と、前記半導体基板および前記複数のゲート電極上を覆うように形成された第１の応力膜と、前記複数のゲート電極間の領域に形成された空隙内の少なくとも一部に形成された第２の応力膜と、を有する。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】半導体基板１３上にダミーゲート絶縁膜３１を介してダミーゲート３４を形成する工程と、ダミーゲート３４の両側の半導体基板１３にソース・ドレイン不純物領域２３，２４を形成する工程と、ダミーゲート３４の両側の半導体基板１３上にエクステンション領域２５，２６を形成する工程と、ダミーゲート３４直下のソース側にソース不純物領域２３のオーバーラップ領域２７を形成する工程と、ダミーゲート３４を除去し、該除去領域に露出したダミーゲート絶縁膜３１を除去する工程と、除去領域に露出した半導体基板１３にリセス形状１５を形成する工程と、リセス形状１５を形成した半導体基板１３上にゲート絶縁膜２１とゲート電極２２とを順次形成する工程とを備えている。 （もっと読む）

【課題】半導体装置のサイズ縮小化を図る。
【解決手段】例えばＳＲＡＭにおいて、活性領域２２上に非平行でゲート電極１６，１８が形成され、そのゲート電極１６，１８間に配置されるコンタクト電極２９を、その中心が活性領域２２の中心線Ｃよりもゲート電極１６，１８の間隔が広い方に位置するように配置する。コンタクト電極２９をその中心が活性領域２２の中心線Ｃ上に位置するように配置した場合に比べ、コンタクト電極２９とゲート電極１６，１８との距離を大きくすることができる。その分、コンタクト電極２９とゲート電極１６，１８とを、一定の距離を確保しつつ、さらに近づけて配置することができ、活性領域２２の延在方向のサイズが縮小化される。他のコンタクト電極２４，２７，２８，３０〜３３についても同様の配置とすることにより、ＳＲＡＭのサイズ縮小化を図ることができる。 （もっと読む）

【課題】複数のトランジスタにより構成されるＳＲＡＭセルを有し、ＳＲＡＭセル内の素子領域の幅や形状が略均一な半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された所定の方向に長さ方向を有する素子領域と、前記素子領域内にそれぞれソース・ドレイン領域および前記所定の方向に略平行なチャネル方向を有するチャネル領域を有し、前記所定の方向と略垂直な方向にそれぞれゲート電極を有する複数のトランジスタと、それぞれが複数の前記トランジスタを含み、アレイ配置された複数のＳＲＡＭセルと、前記所定の方向に略垂直な方向に隣接する前記ＳＲＡＭセル同士の最外側の前記素子領域の間に形成された、前記所定方向に略平行な長さ方向を有し、前記素子領域と同じ材料からなるダミー領域と、を備える。 （もっと読む）

【課題】簡単な構成で大きな動作マージンを確保できかつ動作特性を向上した半導体記憶装置を提供する。
【解決手段】メモリセル内のラッチ部に含まれるトランジスタ（Ｎ１）のしきい値電圧（Ｖth）を動的に制御して、そのトランジスタの動作特性を動的に制御し、データの書き込み特性を向上させる。しきい値電圧を制御するために、トランジスタ（Ｎ１）のボディにバイアス信号を印加する。このバイアス信号としてビット線（ＷＢＬ）の信号を使用する。データ書き込み時において事前にビット線（ＷＢＬ）により伝達される書き込みデータの信号に基づき、メモリセル内のトランジスタ（Ｎ１）のボディにバイアスを印加し、トランジスタ（Ｎ１）のしきい値（Ｖth）を低下させる。 （もっと読む）

本発明は、基板上にＳＲＡＭメモリセルなどの少なくとも１つの素子を備えるマイクロ電子デバイスであって、前記素子が、それぞれが、基板の主面とゼロ以外の角度を成す方向に平行なｋ個（ｋ≧１）のチャネルを備えた１つまたは複数の第１のトランジスタと、それぞれが、基板の主面とゼロ以外の角度を成す方向、好ましくは垂直方向に平行な、ｍ＞ｋとなるようなｍ個のチャネルを備えた１つまたは複数の第２のトランジスタとから構成されるマイクロ電子デバイスに関する。
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【課題】電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させるとともに、製造プロセスに起因するセル特性のばらつきが抑制された半導体記憶装置を提供する。
【解決手段】半導体基板１００と、少なくとも１つの島状半導体層１１０、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、前記メモリセルの島状半導体層が不純物拡散層により前記半導体基板から電気的に絶縁されてなることを特徴とする半導体記憶装置。 （もっと読む）

【課題】スタンバイリークを低減できる半導体記憶装置（ＳＲＡＭ）を提供する。
【解決手段】１つのメモリセルが、第１及び第２ドライバトランジスタ、第１及び第２ロードトランジスタ、第１及び第２転送トランジスタの６個のトランジスタを有し、第１記憶ノードＮＤに第１転送トランジスタＴＴｒ１を介してビットラインＢＬが接続され、第２記憶ノードＮＤに第２転送トランジスタＴＴｒ２を介して反転ビットラインＢＬが接続された構成において、ビットライン印加電圧がロードトランジスタに印加される電源電圧より低く、少なくとも、第１及び第２ドライバトランジスタＤＴｒ１，ＤＴｒ２を構成するゲート絶縁膜の記憶ノード側端部、第１及び第２ロードトランジスタＬＴｒ１，ＬＴｒ２を構成するゲート絶縁膜の記憶ノード側端部が他の部分のゲート絶縁膜より厚膜化されている構成とする。 （もっと読む）

【課題】素子の微細化を図りつつ、読み出し／書き込み特性を向上させる。
【解決手段】ＳＲＡＭセルは、第１及び第２のビット線及びワード線に沿ってマトリクス状に配置され、第２のビット線からデータをシングルエンド読み出しする。ＳＲＡＭセルを構成する第１のＮＭＯＳトランジスタ及び第１のトランスファトランジスタは、第１のウエル内にそれらのゲート長及びゲート幅を揃えて形成され、ＳＲＡＭセルを構成する第２のＮＭＯＳトランジスタ及び第２のトランスファトランジスタは、第２のウエル内にそれらのゲート長及びゲート幅を揃え、且つ第１のＮＭＯＳトランジスタ及び第１のトランスファトランジスタのゲート幅よりも広いゲート幅で形成されている。 （もっと読む）

【課題】従来の半導体装置では、伝達トランジスタにおける駆動能力のばらつきを抑制しながら、伝達トランジスタの駆動能力を向上させることができない問題があった。
【解決手段】本発明の半導体装置は、駆動トランジスタ３０及び負荷トランジスタ４０からなる第１のインバータと、駆動トランジスタ３１及び負荷トランジスタ４１からなる第２のインバータと、第１のインバータの出力端子とビット線対の一方との間に設けられた伝達トランジスタ１０と、第２のインバータの出力端子とビット線対の他方との間に設けられた伝達トランジスタ１１と、駆動トランジスタ３０と伝達トランジスタ１１を絶縁する絶縁トランジスタ５０とを有し、伝達トランジスタ１０、伝達トランジスタ１１、駆動トランジスタ３０及び絶縁トランジスタ５０が連続した活性領域で形成され、絶縁トランジスタ５０は駆動トランジスタ３０と伝達トランジスタ１１の間に設けられるものである。 （もっと読む）

異なる高さの隣接シリコンフィンを製造する方法は、上に分離層が堆積されたシリコン基板を供給し、分離層をパターニングして第１及び第２の分離構造を形成し、シリコン基板をパターニングして第１の分離構造の下の第１のシリコンフィンと第２の分離構造の下の第２のシリコンフィンとを形成し、基板上に絶縁層を堆積し、絶縁層を平坦化して第１及び第２の分離構造の頂面を露出させ、マスク層を堆積し且つパターニングして第２の分離構造をマスクせずに第１の分離構造をマスクし、ウェットエッチングを適用して第２の分離構造を除去し且つ第２のシリコンフィンを露出させ、第２のシリコンフィン上にシリコン層をエピタキシャル成長させ、そして、絶縁層を後退させて第１のシリコンフィンの少なくとも一部と第２のシリコンフィンの少なくとも一部とを露出させることを有する。
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【課題】閾値の変動や接合リークの増大、コスト増加を招くことなく内部容量を増加することが可能なＳＲＡＭセルを提供する。
【解決手段】ドライバトランジスタＤＴ１、ＤＴ２、ロードトランジスタＬＴ１、ＬＴ２を含み、データを与えられて保持するデータ保持部と、データ保持部とビット線対ＢＬ、／ＢＬとの間にソース、ドレインが接続され、ゲートがワード線に接続されたトランスファゲートトランジスタＴＧＴ１、ＴＧＴ２を含み、ビット線対から転送されてきたデータをデータ保持部に転送し、あるいはデータ保持部に保持されたデータを与えられてビット線対に転送するデータ転送部とを備え、ドライバトランジスタとロードトランジスタの少なくともいずれか一つが、トランスファトランジスタよりゲートとソースとの間の容量、及びゲートとドレインとの間の容量が大きいことを特徴とする。 （もっと読む）

【課題】低電源電圧下においても、少なくとも読出マージンを改善することのできるＳＲＡＭセルを提供する。
【解決手段】６個のフルＣＭＯＳセル構成（ＰＱ1、ＰＱ２，ＮＱ１−ＮＱ３、ＮＱ６）に４個のトランジスタ（ＮＱ４、ＮＱ５、ＮＱ７、ＮＱ８）を加えて、ＳＲＡＭセル（ＭＣ）を構成する。アクセストランジスタ（ＮＱ３、ＮＱ６）と対応のビット線との間に直列の緩衝用のＮチャネルＭＯＳトランジスタ（ＮＱ４、ＮＱ７）を接続する。この直列体のトランジスタの接続ノードとロー側電源（ＶＤＬ）との間に、中間ノードドライブＮチャネルＭＯＳトランジスタを接続する。この中間ノードドライブトランジスタは、対応のドライブトランジスタ（ＮＱ１、ＮＱ２）と同一の記憶ノード（ＳＮ、／ＳＮ）にゲートが接続される。 （もっと読む）

【課題】フィン領域の寸法管理が容易なダブルゲート型ＦｉｎＦＥＴを有する半導体装置を提供する。
【解決手段】半導体基板上に直線状に形成された突起状の半導体層からなるフィン領域ＡＡ１−１、ＡＡ１−２と、フィン領域の側面上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、フィン領域ＡＡ１−１、ＡＡ１−２と交差するように配置されたゲート電極ＧＣ１−１と、ゲート電極下のフィン領域の側面に形成されるチャネル領域を挟むように、フィン領域内に形成されたソース領域及びドレイン領域と、フィン領域ＡＡ１−１、ＡＡ１−２上に形成されたコンタクト材とを有する。コンタクト材が接続されたフィン領域上のコンタクト領域Ｃ１−２は、チャネル領域のチャネル長方向に延伸して配置されたフィン領域と、チャネル長方向と異なる方向に曲がって配置されたフィン領域とに跨っている。 （もっと読む）

【課題】３次元トランジスタでメモリセルを構成する際に問題となるチャネル部のフローティングを防止でき、高集積化可能な半導体装置及びその製造方法を提供することを目的とする。
【解決手段】第１基柱２にチャネル部５と、チャネル部５の上下に形成された拡散層６，７と、チャネル部５の周りにゲート絶縁膜を介して形成されたゲート電極８とを備えた３次元トランジスタ１が、導電型の第２基柱３を囲むようにウェル領域上に複数配置され、複数個の３次元トランジスタ１が１つの第２基柱３を共有して、各々のチャネル部５がチャネル連結部４によって第２基柱３に接続されていることを特徴とする。また、６個からなる３次元トランジスタ１が、１個の第２基柱３を共有することができる。 （もっと読む）

【課題】ＦｉｎＦＥＴを用いた半導体回路の駆動特性を改善できる。
【解決手段】本発明の例に関わる半導体装置は、半導体基板１上に配置され、１つのインバータ２１Ａを構成するｎ型ＦｉｎＦＥＴ Ｎ１とｐ型ＦｉｎＦＥＴ Ｐ１を具備し、ｎ型及びｐ型ＦｉｎＦＥＴ Ｎ１，Ｐ１のそれぞれは、アクティブ領域としてのフィン部ＡＡ−ｎ，ＡＡ−ｐと、ゲート絶縁膜を介して、フィン部のうちチャネル領域２，５と立体交差するゲート電極Ｇ１とを有するとともに、フィン部のうちチャネル領域２，５を挟んだ一端側及び他端側にそれぞれコンタクト領域３，６が設けられ、インバータ回路２１の出力ノードとなるｐ型ＦｉｎＦＥＴ Ｐ１のコンタクト領域３のフィン幅Ｗ１は、ｎ型ＦｉｎＦＥＴ Ｎ１のチャネル領域５のフィン幅Ｗ３よりも広い。 （もっと読む）

【課題】ボディーコンタクトを有する半導体装置の製造において、通常のコンタクトホールへのレジストプラグ埋め込みを行わずに、ボディーコンタクト形成のエッチングによる活性領域のダメージを防止し、且つ形成面積の増大を抑制する。
【解決手段】
分離絶縁膜１４の下のＳＯＩ層１３にまで達する第１のコンタクト４５ａと、活性領域２１の上面まで達する第１のコンタクト４２ａとを、それぞれ異なるパターンのマスクを用いた別々のエッチング工程により形成する。 （もっと読む）

【課題】形成面積の増大を抑えつつ、ソフトエラー発生を抑制することが可能な半導体記憶装置を提供する。
【解決手段】絶縁体層上の半導体層に形成されるＳＲＡＭセルアレイにおいて、各セルのアクセストランジスタおよびドライバトランジスタのボディーを、絶縁体層にまで達するトレンチ分離（完全分離）によってセル毎に分離する。またその完全分離を、絶縁体層には達しないトレンチ分離（部分分離）内にスリット状に形成し、そのスリット状の完全分離を跨ぐようにボディーコンタクトを形成することによって、当該ボディーコンタクトを隣接セル間で共有させる。 （もっと読む）