半導体装置
【課題】複数のトランジスタにより構成されるＳＲＡＭセルを有し、ＳＲＡＭセル内の素子領域の幅や形状が略均一な半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された所定の方向に長さ方向を有する素子領域と、前記素子領域内にそれぞれソース・ドレイン領域および前記所定の方向に略平行なチャネル方向を有するチャネル領域を有し、前記所定の方向と略垂直な方向にそれぞれゲート電極を有する複数のトランジスタと、それぞれが複数の前記トランジスタを含み、アレイ配置された複数のＳＲＡＭセルと、前記所定の方向に略垂直な方向に隣接する前記ＳＲＡＭセル同士の最外側の前記素子領域の間に形成された、前記所定方向に略平行な長さ方向を有し、前記素子領域と同じ材料からなるダミー領域と、を備える。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された所定の方向に長さ方向を有する素子領域と、前記素子領域内にそれぞれソース・ドレイン領域および前記所定の方向に略平行なチャネル方向を有するチャネル領域を有し、前記所定の方向と略垂直な方向にそれぞれゲート電極を有する複数のトランジスタと、それぞれが複数の前記トランジスタを含み、アレイ配置された複数のＳＲＡＭセルと、前記所定の方向に略垂直な方向に隣接する前記ＳＲＡＭセル同士の最外側の前記素子領域の間に形成された、前記所定方向に略平行な長さ方向を有し、前記素子領域と同じ材料からなるダミー領域と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ゲート電極による電流の制御性を高めるために、チャネル領域をゲート電極で挟んだ構造を有するダブルゲート型トランジスタの１つに、フィン構造を有するフィン型トランジスタがある。フィン型トランジスタは、素子の微細化、カットオフ特性やキャリア移動度の向上、短チャネル効果の抑制に有利な性質を有する。
【０００３】
従来の半導体装置として、フィン型トランジスタを用いたＳＲＡＭ（Static Random Access Memory）が知られている（例えば、特許文献１参照）。
【特許文献１】国際公開第０５／０３６６５１号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、複数のトランジスタにより構成されるＳＲＡＭセルを有し、ＳＲＡＭセル内の素子領域の幅や形状が略均一な半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上に形成された所定の方向に長さ方向を有する素子領域と、前記素子領域内にそれぞれソース・ドレイン領域および前記所定の方向に略平行なチャネル方向を有するチャネル領域を有し、前記所定の方向と略垂直な方向にそれぞれゲート電極を有する複数のトランジスタと、それぞれが複数の前記トランジスタを含み、アレイ配置された複数のＳＲＡＭセルと、前記所定の方向に略垂直な方向に隣接する前記ＳＲＡＭセル同士の最外側の前記素子領域の間に形成された、前記所定方向に略平行な長さ方向を有し、前記素子領域と同じ材料からなるダミー領域と、を備えることを特徴とする半導体装置を提供する。
【発明の効果】
【０００６】
本発明によれば、複数のトランジスタにより構成されるＳＲＡＭセルを有し、ＳＲＡＭセル内の素子領域の幅や形状が略均一な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
〔第１の実施の形態〕
（半導体装置の構成）
図１（ａ）は、本発明の第１の実施の形態に係る半導体装置のＳＲＡＭハーフセルを概略的に表す上面図であり、図１（ｂ）は、図１（ａ）のＳＲＡＭハーフセルを（マトリクス）アレイ配置した状態を示す上面図である。また、図２は、図１（ａ）の切断線II−IIにおける切断面を矢印の方向に見た断面図である。
【０００８】
本実施の形態においては、フィン型トランジスタによる６トランジスタ型のＳＲＡＭについて説明する。６トランジスタ型のＳＲＡＭは、１つのセルにｎ型のトランスファトランジスタ、ｎ型のドライバトランジスタ、ｐ型のロードトランジスタをそれぞれ２つずつ有する。
【０００９】
半導体装置１は、ｎ型のトランスファトランジスタＴ、ｎ型のドライバトランジスタＤ、およびｐ型のロードトランジスタＬの３種類のトランジスタと、トランスファトランジスタＴとドライバトランジスタＤのソース・ドレイン領域（図示しない）を含むフィン１２ａと、ロードトランジスタＬのソース・ドレイン領域（図示しない）を含むフィン１２ｂと、トランスファトランジスタＴに用いられるゲート電極１３ａ、ドライバトランジスタＤとロードトランジスタＬに共通に用いられるゲート電極１３ｂを含む。
【００１０】
また、トランスファトランジスタＴ、ドライバトランジスタＤ、ロードトランジスタＬは、半導体基板１１上に形成され、素子分離領域２０により、互いに電気的に分離される。
【００１１】
図１（ａ）、（ｂ）に示すハーフセル１０は、ＳＲＡＭセル１００を半分にしたものであり、トランスファトランジスタＴ、ドライバトランジスタＤ、ロードトランジスタＬをそれぞれ１つずつ有する。
【００１２】
図１（ｂ）に示すように、互いに向きが１８０°異なる２つのハーフセル１０を、ロードトランジスタＬが内側、トランスファトランジスタＴおよびドライバトランジスタＤが外側になるように互いのゲート電極１３ｂをつなげることにより、６つのトランジスタを有するＳＲＡＭセル１００が構成される。
【００１３】
また、ダミーフィン１７が、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００同士の、最外側のフィンであるフィン１２ａの間に形成される。さらに好ましくは、ダミーフィン１７は、隣接するＳＲＡＭセル１００同士の境界のうち、フィン１２ａ、１２ｂの長さ方向（図１（ａ）、（ｂ）の上下方向）に略平行な方向の境界、すなわち図１（ａ）、（ｂ）の左右に隣接するＳＲＡＭセル１００同士の境界の上に位置する。
【００１４】
ここで、境界とは、図１（ｂ）において点線で表された各ハーフセル１０の枠のうち、２つのハーフセル１０からなるＳＲＡＭセル１００の枠に等しいものであり、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００同士の、最外側のフィンであるフィン１２ａの中間に位置するものとする。なお、以下の各実施の形態においては、好ましい例として、ダミーフィン１７がフィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００同士の境界上に形成されるものとして説明するが、本実施の形態と同様にこれに限られるものではなく、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００同士のフィン１２ａの間に形成されるものであればよい。
【００１５】
なお、図１においては、簡略化のため、素子分離領域２０、キャップ層２２の図示を省略してある。
【００１６】
半導体基板２には、Ｓｉ基板、ＳｉＧｅ基板、もしくは部分選択エピタキシャル成長法等によりこれらを組み合わせた基板等を用いることができる。
【００１７】
素子分離領域２０は、ＳｉＯ２等の絶縁材料からなる。
【００１８】
素子領域としてのフィン１２ａ、１２ｂは、例えば、半導体基板２の表面をエッチング加工することにより形成され、単結晶Ｓｉ、単結晶ＳｉＧｅ等からなる。また、フィン１２ａ、１２ｂは、ゲート電極１３ａまたはゲート電極１３ｂに囲まれた領域の両側に、ソース領域およびドレイン領域を含む。ゲート電極１３ａ、１３ｂに囲まれ、ソース領域とドレイン領域に挟まれた領域は、チャネル領域として働く。
【００１９】
ソース・ドレイン領域に含まれる導電型不純物は、ｎ型のトランスファトランジスタＴ、ドライバトランジスタＤの場合はＡｓ、Ｐ等のｎ型不純物、ｐ型のロードトランジスタＬの場合はＢ、ＢＦ２等のｐ型不純物が用いられる。
【００２０】
また、フィン１２ａ、１２ｂの上面の所定の位置には、ソース領域またはドレイン領域に接続されるフィンコンタクト１４が形成されている。フィンコンタクト１４は、各部のソース領域またはドレイン領域と、上層の配線とを電気的に接続する。
【００２１】
ダミーの素子領域としてのダミーフィン１７は、例えば、フィン１２ａ、１２ｂと同様に、半導体基板２の表面をエッチング加工することにより形成され、フィン１２ａ、１２ｂと同じ材料からなる。また、ダミーフィン１７は、フィン１２ａ、１２ｂと同じフィン幅およびフィン高さを有するが、トランジスタの一部として機能しない。このため、ソース領域またはドレイン領域が形成されなくてもよい。また、フィンコンタクト１４は接続されない。また、ダミーフィン１７はフィン１２ａ、１２ｂと略平行に形成される。
【００２２】
また、ダミーフィン１７とそれに隣接するフィン１２ａとの間隔と、フィン１２ａとそれに隣接するフィン１２ｂとの間隔と、互いに隣接するフィン１２ｂ同士の間隔とは、略等しいことが好ましい。
【００２３】
ゲート電極１３ａ、１３ｂは、例えば、導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。ゲート電極１３ａ、１３ｂに含まれる導電型不純物には、ｎ型のトランスファトランジスタＴ、ドライバトランジスタＤの場合はＡｓ、Ｐ等のｎ型不純物、ｐ型のロードトランジスタＬの場合はＢ、ＢＦ２等のｐ型不純物が用いられる。なお、ゲート電極１３ａ、１３ｂの表面にシリサイド層が形成されていてもよい。また、ゲート電極１３ａ、１３ｂは、全体がシリサイド化したフルシリサイド電極であってもよい。また、ゲート電極１３ａ、１３ｂは、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ、Ｎｉ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極部と多結晶Ｓｉ電極部の積層構造を有してもよい。また、ゲート電極１３ａ、１３ｂの側面には、絶縁材料からなるゲート側壁が形成されていてもよい。
【００２４】
また、ゲート電極１３ａの上面の所定の位置には、ゲートコンタクト１５が形成されている。ゲートコンタクト１５は、ゲート電極１３ａと上層の配線とを電気的に接続する。また、ゲート電極１３ｂおよびフィン１２ｂの上面には、これらに共用されるコンタクトであるシェアードコンタクト１６が形成される。シェアードコンタクト１６は、ゲート電極１３ｂおよびフィン１２ｂと、上層の配線とを電気的に接続する。
【００２５】
ゲート絶縁膜２１は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、Ｈｉｇｈ−ｋ材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ２等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ２等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）、もしくはこれらをレアメタル系材料と組み合わせた材料からなる。
【００２６】
キャップ膜２２は、ＳｉＮ等の絶縁材料からなり、フィン１２形成のためのＲＩＥ（Reactive Ion Etching）に用いるマスク等としての役割を有する。なお、キャップ層２２を設けず、フィン１２の上層にもゲート絶縁膜２１を設け、フィン１２の上面にもチャネルが形成されるような構成としてもよい。
【００２７】
（第１の実施の形態の効果）
図３（ａ）は、比較例としてのダミーフィンを有さない半導体装置のＳＲＡＭハーフセルを概略的に表す上面図であり、図３（ｂ）は、図３（ａ）のＳＲＡＭハーフセルを（マトリクス）アレイ配置した状態を示す上面図である。比較例に係る半導体装置２は、本発明の第１の実施の形態に係る半導体装置１からダミーフィン１７を省いたものに等しいものとする。
【００２８】
比較例に係るダミーフィンを有さない半導体装置２によると、図３（ｂ）に示すように、隣接するＳＲＡＭセル１００同士の境界のうち、フィン１２ａ、１２ｂの長さ方向（図３（ａ）、（ｂ）の上下方向）に略平行な方向の境界、すなわち図３（ａ）、（ｂ）の左右に隣接するＳＲＡＭセル１００同士の境界の上に、フィンが配置されない非配置領域１８ができる。
【００２９】
非配置領域１８が存在すると、非配置領域１８近くのフィン（図３（ａ）、（ｂ）においてはフィン１２ａ）の形状や厚さが、その他の領域におけるフィン（図３（ａ）、（ｂ）においてはフィン１２ｂ）と異なる形状や厚さを有し、全体としてフィンの形状や厚さが不均一になるおそれがある。以下に、その理由の一例を記す。
【００３０】
フィン１２ａ、１２ｂは、半導体基板１１の表面をＲＩＥ（Reactive Ion Etching）等でパターニングすることにより形成されるが、非配置領域１８にはフィンが形成されないため、エッチングにより削られる半導体基板１１の材料（例えばＳｉ）の量が他の領域よりも多くなる。そのため、非配置領域１８近くのフィンに半導体基板１１の材料が再付着する量が増え、形状が偏ったり、厚みが増したりするおそれがある。その結果、非配置領域１８近くのフィンの形状や厚さが、その他の領域において等しいピッチで形成されるフィンと異なる形状や厚さを有することになり、短チャネル効果の発生等の電気的特性の劣化を引き起こすおそれがある。
【００３１】
一方、本発明の第１の実施の形態に係る半導体装置１によると、ダミーフィン１７を形成することにより、非配置領域１８を作らず、フィン（フィン１２ａ、１２ｂおよびダミーフィン１７）を均一なピッチで配置することができる。これにより、半導体装置１全体においてフィン１２ａ、１２ｂの形状や厚さを均一にし、電気的特性の劣化を抑えることができる。
【００３２】
なお、本実施の形態におけるトランスファトランジスタＴ、ドライバトランジスタＤ、およびロードトランジスタＬは、プレーナ型トランジスタであってもよい。この場合、半導体基板の素子分離領域に囲まれた素子領域がフィン１２ａ、１２ｂおよびダミーフィン１７に相当し、ゲート電極１３ａ、１３ｂはこの素子領域の上にゲート絶縁膜を介して形成される。素子領域のゲート電極１３ａ、１３ｂの直下の領域はチャネル領域として機能し、そのチャネル領域を挟んでソース領域およびドレイン領域が形成される。
【００３３】
これにより、トランスファトランジスタＴ、ドライバトランジスタＤ、およびロードトランジスタＬが、プレーナ型トランジスタである場合であっても、ダミーフィン１７に相当するダミーの素子領域を形成することにより、非配置領域１８に相当する素子領域が形成されない領域を作らず、素子領域（ダミーの素子領域を含む）を均一なピッチで配置することができる。これにより、半導体装置１全体において素子領域の形状や厚さを均一にし、電気的特性の劣化を抑えることができる。
【００３４】
〔第２の実施の形態〕
本発明の第２の実施の形態は、ダミーフィン１７の形成位置において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００３５】
（半導体装置の構成）
図４（ａ）は、本発明の第２の実施の形態に係る半導体装置のＳＲＡＭハーフセルを概略的に表す上面図であり、図４（ｂ）は、図４（ａ）のＳＲＡＭハーフセルを（マトリクス）アレイ配置した状態を示す上面図である。
【００３６】
図４（ａ）、（ｂ）に示すように、ダミーフィン１７は、隣接するＳＲＡＭセル１００同士の境界のうち、フィン１２ａ、１２ｂの長さ方向（図４（ａ）、（ｂ）の上下方向）に略平行な方向の境界、すなわち図４（ａ）、（ｂ）の左右に隣接するＳＲＡＭセル１００同士の境界の両端上には形成されず、隣接するＳＲＡＭセル１００同士の境界のうち、フィン１２ａ、１２ｂの長さ方向に略垂直な境界の上で分離される。ここで、ダミーフィン１７のトランスファトランジスタＴ側（図４（ａ）上側）の分離部を分離部１７ａ、ドライバトランスファ側（図４（ａ）下側）の分離部を分離部１７ｂとする。分離部１７ａと分離部１７ｂの分離幅は等しいことが好ましい。
【００３７】
（第２の実施の形態の効果）
本発明の第２の実施の形態に係る半導体装置１によると、ゲートコンタクト１５の形成位置にずれが発生したり、径が大きくなったりして、ゲートコンタクト１５がダミーフィン１７の上面に接触してしまった場合においても、ダミーフィン１７が分離部１７ａ、１７ｂで分離されることにより、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するセル１００にダミーフィン１７を介してリーク電流が流れ込むことを抑制できる。
【００３８】
なお、本実施の形態におけるトランスファトランジスタＴ、ドライバトランジスタＤ、およびロードトランジスタＬは、プレーナ型トランジスタであってもよい。
【００３９】
〔第３の実施の形態〕
本発明の第３の実施の形態は、ダミーフィン１７の形成位置において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００４０】
（半導体装置の構成）
図５（ａ）は、本発明の第３の実施の形態に係る半導体装置のＳＲＡＭハーフセルを概略的に表す上面図であり、図５（ｂ）は、図５（ａ）のＳＲＡＭハーフセルを（マトリクス）アレイ配置した状態を示す上面図である。
【００４１】
図５（ａ）、（ｂ）に示すように、ダミーフィン１７は、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００同士のゲート電極１３ｂに両側から挟まれた領域（ゲート電極１３ｂの長さ方向の延長上にある領域）である分離部１７ｃにおいて分離されている。なお、このダミーフィン１７の分離部の分離幅は、ゲート電極１３ｂの幅と等しくなくてもよい。
【００４２】
（第３の実施の形態の効果）
本発明の第３の実施の形態に係る半導体装置１によると、ダミーフィン１７は、両側からゲート電極１３ｂに挟まれる領域である分離部１７ｃにおいて分離されているため、ゲート電極１３ｂとダミーフィン１７の間に余計な寄生容量が発生することを抑制できる。特に、本実施の形態は、トランジスタの高速動作が必要とされる場合に効果を発揮する。
【００４３】
なお、本実施の形態におけるトランスファトランジスタＴ、ドライバトランジスタＤ、およびロードトランジスタＬは、プレーナ型トランジスタであってもよい。また、本実施の形態は、第２の実施の形態と組み合わせることができる。
【００４４】
また、図６（ａ）、（ｂ）に示すように、ダミーフィン１７は、分離部１７ｃに加えて、第２の実施の形態における分離部１７ａに相当する分離部１７ａにおいて分離された構成であってもよい。
【００４５】
これにより、ゲートコンタクト１５の形成位置にずれが発生したり、径が大きくなったりして、ゲートコンタクト１５がダミーフィン１７の上面に接触してしまった場合においても、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するセル１００にダミーフィン１７を介してリーク電流が流れ込むことを抑制できる。
【００４６】
〔第４の実施の形態〕
本発明の第４の実施の形態は、ダミーフィン１７を挟むゲート電極１３ｂの形状において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００４７】
（半導体装置の構成）
図７（ａ）は、本発明の第４の実施の形態に係る半導体装置のＳＲＡＭハーフセルを概略的に表す上面図であり、図７（ｂ）は、図７（ａ）のＳＲＡＭハーフセルを（マトリクス）アレイ配置した状態を示す上面図である。また、図８は、図７（ａ）の切断線VII−VIIにおける切断面を矢印の方向に見た断面図である。
【００４８】
図７（ａ）、（ｂ）および図８に示すように、本実施の形態に係る半導体装置１においては、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００同士のゲート電極１３ｂは、互いの間にあるダミーフィン１７のゲート絶縁膜２３に両側からそれぞれ接し、かつ互いに接しない。なお、これらのゲート電極１３ｂは、初めに一体に形成された後、エッチングによりフィン１２ｃを介して分離するように加工される。
【００４９】
ゲート電極１３ｂは、ダミーフィン１７の近傍では高さが低くなっており、キャップ膜２４の上面に接しない。ゲート絶縁膜２３およびキャップ膜２４は絶縁体であるため、隣接するＳＲＡＭセル１００のゲート電極１３ｂ同士は電気的に分離される。なお、この付近の領域をゲート分離領域１９とする。
【００５０】
（第４の実施の形態の効果）
第１の実施の形態のように、ゲート電極１３ｂをダミーフィン１７と分離して形成する場合は、分離箇所をほぼ完全に（素子分離領域２０の上面が露出するまで）除去する必要がある。ゲート電極１３ｂの分離箇所をほぼ完全に除去するためには、エッチングの特性上、ゲート電極１３ｂの高さに応じた開口幅が必要になるため、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００のドライバトランジスタＤ同士をあまり近くに配置することができない。
【００５１】
一方、本発明の第４の実施の形態に係る半導体装置１によると、隣接するＳＲＡＭセル１００のゲート電極１３ｂ同士は、互いの間にあるダミーフィン１７のゲート絶縁膜２３に両側からそれぞれ接し、それぞれダミーフィン１７の近傍で高さを下げることにより、互いに電気的に分離されている。そのため、分離箇所のゲート電極１３ｂを下部まで完全に除去する場合と比較して、開口幅を小さくすることができ、その結果、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００のドライバトランジスタＤ同士を近くに配置し、ＳＲＡＭセル１００のサイズを小さくすることができる。
【００５２】
なお、本実施の形態においては、図７（ａ）、（ｂ）に示すように、フィン１２ａとそれに隣接するフィン１２ｂとの間隔、および互いに隣接するフィン１２ｂ同士の間隔も、ダミーフィン１７とそれに隣接するフィン１２ａとの間隔に等しくなるように狭めている。
【００５３】
また、本実施の形態は、第２の実施の形態と組み合わせることができる。
【００５４】
〔第５の実施の形態〕
本発明の第５の実施の形態は、ゲート分離部が２箇所に設けられている点において第４の実施の形態と異なる。なお、第４の実施の形態と同様の点については、簡単のために説明を省略する。
【００５５】
（半導体装置の構成）
図９（ａ）は、本発明の第５の実施の形態に係る半導体装置のＳＲＡＭハーフセルを概略的に表す上面図であり、図９（ｂ）は、図９（ａ）のＳＲＡＭハーフセルを（マトリクス）アレイ配置した状態を示す上面図である。
【００５６】
図９（ａ）、（ｂ）に示すように、本実施の形態に係る半導体装置１は、ドライバトランジスタＤ１、Ｄ２の２つのドライバトランジスタを有する。トランスファトランジスタＴおよびドライバトランジスタＤ１のソース・ドレイン領域はフィン１２ａに含まれ、ドライバトランジスタＤ２のソース・ドレイン領域は、フィン１２ｃに含まれる。
【００５７】
また、半導体装置１は、第４の実施の形態におけるゲート分離部１９と同様の、ダミーフィン１７がゲート電極１３ｂを分離するゲート分離部１９ａと、フィン１２ｃがゲート電極１３ａとゲート電極１３ｂを分離するゲート分離部１９ｂを有する。ゲート分離部１９ａ、１９ｂの構造は、第４の実施の形態におけるゲート分離部１９と同様である。また、ゲート電極１３ａとゲート電極１３ｂは、初めに一体に形成された後、エッチングによりフィン１２ｃを介して分離するように加工される。
【００５８】
（第５の実施の形態の効果）
本発明の第５の実施の形態に係る半導体装置１によれば、ゲート分離部１９ａ、１９ｂを設けることにより、ゲート電極１３ａ、１３ｂのほぼ完全に（素子分離領域２０の上面が露出するまで）除去する箇所を無くし、より効率的にフィン１２ａ、１２ｂ、１２ｃを配置することができる。
【００５９】
また、ドライバトランジスタを２つ設けることにより、ノイズの発生を抑え、読み出し時の動作安定性を向上させることができる。
【００６０】
また、本実施の形態は、第２の実施の形態と組み合わせることができる。
【００６１】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記各実施の形態においては、ＳＲＡＭセル１００に６つのトランジスタが含まれる６トランジスタ型のＳＲＡＭについて説明したが、ＳＲＡＭセル１００に含まれるトランジスタの数はこれに限られない。
【００６２】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００６３】
【図１】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置を概略的に表す上面図。
【図２】本発明の第１の実施の形態に係る半導体装置の図１（ａ）に示した切断線II−IIにおける切断面を図中の矢印の方向に見た断面図。
【図３】（ａ）、（ｂ）は、比較例としてのダミーフィンを有さない半導体装置を概略的に表す上面図。
【図４】（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置を概略的に表す上面図。
【図５】（ａ）、（ｂ）は、本発明の第３の実施の形態に係る半導体装置を概略的に表す上面図。
【図６】（ａ）、（ｂ）は、本発明の第３の実施の形態に係る半導体装置の変形例を概略的に表す上面図。
【図７】（ａ）、（ｂ）は、本発明の第４の実施の形態に係る半導体装置を概略的に表す上面図。
【図８】本発明の第４の実施の形態に係る半導体装置の図７（ａ）に示した切断線VII−VIIにおける切断面を図中の矢印の方向に見た断面図。
【図９】（ａ）、（ｂ）は、本発明の第５の実施の形態に係る半導体装置を概略的に表す上面図。
【符号の説明】
【００６４】
１ 半導体装置。１１ 半導体基板。１２ａ、１２ｂ、１２ｃ フィン。１３ａ、１３ｂ ゲート電極。１７ ダミーフィン。１９、１９ａ、１９ｂ ゲート分離部。２１、２３ ゲート絶縁膜。１００ ＳＲＡＭセル。Ｔ トランスファトランジスタ。Ｄ、Ｄ１、Ｄ２ ドライバトランジスタ。Ｌ ロードトランジスタ。
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ゲート電極による電流の制御性を高めるために、チャネル領域をゲート電極で挟んだ構造を有するダブルゲート型トランジスタの１つに、フィン構造を有するフィン型トランジスタがある。フィン型トランジスタは、素子の微細化、カットオフ特性やキャリア移動度の向上、短チャネル効果の抑制に有利な性質を有する。
【０００３】
従来の半導体装置として、フィン型トランジスタを用いたＳＲＡＭ（Static Random Access Memory）が知られている（例えば、特許文献１参照）。
【特許文献１】国際公開第０５／０３６６５１号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、複数のトランジスタにより構成されるＳＲＡＭセルを有し、ＳＲＡＭセル内の素子領域の幅や形状が略均一な半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上に形成された所定の方向に長さ方向を有する素子領域と、前記素子領域内にそれぞれソース・ドレイン領域および前記所定の方向に略平行なチャネル方向を有するチャネル領域を有し、前記所定の方向と略垂直な方向にそれぞれゲート電極を有する複数のトランジスタと、それぞれが複数の前記トランジスタを含み、アレイ配置された複数のＳＲＡＭセルと、前記所定の方向に略垂直な方向に隣接する前記ＳＲＡＭセル同士の最外側の前記素子領域の間に形成された、前記所定方向に略平行な長さ方向を有し、前記素子領域と同じ材料からなるダミー領域と、を備えることを特徴とする半導体装置を提供する。
【発明の効果】
【０００６】
本発明によれば、複数のトランジスタにより構成されるＳＲＡＭセルを有し、ＳＲＡＭセル内の素子領域の幅や形状が略均一な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
〔第１の実施の形態〕
（半導体装置の構成）
図１（ａ）は、本発明の第１の実施の形態に係る半導体装置のＳＲＡＭハーフセルを概略的に表す上面図であり、図１（ｂ）は、図１（ａ）のＳＲＡＭハーフセルを（マトリクス）アレイ配置した状態を示す上面図である。また、図２は、図１（ａ）の切断線II−IIにおける切断面を矢印の方向に見た断面図である。
【０００８】
本実施の形態においては、フィン型トランジスタによる６トランジスタ型のＳＲＡＭについて説明する。６トランジスタ型のＳＲＡＭは、１つのセルにｎ型のトランスファトランジスタ、ｎ型のドライバトランジスタ、ｐ型のロードトランジスタをそれぞれ２つずつ有する。
【０００９】
半導体装置１は、ｎ型のトランスファトランジスタＴ、ｎ型のドライバトランジスタＤ、およびｐ型のロードトランジスタＬの３種類のトランジスタと、トランスファトランジスタＴとドライバトランジスタＤのソース・ドレイン領域（図示しない）を含むフィン１２ａと、ロードトランジスタＬのソース・ドレイン領域（図示しない）を含むフィン１２ｂと、トランスファトランジスタＴに用いられるゲート電極１３ａ、ドライバトランジスタＤとロードトランジスタＬに共通に用いられるゲート電極１３ｂを含む。
【００１０】
また、トランスファトランジスタＴ、ドライバトランジスタＤ、ロードトランジスタＬは、半導体基板１１上に形成され、素子分離領域２０により、互いに電気的に分離される。
【００１１】
図１（ａ）、（ｂ）に示すハーフセル１０は、ＳＲＡＭセル１００を半分にしたものであり、トランスファトランジスタＴ、ドライバトランジスタＤ、ロードトランジスタＬをそれぞれ１つずつ有する。
【００１２】
図１（ｂ）に示すように、互いに向きが１８０°異なる２つのハーフセル１０を、ロードトランジスタＬが内側、トランスファトランジスタＴおよびドライバトランジスタＤが外側になるように互いのゲート電極１３ｂをつなげることにより、６つのトランジスタを有するＳＲＡＭセル１００が構成される。
【００１３】
また、ダミーフィン１７が、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００同士の、最外側のフィンであるフィン１２ａの間に形成される。さらに好ましくは、ダミーフィン１７は、隣接するＳＲＡＭセル１００同士の境界のうち、フィン１２ａ、１２ｂの長さ方向（図１（ａ）、（ｂ）の上下方向）に略平行な方向の境界、すなわち図１（ａ）、（ｂ）の左右に隣接するＳＲＡＭセル１００同士の境界の上に位置する。
【００１４】
ここで、境界とは、図１（ｂ）において点線で表された各ハーフセル１０の枠のうち、２つのハーフセル１０からなるＳＲＡＭセル１００の枠に等しいものであり、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００同士の、最外側のフィンであるフィン１２ａの中間に位置するものとする。なお、以下の各実施の形態においては、好ましい例として、ダミーフィン１７がフィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００同士の境界上に形成されるものとして説明するが、本実施の形態と同様にこれに限られるものではなく、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００同士のフィン１２ａの間に形成されるものであればよい。
【００１５】
なお、図１においては、簡略化のため、素子分離領域２０、キャップ層２２の図示を省略してある。
【００１６】
半導体基板２には、Ｓｉ基板、ＳｉＧｅ基板、もしくは部分選択エピタキシャル成長法等によりこれらを組み合わせた基板等を用いることができる。
【００１７】
素子分離領域２０は、ＳｉＯ２等の絶縁材料からなる。
【００１８】
素子領域としてのフィン１２ａ、１２ｂは、例えば、半導体基板２の表面をエッチング加工することにより形成され、単結晶Ｓｉ、単結晶ＳｉＧｅ等からなる。また、フィン１２ａ、１２ｂは、ゲート電極１３ａまたはゲート電極１３ｂに囲まれた領域の両側に、ソース領域およびドレイン領域を含む。ゲート電極１３ａ、１３ｂに囲まれ、ソース領域とドレイン領域に挟まれた領域は、チャネル領域として働く。
【００１９】
ソース・ドレイン領域に含まれる導電型不純物は、ｎ型のトランスファトランジスタＴ、ドライバトランジスタＤの場合はＡｓ、Ｐ等のｎ型不純物、ｐ型のロードトランジスタＬの場合はＢ、ＢＦ２等のｐ型不純物が用いられる。
【００２０】
また、フィン１２ａ、１２ｂの上面の所定の位置には、ソース領域またはドレイン領域に接続されるフィンコンタクト１４が形成されている。フィンコンタクト１４は、各部のソース領域またはドレイン領域と、上層の配線とを電気的に接続する。
【００２１】
ダミーの素子領域としてのダミーフィン１７は、例えば、フィン１２ａ、１２ｂと同様に、半導体基板２の表面をエッチング加工することにより形成され、フィン１２ａ、１２ｂと同じ材料からなる。また、ダミーフィン１７は、フィン１２ａ、１２ｂと同じフィン幅およびフィン高さを有するが、トランジスタの一部として機能しない。このため、ソース領域またはドレイン領域が形成されなくてもよい。また、フィンコンタクト１４は接続されない。また、ダミーフィン１７はフィン１２ａ、１２ｂと略平行に形成される。
【００２２】
また、ダミーフィン１７とそれに隣接するフィン１２ａとの間隔と、フィン１２ａとそれに隣接するフィン１２ｂとの間隔と、互いに隣接するフィン１２ｂ同士の間隔とは、略等しいことが好ましい。
【００２３】
ゲート電極１３ａ、１３ｂは、例えば、導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。ゲート電極１３ａ、１３ｂに含まれる導電型不純物には、ｎ型のトランスファトランジスタＴ、ドライバトランジスタＤの場合はＡｓ、Ｐ等のｎ型不純物、ｐ型のロードトランジスタＬの場合はＢ、ＢＦ２等のｐ型不純物が用いられる。なお、ゲート電極１３ａ、１３ｂの表面にシリサイド層が形成されていてもよい。また、ゲート電極１３ａ、１３ｂは、全体がシリサイド化したフルシリサイド電極であってもよい。また、ゲート電極１３ａ、１３ｂは、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ、Ｎｉ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極部と多結晶Ｓｉ電極部の積層構造を有してもよい。また、ゲート電極１３ａ、１３ｂの側面には、絶縁材料からなるゲート側壁が形成されていてもよい。
【００２４】
また、ゲート電極１３ａの上面の所定の位置には、ゲートコンタクト１５が形成されている。ゲートコンタクト１５は、ゲート電極１３ａと上層の配線とを電気的に接続する。また、ゲート電極１３ｂおよびフィン１２ｂの上面には、これらに共用されるコンタクトであるシェアードコンタクト１６が形成される。シェアードコンタクト１６は、ゲート電極１３ｂおよびフィン１２ｂと、上層の配線とを電気的に接続する。
【００２５】
ゲート絶縁膜２１は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、Ｈｉｇｈ−ｋ材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ２等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ２等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）、もしくはこれらをレアメタル系材料と組み合わせた材料からなる。
【００２６】
キャップ膜２２は、ＳｉＮ等の絶縁材料からなり、フィン１２形成のためのＲＩＥ（Reactive Ion Etching）に用いるマスク等としての役割を有する。なお、キャップ層２２を設けず、フィン１２の上層にもゲート絶縁膜２１を設け、フィン１２の上面にもチャネルが形成されるような構成としてもよい。
【００２７】
（第１の実施の形態の効果）
図３（ａ）は、比較例としてのダミーフィンを有さない半導体装置のＳＲＡＭハーフセルを概略的に表す上面図であり、図３（ｂ）は、図３（ａ）のＳＲＡＭハーフセルを（マトリクス）アレイ配置した状態を示す上面図である。比較例に係る半導体装置２は、本発明の第１の実施の形態に係る半導体装置１からダミーフィン１７を省いたものに等しいものとする。
【００２８】
比較例に係るダミーフィンを有さない半導体装置２によると、図３（ｂ）に示すように、隣接するＳＲＡＭセル１００同士の境界のうち、フィン１２ａ、１２ｂの長さ方向（図３（ａ）、（ｂ）の上下方向）に略平行な方向の境界、すなわち図３（ａ）、（ｂ）の左右に隣接するＳＲＡＭセル１００同士の境界の上に、フィンが配置されない非配置領域１８ができる。
【００２９】
非配置領域１８が存在すると、非配置領域１８近くのフィン（図３（ａ）、（ｂ）においてはフィン１２ａ）の形状や厚さが、その他の領域におけるフィン（図３（ａ）、（ｂ）においてはフィン１２ｂ）と異なる形状や厚さを有し、全体としてフィンの形状や厚さが不均一になるおそれがある。以下に、その理由の一例を記す。
【００３０】
フィン１２ａ、１２ｂは、半導体基板１１の表面をＲＩＥ（Reactive Ion Etching）等でパターニングすることにより形成されるが、非配置領域１８にはフィンが形成されないため、エッチングにより削られる半導体基板１１の材料（例えばＳｉ）の量が他の領域よりも多くなる。そのため、非配置領域１８近くのフィンに半導体基板１１の材料が再付着する量が増え、形状が偏ったり、厚みが増したりするおそれがある。その結果、非配置領域１８近くのフィンの形状や厚さが、その他の領域において等しいピッチで形成されるフィンと異なる形状や厚さを有することになり、短チャネル効果の発生等の電気的特性の劣化を引き起こすおそれがある。
【００３１】
一方、本発明の第１の実施の形態に係る半導体装置１によると、ダミーフィン１７を形成することにより、非配置領域１８を作らず、フィン（フィン１２ａ、１２ｂおよびダミーフィン１７）を均一なピッチで配置することができる。これにより、半導体装置１全体においてフィン１２ａ、１２ｂの形状や厚さを均一にし、電気的特性の劣化を抑えることができる。
【００３２】
なお、本実施の形態におけるトランスファトランジスタＴ、ドライバトランジスタＤ、およびロードトランジスタＬは、プレーナ型トランジスタであってもよい。この場合、半導体基板の素子分離領域に囲まれた素子領域がフィン１２ａ、１２ｂおよびダミーフィン１７に相当し、ゲート電極１３ａ、１３ｂはこの素子領域の上にゲート絶縁膜を介して形成される。素子領域のゲート電極１３ａ、１３ｂの直下の領域はチャネル領域として機能し、そのチャネル領域を挟んでソース領域およびドレイン領域が形成される。
【００３３】
これにより、トランスファトランジスタＴ、ドライバトランジスタＤ、およびロードトランジスタＬが、プレーナ型トランジスタである場合であっても、ダミーフィン１７に相当するダミーの素子領域を形成することにより、非配置領域１８に相当する素子領域が形成されない領域を作らず、素子領域（ダミーの素子領域を含む）を均一なピッチで配置することができる。これにより、半導体装置１全体において素子領域の形状や厚さを均一にし、電気的特性の劣化を抑えることができる。
【００３４】
〔第２の実施の形態〕
本発明の第２の実施の形態は、ダミーフィン１７の形成位置において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００３５】
（半導体装置の構成）
図４（ａ）は、本発明の第２の実施の形態に係る半導体装置のＳＲＡＭハーフセルを概略的に表す上面図であり、図４（ｂ）は、図４（ａ）のＳＲＡＭハーフセルを（マトリクス）アレイ配置した状態を示す上面図である。
【００３６】
図４（ａ）、（ｂ）に示すように、ダミーフィン１７は、隣接するＳＲＡＭセル１００同士の境界のうち、フィン１２ａ、１２ｂの長さ方向（図４（ａ）、（ｂ）の上下方向）に略平行な方向の境界、すなわち図４（ａ）、（ｂ）の左右に隣接するＳＲＡＭセル１００同士の境界の両端上には形成されず、隣接するＳＲＡＭセル１００同士の境界のうち、フィン１２ａ、１２ｂの長さ方向に略垂直な境界の上で分離される。ここで、ダミーフィン１７のトランスファトランジスタＴ側（図４（ａ）上側）の分離部を分離部１７ａ、ドライバトランスファ側（図４（ａ）下側）の分離部を分離部１７ｂとする。分離部１７ａと分離部１７ｂの分離幅は等しいことが好ましい。
【００３７】
（第２の実施の形態の効果）
本発明の第２の実施の形態に係る半導体装置１によると、ゲートコンタクト１５の形成位置にずれが発生したり、径が大きくなったりして、ゲートコンタクト１５がダミーフィン１７の上面に接触してしまった場合においても、ダミーフィン１７が分離部１７ａ、１７ｂで分離されることにより、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するセル１００にダミーフィン１７を介してリーク電流が流れ込むことを抑制できる。
【００３８】
なお、本実施の形態におけるトランスファトランジスタＴ、ドライバトランジスタＤ、およびロードトランジスタＬは、プレーナ型トランジスタであってもよい。
【００３９】
〔第３の実施の形態〕
本発明の第３の実施の形態は、ダミーフィン１７の形成位置において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００４０】
（半導体装置の構成）
図５（ａ）は、本発明の第３の実施の形態に係る半導体装置のＳＲＡＭハーフセルを概略的に表す上面図であり、図５（ｂ）は、図５（ａ）のＳＲＡＭハーフセルを（マトリクス）アレイ配置した状態を示す上面図である。
【００４１】
図５（ａ）、（ｂ）に示すように、ダミーフィン１７は、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００同士のゲート電極１３ｂに両側から挟まれた領域（ゲート電極１３ｂの長さ方向の延長上にある領域）である分離部１７ｃにおいて分離されている。なお、このダミーフィン１７の分離部の分離幅は、ゲート電極１３ｂの幅と等しくなくてもよい。
【００４２】
（第３の実施の形態の効果）
本発明の第３の実施の形態に係る半導体装置１によると、ダミーフィン１７は、両側からゲート電極１３ｂに挟まれる領域である分離部１７ｃにおいて分離されているため、ゲート電極１３ｂとダミーフィン１７の間に余計な寄生容量が発生することを抑制できる。特に、本実施の形態は、トランジスタの高速動作が必要とされる場合に効果を発揮する。
【００４３】
なお、本実施の形態におけるトランスファトランジスタＴ、ドライバトランジスタＤ、およびロードトランジスタＬは、プレーナ型トランジスタであってもよい。また、本実施の形態は、第２の実施の形態と組み合わせることができる。
【００４４】
また、図６（ａ）、（ｂ）に示すように、ダミーフィン１７は、分離部１７ｃに加えて、第２の実施の形態における分離部１７ａに相当する分離部１７ａにおいて分離された構成であってもよい。
【００４５】
これにより、ゲートコンタクト１５の形成位置にずれが発生したり、径が大きくなったりして、ゲートコンタクト１５がダミーフィン１７の上面に接触してしまった場合においても、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するセル１００にダミーフィン１７を介してリーク電流が流れ込むことを抑制できる。
【００４６】
〔第４の実施の形態〕
本発明の第４の実施の形態は、ダミーフィン１７を挟むゲート電極１３ｂの形状において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００４７】
（半導体装置の構成）
図７（ａ）は、本発明の第４の実施の形態に係る半導体装置のＳＲＡＭハーフセルを概略的に表す上面図であり、図７（ｂ）は、図７（ａ）のＳＲＡＭハーフセルを（マトリクス）アレイ配置した状態を示す上面図である。また、図８は、図７（ａ）の切断線VII−VIIにおける切断面を矢印の方向に見た断面図である。
【００４８】
図７（ａ）、（ｂ）および図８に示すように、本実施の形態に係る半導体装置１においては、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００同士のゲート電極１３ｂは、互いの間にあるダミーフィン１７のゲート絶縁膜２３に両側からそれぞれ接し、かつ互いに接しない。なお、これらのゲート電極１３ｂは、初めに一体に形成された後、エッチングによりフィン１２ｃを介して分離するように加工される。
【００４９】
ゲート電極１３ｂは、ダミーフィン１７の近傍では高さが低くなっており、キャップ膜２４の上面に接しない。ゲート絶縁膜２３およびキャップ膜２４は絶縁体であるため、隣接するＳＲＡＭセル１００のゲート電極１３ｂ同士は電気的に分離される。なお、この付近の領域をゲート分離領域１９とする。
【００５０】
（第４の実施の形態の効果）
第１の実施の形態のように、ゲート電極１３ｂをダミーフィン１７と分離して形成する場合は、分離箇所をほぼ完全に（素子分離領域２０の上面が露出するまで）除去する必要がある。ゲート電極１３ｂの分離箇所をほぼ完全に除去するためには、エッチングの特性上、ゲート電極１３ｂの高さに応じた開口幅が必要になるため、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００のドライバトランジスタＤ同士をあまり近くに配置することができない。
【００５１】
一方、本発明の第４の実施の形態に係る半導体装置１によると、隣接するＳＲＡＭセル１００のゲート電極１３ｂ同士は、互いの間にあるダミーフィン１７のゲート絶縁膜２３に両側からそれぞれ接し、それぞれダミーフィン１７の近傍で高さを下げることにより、互いに電気的に分離されている。そのため、分離箇所のゲート電極１３ｂを下部まで完全に除去する場合と比較して、開口幅を小さくすることができ、その結果、フィン１２ａ、１２ｂの長さ方向に略垂直な方向に隣接するＳＲＡＭセル１００のドライバトランジスタＤ同士を近くに配置し、ＳＲＡＭセル１００のサイズを小さくすることができる。
【００５２】
なお、本実施の形態においては、図７（ａ）、（ｂ）に示すように、フィン１２ａとそれに隣接するフィン１２ｂとの間隔、および互いに隣接するフィン１２ｂ同士の間隔も、ダミーフィン１７とそれに隣接するフィン１２ａとの間隔に等しくなるように狭めている。
【００５３】
また、本実施の形態は、第２の実施の形態と組み合わせることができる。
【００５４】
〔第５の実施の形態〕
本発明の第５の実施の形態は、ゲート分離部が２箇所に設けられている点において第４の実施の形態と異なる。なお、第４の実施の形態と同様の点については、簡単のために説明を省略する。
【００５５】
（半導体装置の構成）
図９（ａ）は、本発明の第５の実施の形態に係る半導体装置のＳＲＡＭハーフセルを概略的に表す上面図であり、図９（ｂ）は、図９（ａ）のＳＲＡＭハーフセルを（マトリクス）アレイ配置した状態を示す上面図である。
【００５６】
図９（ａ）、（ｂ）に示すように、本実施の形態に係る半導体装置１は、ドライバトランジスタＤ１、Ｄ２の２つのドライバトランジスタを有する。トランスファトランジスタＴおよびドライバトランジスタＤ１のソース・ドレイン領域はフィン１２ａに含まれ、ドライバトランジスタＤ２のソース・ドレイン領域は、フィン１２ｃに含まれる。
【００５７】
また、半導体装置１は、第４の実施の形態におけるゲート分離部１９と同様の、ダミーフィン１７がゲート電極１３ｂを分離するゲート分離部１９ａと、フィン１２ｃがゲート電極１３ａとゲート電極１３ｂを分離するゲート分離部１９ｂを有する。ゲート分離部１９ａ、１９ｂの構造は、第４の実施の形態におけるゲート分離部１９と同様である。また、ゲート電極１３ａとゲート電極１３ｂは、初めに一体に形成された後、エッチングによりフィン１２ｃを介して分離するように加工される。
【００５８】
（第５の実施の形態の効果）
本発明の第５の実施の形態に係る半導体装置１によれば、ゲート分離部１９ａ、１９ｂを設けることにより、ゲート電極１３ａ、１３ｂのほぼ完全に（素子分離領域２０の上面が露出するまで）除去する箇所を無くし、より効率的にフィン１２ａ、１２ｂ、１２ｃを配置することができる。
【００５９】
また、ドライバトランジスタを２つ設けることにより、ノイズの発生を抑え、読み出し時の動作安定性を向上させることができる。
【００６０】
また、本実施の形態は、第２の実施の形態と組み合わせることができる。
【００６１】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記各実施の形態においては、ＳＲＡＭセル１００に６つのトランジスタが含まれる６トランジスタ型のＳＲＡＭについて説明したが、ＳＲＡＭセル１００に含まれるトランジスタの数はこれに限られない。
【００６２】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００６３】
【図１】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置を概略的に表す上面図。
【図２】本発明の第１の実施の形態に係る半導体装置の図１（ａ）に示した切断線II−IIにおける切断面を図中の矢印の方向に見た断面図。
【図３】（ａ）、（ｂ）は、比較例としてのダミーフィンを有さない半導体装置を概略的に表す上面図。
【図４】（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置を概略的に表す上面図。
【図５】（ａ）、（ｂ）は、本発明の第３の実施の形態に係る半導体装置を概略的に表す上面図。
【図６】（ａ）、（ｂ）は、本発明の第３の実施の形態に係る半導体装置の変形例を概略的に表す上面図。
【図７】（ａ）、（ｂ）は、本発明の第４の実施の形態に係る半導体装置を概略的に表す上面図。
【図８】本発明の第４の実施の形態に係る半導体装置の図７（ａ）に示した切断線VII−VIIにおける切断面を図中の矢印の方向に見た断面図。
【図９】（ａ）、（ｂ）は、本発明の第５の実施の形態に係る半導体装置を概略的に表す上面図。
【符号の説明】
【００６４】
１ 半導体装置。１１ 半導体基板。１２ａ、１２ｂ、１２ｃ フィン。１３ａ、１３ｂ ゲート電極。１７ ダミーフィン。１９、１９ａ、１９ｂ ゲート分離部。２１、２３ ゲート絶縁膜。１００ ＳＲＡＭセル。Ｔ トランスファトランジスタ。Ｄ、Ｄ１、Ｄ２ ドライバトランジスタ。Ｌ ロードトランジスタ。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された所定の方向に長さ方向を有する素子領域と、
前記素子領域内にそれぞれソース・ドレイン領域および前記所定の方向に略平行なチャネル方向を有するチャネル領域を有し、前記所定の方向と略垂直な方向にそれぞれゲート電極を有する複数のトランジスタと、
それぞれが複数の前記トランジスタを含み、アレイ配置された複数のＳＲＡＭセルと、
前記所定の方向に略垂直な方向に隣接する前記ＳＲＡＭセル同士の最外側の前記素子領域の間に形成された、前記所定方向に略平行な長さ方向を有し、前記素子領域と同じ材料からなるダミー領域と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ダミー領域は、隣接する前記ＳＲＡＭセル同士の前記所定の方向に略垂直な境界上で分離されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の前記トランジスタは、複数のドライバトランジスタを含み、
複数の前記ＳＲＡＭセルは、それぞれ前記ドライバトランジスタを有し、
前記ダミー領域は、隣接する前記ＳＲＡＭセル同士の前記ドライバトランジスタのゲート電極に両側から挟まれた領域において分離されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
複数の前記トランジスタは、フィン型トランジスタであり、複数のドライバトランジスタを含み、
前記素子領域はそれぞれ側面にゲート絶縁膜を有する複数のフィンであり、
前記ダミー領域はそれぞれ側面にゲート絶縁膜を有する複数のダミーフィンであり、
複数の前記ＳＲＡＭセルは、それぞれ前記ドライバトランジスタを有し、
隣接する前記ＳＲＡＭセル同士の前記ドライバトランジスタのゲート電極は、互いの間にある前記ダミーフィンの前記ゲート絶縁膜に両側からそれぞれ接し、かつ互いに接しない、
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
複数の前記トランジスタは、フィン型トランジスタであり、複数のトランスファトランジスタ、複数のドライバトランジスタおよび複数のロードトランジスタを含み、
前記素子領域はそれぞれ側面にゲート絶縁膜を有する複数のフィンであり、
前記ダミー領域はそれぞれ側面にゲート絶縁膜を有する複数のダミーフィンであり、
複数の前記ＳＲＡＭセルは、それぞれ前記トランスファトランジスタ、ドライバトランジスタおよびロードトランジスタを有し、
それぞれの前記ＳＲＡＭセルにおいて、前記トランスファトランジスタのゲート電極と前記ロードトランジスタのゲート電極は、互いの間にある前記ドライバトランジスタの前記ゲート絶縁膜に両側からそれぞれ接し、かつ互いに接しない、
ことを特徴とする請求項１から４のいずれかに１項に記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に形成された所定の方向に長さ方向を有する素子領域と、
前記素子領域内にそれぞれソース・ドレイン領域および前記所定の方向に略平行なチャネル方向を有するチャネル領域を有し、前記所定の方向と略垂直な方向にそれぞれゲート電極を有する複数のトランジスタと、
それぞれが複数の前記トランジスタを含み、アレイ配置された複数のＳＲＡＭセルと、
前記所定の方向に略垂直な方向に隣接する前記ＳＲＡＭセル同士の最外側の前記素子領域の間に形成された、前記所定方向に略平行な長さ方向を有し、前記素子領域と同じ材料からなるダミー領域と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ダミー領域は、隣接する前記ＳＲＡＭセル同士の前記所定の方向に略垂直な境界上で分離されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の前記トランジスタは、複数のドライバトランジスタを含み、
複数の前記ＳＲＡＭセルは、それぞれ前記ドライバトランジスタを有し、
前記ダミー領域は、隣接する前記ＳＲＡＭセル同士の前記ドライバトランジスタのゲート電極に両側から挟まれた領域において分離されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
複数の前記トランジスタは、フィン型トランジスタであり、複数のドライバトランジスタを含み、
前記素子領域はそれぞれ側面にゲート絶縁膜を有する複数のフィンであり、
前記ダミー領域はそれぞれ側面にゲート絶縁膜を有する複数のダミーフィンであり、
複数の前記ＳＲＡＭセルは、それぞれ前記ドライバトランジスタを有し、
隣接する前記ＳＲＡＭセル同士の前記ドライバトランジスタのゲート電極は、互いの間にある前記ダミーフィンの前記ゲート絶縁膜に両側からそれぞれ接し、かつ互いに接しない、
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
複数の前記トランジスタは、フィン型トランジスタであり、複数のトランスファトランジスタ、複数のドライバトランジスタおよび複数のロードトランジスタを含み、
前記素子領域はそれぞれ側面にゲート絶縁膜を有する複数のフィンであり、
前記ダミー領域はそれぞれ側面にゲート絶縁膜を有する複数のダミーフィンであり、
複数の前記ＳＲＡＭセルは、それぞれ前記トランスファトランジスタ、ドライバトランジスタおよびロードトランジスタを有し、
それぞれの前記ＳＲＡＭセルにおいて、前記トランスファトランジスタのゲート電極と前記ロードトランジスタのゲート電極は、互いの間にある前記ドライバトランジスタの前記ゲート絶縁膜に両側からそれぞれ接し、かつ互いに接しない、
ことを特徴とする請求項１から４のいずれかに１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−１３０２１０（Ｐ２００９−１３０２１０Ａ）
【公開日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願番号】特願２００７−３０４９１６（Ｐ２００７−３０４９１６）
【出願日】平成１９年１１月２６日（２００７．１１．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願日】平成１９年１１月２６日（２００７．１１．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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