【課題】微細化が容易で、短チャネル効果が生じにくい半導体装置を提供する。
【解決手段】トランジスタのチャネル長方向の断面形状において、アスペクト比の大きいゲート電極上に半導体層を形成することで、トランジスタを微細化しても短チャネル効果が生じにくいチャネル長を確保できる。また、半導体層と重畳し、ゲート電極より下層に絶縁層を介して下部電極を設ける。下部電極と重畳する半導体層は、下部電極の電位（電界）により導電型が付与され、ソース領域及びドレイン領域が形成される。半導体層の、ゲート絶縁層を介してゲート電極と対向する領域は、ゲート電極がシールドとして機能し、下部電極の電界の影響を受けない。すなわち、不純物導入工程を用いることなく、自己整合によりチャネル形成領域、ソース領域及びドレイン領域を形成することができる。これにより、微細化が容易で、短チャネル効果が生じにくい半導体装置が実現できる。 （もっと読む）

【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。 （もっと読む）

【課題】ソフトエラー率を有意に低下させる半導体素子およびその作製方法に関する。
【解決手段】半導体基板（１００）には、第１の型の不純物でドープされた第１ウェル領域（１０４）の下に第１の型の第１ドープ領域（１０２）がある。第１ウェル領域は、第１ドープ領域と電気的に接続されている。第１ウェル領域と第１ドープ領域（１０２）との間に分離領域（２０６）を形成する。分離領域は第２ウェル領域と電気接続されている。分離領域および第２ウェル領域は、第１の不純物型と反対の型の第２の不純物型でドープされている。前記方法はさらに、第１ウェル領域内および分離領域下に第２ドープ領域を形成する工程をさらに有し得る。第１の型の不純物を有する第３ドープ領域を、分離領域の上に形成することができる。 （もっと読む）

【課題】高速動作可能な半導体装置を提供する。また、短チャネル効果による電気特性の変動が生じにくい半導体装置を提供する。
【解決手段】トランジスタの半導体層に結晶性を有する酸化物半導体を用い、該半導体層にチャネル形成領域とソース領域とドレイン領域を形成する。ソース領域及びドレイン領域は、ゲート電極をマスクとして、半導体層に第１５族元素のうち一種類または複数種類の元素を添加する自己整合プロセスにより形成する。ソース領域及びドレイン領域に、ウルツ鉱型の結晶構造を付与することができる。 （もっと読む）

【課題】酸化物半導体膜をチャネル形成領域に用いたトランジスタにおいて、短チャネル効果による電気特性の変動を抑制し、微細化した半導体装置を提供する。また、オン電流を向上させた半導体装置を提供する。
【解決手段】非晶質領域である一対の第２の酸化物半導体領域と、一対の第２の酸化物半導体領域に挟まれた第１の酸化物半導体領域と、を有する酸化物半導体膜と、ゲート絶縁膜と、ゲート絶縁膜を介して第１の酸化物半導体領域上に設けられるゲート電極と、を有する半導体装置において、第２の酸化物半導体領域には、窒素、リン、又は砒素など１５族元素のいずれか一以上の元素が添加されている。 （もっと読む）

【課題】酸化物半導体膜をチャネル形成領域に用いたトランジスタにおいて、短チャネル効果による電気特性の変動を抑制し、微細化した半導体装置を提供する。また、オン電流を向上させた半導体装置を提供する。
【解決手段】非晶質領域である一対の第２の酸化物半導体領域と、一対の第２の酸化物半導体領域に挟まれた第１の酸化物半導体領域と、を有する酸化物半導体膜と、ゲート絶縁膜と、ゲート絶縁膜を介して第１の酸化物半導体領域上に設けられるゲート電極と、を有する半導体装置において、第２の酸化物半導体領域には、水素または希ガスのいずれかの元素が添加されている。 （もっと読む）

【課題】第１の導電型の共通ウェルが形成された半導体基板と、前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成するメモリセルアレイからなるスタティックランダムアクセスメモリにおいて、隣接カラム群間のソフトエラーの伝搬を抑制する。
【解決手段】隣接する第１および第２のカラム群において、前記第１のカラム群ＣＧ_１で選択される一のメモリセルカラムの第１導電型ウェルＰＷ（０１）と、第２カラム群ＣＧ_２で同時に選択されるメモリセルカラムの第１導電型ウェルＰＷ（０５）は、いずれか一方が、共通ウェル１１から、第２導電型の深いウェルＤＮＷ_１により遮断されており、前記第２導電型の深いウェルＤＮＷ_１は、行方向に測った場合の一つのカラム群の寸法を超えない寸法を有する。 （もっと読む）

【課題】ＳＲＡＭは高速で省電力なメモリであるが、携帯機器等で使用するにはさらなる省電力化が求められる。
【解決手段】オフ抵抗が極めて高いトランジスタを書き込みトランジスタとし、書き込みトランジスタのドレインを書き込みビット線に、ソースをＣＭＯＳインバータの入力に接続し、読み出しトランジスタのドレインを読み出しビット線に、ソースをＣＭＯＳインバータの出力に接続したメモリセルを用いる。書き込みトランジスタのソースにはキャパシタを意図的に設けてもよいが、ＣＭＯＳインバータのゲート容量あるいはＣＭＯＳインバータの正極や負極との間の寄生容量等を用いることもできる。データの保持はこれらのキャパシタに蓄積された電荷によっておこなえるため、ＣＭＯＳインバータの電源間の電位差を０とできる。このため、ＣＭＯＳインバータの正負極間を流れるリーク電流がなくなり、消費電力を低減できる。 （もっと読む）

【課題】本発明は、ＳＯＩにおいて適したゲッタリング方法を適用して得られる半導体装置を提供する。
【解決手段】埋め込み酸化膜と、埋め込み酸化膜上に表面シリコン層を有するＳＯＩ構造を有する半導体装置において、埋め込み酸化膜上に、表面シリコン層を活性層として有するトランジスタと、素子分離絶縁膜を有し、素子分離絶縁膜上に容量が形成されており、素子分離絶縁膜に希ガス元素又は金属元素が含まれていることを特徴とする半導体装置とする。 （もっと読む）

【課題】半導体記憶装置の面積を縮小する技術を提供する。
【解決手段】高抵抗付加型ラッチ回路（１２）と、その高抵抗付加型ラッチ回路（１２）に保持されるデータの読み出しと書込みとを制御する選択回路（１３）とを具備する半導体記憶装置（１１）を構成する。その高抵抗付加型ラッチ回路（１２）は、第１駆動トランジスタ（２２）と、第２駆動トランジスタ（２４）と、第１抵抗（１２１）と、第２抵抗（１２３）とを備えることが好ましい。また、その選択回路（１３）は、第１選択トランジスタ（３１）と、第２選択トランジスタ（３２）とを備えることが好ましい。ここにおいて、その第１抵抗（１２１）と第２抵抗（１２３）とは、サイドウォール状の導電性材料（２１）（２３）で形成されるものである。 （もっと読む）

【課題】Ｄｔ−ＭＯＳトランジスタよりなる半導体装置の素子寸法を縮小する。
【解決手段】シリコン基板２１と、素子分離領域２１Ｉと、前記素子分離領域により画成された、第１の導電型を有する第１のウェルよりなる素子領域２１ＤＮＷと前記第１の導電型と逆の第２の導電型のコンタクト領域２１Ｐ＋１と、ゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に延在するゲート電極と、第２の導電型のソース拡散領域と、第２の導電型のドレイン拡散領域と、前記ソース拡散領域の下端部に接して形成された第１の絶縁領域と、前記ドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第１のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続されていること。 （もっと読む）

【課題】本発明は、ＳＲＡＭアレイ上のすべてのセルに適切な選択トランジスタのしきい値電圧設定が可能なＳＲＡＭ装置を提供することを課題とする。
【解決手段】電気的に切り離されたトランジスタ駆動用のゲート及びしきい値制御用の端子を有する電界効果トランジスタを選択トランジスタとして用い、前記選択トランジスタのしきい値制御用端子に対して与える電圧を、読み出し動作時には、読み出し開始時の電圧から徐々に増加させていく回路を具備したＳＲＡＭ装置。 （もっと読む）

【課題】現存のデバイスの欠点を取り除き、さらにＳＲＡＭ型メモリセルの体積を減少させる。
【解決手段】ＳＲＡＭ型メモリセルであって、絶縁層によってベース基板から隔離された半導体材料の薄膜を含む絶縁基板上の半導体と、２個のアクセストランジスタＴ１，Ｔ４と、２個の伝導トランジスタＴ２，Ｔ５と、２個の充電トランジスタＴ３，Ｔ６とを含み、メモリセルは、トランジスタＴ１−Ｔ６のそれぞれが、チャネルの下方でベース基板内に形成されたバックコントロールゲートＢＧ１，ＢＧ２を有し、トランジスタの敷居電圧を調整するようにバイアスをかけられ、第１のバックゲートラインはアクセストランジスタＴ１，Ｔ４に接続し、第２のバックゲートラインは伝導トランジスタＴ２，Ｔ５および充電トランジスタＴ３，Ｔ６に接続し、各々の電位はセル制御動作の型に応じて調整される。 （もっと読む）

【課題】集積度が高くリソグラフィーコストが低いｎ型及びｐ型ＦＥＴの積層構造を有した半導体装置を提供すること。
【解決手段】半導体装置１００は、半導体基板１上にそれぞれ離隔しつつ列状に形成された第１グループの複数の柱状ゲート電極１０と、前記半導体基板１上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された第１導電型の第１半導体層１２と、前記第１半導体層の上であって前記第１グループの隣接する柱状ゲート電極間に形成された第１絶縁層２０と、前記第１絶縁層２０の上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された前記第１導電型と異なる第２導電型の第２半導体層１３とを備え、前記第１半導体層１２をチャネルとする前記第１導電型の第１ＭＯＳＦＥＴが形成され、前記第２半導体層１３をチャネルとする前記第２導電型の第２ＭＯＳＦＥＴが形成されている。 （もっと読む）

【課題】ＭＴＪ素子を用いた不揮発性メモリ回路では、電源立ち上げ時にＭＴＪ素子の抵抗値によりメモリの記憶内容が決まる。しかしながら、電源電圧が低いときはＭＯＳトランジスタの抵抗が非常に大きいため、ＭＴＪ素子の抵抗値の影響が非常に小さい。そのため、電源電圧が低いときにＭＯＳトランジスタの抵抗値のばらつきにより誤動作を引き起こしやすく、高い信頼性が得られない。信頼性の高い不揮発性メモリ回路を提供することを可能にする。
【解決手段】６トランジスタ（１１，１２，１５，１６、２１，２２）で構成されるメモリセルにおいて、トランジスタ１２及びトランジスタ１６をｎ型スピンＭＯＳトランジスタとする。 （もっと読む）

【課題】マルチフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、半導体基板と、半導体基板上のFinFETと、を含む。FinFETは、半導体フィンと、半導体フィンの頂面および側壁上のゲート誘電体と、ゲート誘電体上のゲート電極と、半導体フィン一端に位置するソース/ドレイン領域と、を備える。一対の第一STI領域は、ソース/ドレイン領域の一部分の真下に位置する部分を含み、一対の第一STI領域は、半導体ストリップにより分離され、且つ、半導体ストリップに隣接する。一対の第一STI領域は、更に、第一頂面を有する。一対の第二STI領域は、ゲート電極の真下に位置する部分を含み、一対の第二STI領域は、半導体ストリップにより互いに分離され、且つ、半導体ストリップに隣接する。第二STI領域は、第一頂面より高い第二頂面を有する。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させる。
【解決手段】シリコン基板１上のメモリ領域ＲＭに形成された、ｎ型導電型である第１トランジスタＱ１は、ホウ素を含むメモリ用チャネル領域ＣＨ１と、メモリ用ゲート電極ＧＥ１の両側壁側下に形成された、ｎ型のメモリ用エクステンション領域ＥＴ１および酸素を含む拡散防止領域ＰＡ１とを有している。ここで、拡散防止領域ＰＡ１はメモリ用エクステンション領域ＥＴ１を内包するようにして形成されている。また、拡散防止領域ＰＡ１は、少なくともその一部が、メモリ用エクステンション領域ＥＴ１とメモリ用チャネル領域ＣＨ１との間に配置されている。 （もっと読む）

【課題】
電子デバイスにおける電力消費を低減するシステム及び方法が開示される。この構造及び方法は、大部分が、バルクＣＭＯＳのプロセスフロー及び製造技術を再利用することによって実現され得る。この構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することを可能にするとともに、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有し、それにより、電力制御の有意義な動的制御が可能になる。
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【課題】
幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。一部の構造及び方法は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。一部の構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得る。
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【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することを目的とする。
【解決手段】第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第１の筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第１の筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有するインバータを用いたＳＲＡＭにより、上記課題を解決する。 （もっと読む）