【課題】搭載されたＳＲＡＭメモリセルの特性を推定する。
【解決手段】半導体集積回路であって、複数のＳＲＡＭメモリセルを有するメモリセルアレイと、並列に接続された複数のトランジスタ回路を有する特性測定用回路と、第１の端子とを有する。前記複数のトランジスタ回路は、それぞれ、前記ＳＲＡＭメモリセルの１つを構成するトランジスタのうちの１つと同様に構成された第１のトランジスタを有する。前記第１のトランジスタは、そのゲートに与えられる電圧に応じて、前記第１の端子と基準電位のノードとの間の電流を制御するように接続されている。 （もっと読む）

【課題】垂直トランジスタを用いたＣＭＯＳインバータ回路の形成面積を小さくする。
【解決手段】半導体基板１上に絶縁分離帯２により画定された素子形成領域５にｐ型及びｎ型不純物領域１ｐ、１ｎを形成し、それらをドレイン領域としその上に立設されたナノワイヤ３をチャネルとするｐＭＯＳ及びｎＭＯＳトランジスタＴｒ１、Ｔｒ２が設けられる。素子形成領域５の表面には不純物領域１ｐ、１ｎとオーミック接合する接続領域４が形成され、トランジスタＴｒ１、Ｔｒ２の外側で出力信号用ビア１６と接続する。また、トランジスタＴｒ１、Ｔｒ２のゲート電極１３を接続するゲート電極配線１５には、入力信号用のビア１７が接続する。このＣＭＯＳ回路は、２つのトランジスタと２個のビアの形成領域があれば形成できる。 （もっと読む）

【課題】フローティング本体効果が得られる装置または本体領域が分離された装置を提供する。
【解決手段】ＳＯＩ装置１０はシリコン基板１２に支持されたシリコン酸化物絶縁体層１４を含む。本体領域２２、５８はシリコン酸化物絶縁体層１４上に配置され、本体領域２２は第１の導電型によって特徴づけられる。ソース、ドレイン領域１８、２０は第２の型によって特徴づけられる。ＳＯＩ層１４上方の本体領域近傍には遷移領域３６、３８、４６、６０が配置され、この遷移領域の導電型は、本体領域におけるフローティング本体効果を抑制するためには第１の導電型になるように、また本体領域を分離するためには第２の導電型になるように形成する。 （もっと読む）

【課題】駆動電源のための電池の経時的劣化に伴う電池の交換作業をすることなく、ＳＲＡＭやフリップフロップ回路のデータを保持し、リーダからの電力が供給されない、または不足する間もＳＲＡＭでデータを保持する半導体メモリ装置及び当該半導体メモリ装置を具備する半導体装置を提供することを課題とする。
【解決手段】ＳＲＡＭセルと、ワード線を介してＳＲＡＭセルと接続されたデコーダと、第１のデータ線及び第２のデータ線を介してＳＲＡＭセルと接続された読み書き回路と、ＳＲＡＭセルと接続された蓄電手段とを設け、蓄電手段が、ＳＲＡＭセルを介して第１のデータ線又は第２のデータ線から供給される電力を充電する。また、蓄電手段の充電は、ＳＲＡＭセルにデータの書き込み又は読み込みの際に行われることを特徴としている。 （もっと読む）

【課題】垂直方向のチャンネルを有するアクセス素子、これを含む半導体装置、及びアクセス素子の形成方法が開示される。
【解決手段】アクセス素子及びこれを形成する方法において、アクセス素子は、下部ソース／ドレイン領域と上部ソース／ドレイン領域を分離する垂直方向のチャンネル、チャンネル上に具備されるゲート絶縁膜、ゲート絶縁膜を横切って前記チャンネルを連結する一体型ゲート電極／連結ラインを含み、一体型ゲート電極／連結ラインはゲート絶縁膜と隣接するように具備され、下部ソース／ドレインの一部と少なくともオーバーレイされるディセンディングリップ領域を含むことができる。 （もっと読む）

【課題】部分分離領域によって素子分離された素子形成領域におけるボディ領域の電位を安定性の良く固定できるＳＯＩ構造の半導体装置を得る。
【解決手段】部分酸化膜３１によって素子分離された素子形成領域に、ソース領域５１、ドレイン領域６１及びＨゲート電極７１からなるＭＯＳトランジスタを形成する。Ｈゲート電極７１は左右（図中は上下）の“Ｉ”によって、ソース領域５１及びドレイン領域６１にゲート幅Ｗ方向に隣接して形成されるボディー領域１３とドレイン領域６１及びソース領域５１とを電気的に分離し、中央の“−”が本来のＭＯＳトランジスタのゲート電極として機能する。 （もっと読む）

【課題】ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした上で、ＣＰＵシステムを高速化し、無線タグの通信性能の向上を行う。
【解決手段】ＣＰＵが搭載されている無線タグにＲＦバッテリー付きのＳＲＡＭを搭載することで、ＣＰＵシステムの高速化による通信性能を向上させる。また、ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした。ＲＦバッテリーは、アンテナ回路と、電源部と、蓄電装置と、を有する。ＳＲＡＭとＲＦバッテリーとを組み合わせることで、ＳＲＡＭに不揮発性メモリとしての機能を持たせる。 （もっと読む）

【課題】異なる垂直寸法のフィンを有するトリプル・ゲート・フィンＦＥＴおよびダブル・ゲート・フィン・ＦＥＴを含む半導体構造体と、半導体構造体の製造方法とを提供する。
【解決手段】垂直寸法を小さくすることが望まれる選ばれた半導体フィン１３’の底部部分３３にゲルマニウムを含む注入化学種が注入される。注入化学種を有する選ばれた半導体フィン１３’の底部部分３３は、注入化学種が存在しない半導体材料、すなわちその半導体フィンの上部部分２３と、注入化学種が存在しない他の半導体フィン１３との半導体材料に対して選択的にエッチングされる。従って、結果として、同じ半導体基板上に、完全な垂直寸法フィンを有しオン電流が高いＦｉｎＦＥＴと、垂直寸法が小さくなりオン電流が低いフィンＦＥＴとが得られる。注入化学種の深さを調節することによって、選ばれたフィンＦＥＴの中の半導体フィンの垂直寸法を調節することができる。 （もっと読む）

【課題】トランジスタ特性のばらつきを低減し、且つ、ＳＲＡＭセルサイズを縮小して高集積化を図る。
【解決手段】半導体記憶装置１は、一対のアクセストランジスタＱ１，Ｑ１’、一対のドライブトランジスタＱ２，Ｑ２’および一対の負荷トランジスタＱ３，Ｑ３’を有するＳＲＡＭセル１１，１１，…を備えている。アクセストランジスタＱ１，Ｑ１’のゲート絶縁膜１０５は、それぞれ、活性領域１０２を覆う相対的に膜薄の第１ゲート絶縁膜１０３と、第１ゲート絶縁膜１０３の上面の一部分を覆う相対的に膜厚の第２ゲート絶縁膜１０４とを有している。 （もっと読む）

【課題】 セルの面積を大きくすることなく、かつ動作の安定性に優れた半導体装置を提供する。
【解決手段】 メモリセルが、第１及び第２のインバータ、及び第１及び第２の転送トランジスタを含む。第１の転送トランジスタは、半導体基板の表層部のうち一部の領域に形成された第１のウェル内に配置されている。第１のインバータの抵抗素子は、第１の転送トランジスタのドレインと第１のウェルとに逆方向バイアスを印加したときのリーク電流密度が、第１の転送トランジスタのソースと第１のウェルとに同一電圧の逆方向バイアスを印加したときのリーク電流密度よりも大きくなるような第１の高リーク電流構造を含む。第１の高リーク電流構造は、ドレインと第１のウェルとの界面に配置され、第１導電型の不純物濃度が第１のウェルの不純物濃度よりも高い高濃度領域を含む。第２の高リーク電流構造も同様の構成である。 （もっと読む）

【課題】パターン幅が均一でないパターンを形成できるＳＷＴ（Side wall transfer）プロセスを用いたＳＲＡＭ等の半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、切り込み部１６Ａを持つダミーパターン１６を形成し、半導体基板及びダミーパターン１６上に側壁材１７となるアモルファスシリコン等の膜を形成する。側壁材１７となる膜に対して異方性エッチングを行い、ダミーパターン１６の側壁に側壁材１７を残す。さらに、側壁材１７をマスク材としてエッチングを行い、切り込み部以外で得られた側壁材１７の幅に切り込み部１６Ａを加えた幅を持つ部分と側壁材１７の幅を持つ部分とを有するパターンを形成する。 （もっと読む）

【課題】短チャネル効果を抑制しつつチャネル長の短い微細な絶縁ゲイト型半導体装置を実現する。
【解決手段】絶縁ゲイト型半導体装置はフィールド酸化膜によって素子分離されたＮチャネル型ＦＥＴ及びＰチャネル型ＦＥＴを有し、各ＦＥＴはソース領域、ドレイン領域、チャネル形成領域と、ポリシリコンでなるゲイト電極と、窒化シリコンでなるサイドウォールと、熱酸化膜でなるゲイト絶縁膜と、一端がフィールと酸化膜に揃い、他端がサイドウォールに揃った第１のシリサイドと、端部がサイドウォールの揃った第２のシリサイドと、を有し、チャネル形成領域はドレイン領域側からチャネル形成領域側へと広がる空乏層が抑止された領域を有する。 （もっと読む）

【課題】本発明は、高速・低消費電力で、且つ高集積化できる構成を有する半導体装置を提供することを目的とする。
【解決手段】本発明は、シリコン基板上にＢＯＸ層９及びＳＯＩ層１０が積層されたＳＯＩ基板に形成される半導体装置である。そして、本発明は、ＳＯＩ層１０に形成されたボディ領域８にゲート電極３が巻きついたＦＩＮ型のトランジスタと、素子分離に部分分離と完全分離を併用して分離され、ＳＯＩ層１０に形成されたプレーナ型のトランジスタとを備える。 （もっと読む）

【課題】ＳＮＭを向上でき、安定動作に有利な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、一対のインバータを構成する第１、第２駆動トランジスタＮ３、Ｎ４を備えたＳＲＡＭセル１０と、前記第１、第２駆動トランジスタの電流経路の一端に接地電圧よりも低いかまたは高い値の電圧を印加する回路１１とを具備する。 （もっと読む）

【課題】複数のスタックコンタクトが近接して設けられる場合にも、これを安定的に形成する。
【解決手段】半導体装置１００中の一対の隣接するスタックコンタクト１４１およびスタックコンタクト１４３において、第一層間絶縁膜１０９より厚い第二層間絶縁膜１１４を貫通するプラグ１３９の中心間距離が、第一層間絶縁膜１０９を貫通するプラグ１３５の中心間距離よりも大きくなるように、プラグ１３５およびプラグ１３９を配置する。 （もっと読む）

【課題】レーザー結晶化法により、粒界が一方向に揃った結晶質半導体膜と、その作製方法を提供する。
【解決手段】基板上に形成した半導体膜を線状レーザー光により結晶化するに際して、ストライプ状に凹凸が形成された位相シフトマスクを用いる。位相シフトマスクに形成されたストライプ状の凹凸は線状レーザー光の長軸方向と垂直に近い角度をなすように形成されている。レーザー光には連続発振のレーザー光を用い、該レーザー光の走査方向はストライプ状の凹凸（溝）の方向とほぼ平行である。長軸方向に周期的にレーザー光の輝度を変化させることによって、完全溶融した半導体膜の結晶核生成位置を制御することができる。 （もっと読む）

半導体メモリストレージセルにおいてリーク電流を減らすための方法と構造が記載される。垂直配向ナノロッド（403）が、アクセストランジスタ（400）のチャネル領域で使用され得る。ナノロッドの直径は、アクセストランジスタのチャネル領域内の電子バンドギャップエネルギーの増加を引き起こすために十分小さくすることができ、これはオフ状態でのチャネルリーク電流を制限するように機能し得る。様々な実施形態では、アクセストランジスタは両面キャパシタ（425）に電気的に結合し得る。本発明の実施形態に従うメモリデバイス、およびそのようなデバイスを含むシステムもまた開示される。
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【課題】少なくともレトログレードチャネル構造を有するＭＩＳトランジスタを備えた半導体装置において、ランダム成分によるトランジスタ特性のばらつきを抑制した、信頼性の高い半導体装置及びその製造方法を提供することにある。
【解決手段】基板１０の領域Ｔｒ１に、基板１０内部に不純物濃度のピークを有するチャネル領域１８を形成し、領域Ｔｒ２及び領域Ｔｒ３に、半導体基板１０の表面近傍に不純物濃度のピークを有するチャネル領域１６、１４を形成する。その後、領域Ｔｒ１、領域Ｔｒ２及び領域Ｔｒ３に、それぞれエクステンション領域２２を形成した後、基板１０を熱処理して、エクステンション領域２２に発生した欠陥を消滅させる。その後、ゲート電極２１、側壁スペーサ２３をマスクに、領域Ｔｒ１、領域Ｔｒ２及び領域Ｔｒ３に、それぞれソース・ドレイン領域２４を形成する。 （もっと読む）

【課題】メモリの大容量化と図りつつ、消費電力を軽減でき、且つ、消費電力を一定にする。
【解決手段】メモリを、複数のメモリブロックを対称に配置して構成する。また、メモリに供給されるアドレス信号のうち、特定の信号の組み合わせにより、データ読み出しまたは書き込みの対象となるメモリセルを含むメモリブロックを一意に特定する。さらに、当該メモリブロック以外のメモリブロックに供給される信号を一定値に保つ。このようにすることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込みにおいて、消費電流を一定にできる。 （もっと読む）

【課題】集積回路内では、それぞれの回路の事情により最適なゲート長とゲート酸化膜厚としきい値電圧があることになる。これらの回路を同一基板上に集積する半導体集積回路では、それぞれの回路の最適な値にするために製造工程が複雑化し、結果として歩留まりの低下、製造日数の増加に伴い製造コストの上昇をもたらす。
【解決手段】論理回路には高低２種類のしきい値のトランジスタを用い、メモリセルには高しきい値電圧と同じしきい値電圧のトランジスタにより構成し、入出力回路は上記の高しきい値電圧と同じチャネルの不純物濃度でゲート酸化膜厚を厚くしたトランジスタを用いて構成する。 （もっと読む）