異なる垂直寸法のフィンを有するトリプル・ゲート・フィンＦＥＴおよびダブル・ゲート・フィンＦＥＴ
【課題】異なる垂直寸法のフィンを有するトリプル・ゲート・フィンＦＥＴおよびダブル・ゲート・フィン・ＦＥＴを含む半導体構造体と、半導体構造体の製造方法とを提供する。
【解決手段】垂直寸法を小さくすることが望まれる選ばれた半導体フィン１３’の底部部分３３にゲルマニウムを含む注入化学種が注入される。注入化学種を有する選ばれた半導体フィン１３’の底部部分３３は、注入化学種が存在しない半導体材料、すなわちその半導体フィンの上部部分２３と、注入化学種が存在しない他の半導体フィン１３との半導体材料に対して選択的にエッチングされる。従って、結果として、同じ半導体基板上に、完全な垂直寸法フィンを有しオン電流が高いＦｉｎＦＥＴと、垂直寸法が小さくなりオン電流が低いフィンＦＥＴとが得られる。注入化学種の深さを調節することによって、選ばれたフィンＦＥＴの中の半導体フィンの垂直寸法を調節することができる。
【解決手段】垂直寸法を小さくすることが望まれる選ばれた半導体フィン１３’の底部部分３３にゲルマニウムを含む注入化学種が注入される。注入化学種を有する選ばれた半導体フィン１３’の底部部分３３は、注入化学種が存在しない半導体材料、すなわちその半導体フィンの上部部分２３と、注入化学種が存在しない他の半導体フィン１３との半導体材料に対して選択的にエッチングされる。従って、結果として、同じ半導体基板上に、完全な垂直寸法フィンを有しオン電流が高いＦｉｎＦＥＴと、垂直寸法が小さくなりオン電流が低いフィンＦＥＴとが得られる。注入化学種の深さを調節することによって、選ばれたフィンＦＥＴの中の半導体フィンの垂直寸法を調節することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関する。詳しくは、本発明は、フィンＦＥＴデバイスに関する。
【背景技術】
【０００２】
フィンＦＥＴトランジスタは、ＭＯＳＦＥＴトランジスタであり、チャネルの２つの側、３つの側または４つの側にゲート電極が配置されるか、あるいはチャネルの周りにゲート電極が巻き付けられ、ゲート電極とチャネルとをゲート誘電体が分離している。ダブル・ゲート・フィンＦＥＴはダブル・ゲート配置を利用し、この場合、ゲート電極はチャネルの二つの相対する側に配置される。トリプル・ゲート・フィンＦＥＴでは、ゲート電極は、典型的には長方形のトランジスタのチャネルのもう１つの側に配置される。クアドルプル（４重）ゲート・フィンＦＥＴまたは巻き付け型ゲート・フィンＦＥＴでは、ゲート電極はチャネルの４つの側に配置される。ゲート電極がフィンＦＥＴのチャネルを制御する側の数が増加すると、フィンＦＥＴ中のチャネルの制御性能は、プレーナ型ＭＯＳＦＥＴと比較して向上する。チャネルの制御が向上すると、デバイス寸法を小さくし、短チャネル効果を少なくすると同時に、高速でスイッチすることができる電流を大きくすることができる。これらのデバイスは、ＭＯＳＦＥＴを形成するためにフィン側壁が用いられるので、「フィンＦＥＴ」という総称を付けられた。フィンＦＥＴデバイスは、同程度の最小加工寸法を利用する主流ＣＭＯＳ技術よりスイッチング時間は速く、電流密度は同等以上であり、短チャネル効果の制御ははるかに向上している。
【０００３】
典型的なフィンＦＥＴ構造体では、基板上に横向きまたは辺方向に設置された半導体「フィン」の垂直側壁上に少なくとも１つの水平なチャネルが提供される。典型的には、フィンは、実質的に長方形の断面を有する単結晶半導体材料を含む。典型的には、フィンＦＥＴ構造体に用いられる半導体区域の単位面積あたりのオン電流を高くすることができるように、フィンの高さはフィンの幅より大きくする。所望の短チャネル効果（ＳＣＥ）の制御が可能になるように、デバイスのチャネル領域内の半導体フィンを十分に薄くして、完全欠乏半導体デバイスが形成されるのを確実にする。典型的には、短チャネル効果を良好に制御することができるように、フィンＦＥＴ中のフィンの厚さまたは水平幅は、そのゲート長の３分の２未満にする。
【０００４】
多くの場合、逆Ｕ字形ゲート電極が半導体フィンの中央区間をまたぎ、ゲート誘電体層を覆う。典型的なダブル・ゲート・フィンＦＥＴでは、互いに相対する２つの半導体フィン側壁のそれぞれの上にゲート誘電体層およびゲート導電体が配置される。フィンの上面と逆Ｕ字形ゲート電極の上部部分との間には、フィンの上面が上にあるゲート電極の部分によって直接制御されないように、十分な厚さのスペーサ材料が配置される。典型的なトリプル・ゲート・フィンＦＥＴでは、２つの半導体フィン側壁の上、およびフィン構造体の上面の上にも、通常、逆Ｕ字形のゲート電極が配置される。フィンの上面は、ゲート誘電体層によってのみゲート電極の上部部分から分離され、従って、ゲート電極によって制御される。半導体フィンの末端部分であるソース領域およびドレイン領域の上で、ゲート電極または他のマスク層をマスクとして用いてイオン注入が実行され、ハロ・ドーピング、拡張ドーピングおよびソース／ドレイン・ドーピングが提供される。
【０００５】
フィンＦＥＴは、向上されたＭＯＳＦＥＴ性能を提供するが、その一方で固有の設計上の難問を提起する。プレーナ型ＭＯＳＦＥＴデバイスには、リソグラフィー最小寸法より大きなデバイスの幅に関して事実上なんの制限もなく、従って、プレーナ型ＭＯＳＦＥＴのサイズは任意に調節することができるが、典型的なフィンＦＥＴは、同一のフィンの垂直寸法を有し、それによって、フィンＦＥＴのサイズは、所定のチャネル長の場合、最小サイズのフィンＦＥＴの整数倍に限定される。言い換えると、プレーナ型ＭＯＳＦＥＴには、トランジスタのオン電流とオフ電流とを制御するために二つのパラメータ、すなわちチャネルの幅Ｗと長さＬとがあるが、すべてのフィンＦＥＴでは、フィンの高さ、従って、チャネルの幅は一定なので、フィンＦＥＴには１つのパラメータ、すなわちフィンＦＥＴの長さＬしかない。従って、オフ電流に対するオン電流の比を定めるトランジスタ長Ｌの所定の値に対して、個別のフィンからのオン電流の量は一定である。フィンＦＥＴで複数のフィンを用いれば整数倍の全電流が提供されるが、個別のフィンのオン電流を非整数分率または非整数倍にするためには、自明でないまたは手の込んだプロセス加工方式または構造体あるいはその両方が必要になる。さらに、複数のフィンを使用すると、シリコン表面積を多く用いる傾向があり、デバイス設計の面積効率が低下する。
【０００６】
しかし、高性能集積回路の設計では、多くの場合、異なるオン電流を有するトランジスタが要求される。１つのそのような例は、６トランジスタＳＲＡＭセルである。この場合、ＳＲＡＭセルの最適性能のためにベータ比（パス・ゲートＮＦＥＴのオン電流に対するプル・ダウンＮＦＥＴのオン電流の比）をほぼ２に維持する必要がある。
【０００７】
非特許文献１に例が示されているように、フィンＦＥＴデバイスの長さを変化させてフィンＦＥＴのオン電流を減らすことはできるが、長いチャネル長を使用するほど、多くのシリコン基板面積を消費するばかりか、光学的近接効果補正の複雑さによるゲート長の物理的寸法の変わり易さに関する変数も加わる。さらに、異なるゲート長は、異なる短チャネル効果を生じ、それによって、しきい値電圧不整合またはＶｄｄ変化によって誘起されるベータ比の変動が引き起こされる可能性がある。
【０００８】
特許文献１による別の手法は、第１の半導体フィンと、異なる高さを有する第２の半導体フィンとを備えるフィンＦＥＴデバイスを開示し、第２の半導体フィンの高さに対する第１の半導体フィンの高さの比の調節を用いてトランジスタの性能を調整している。しかし、このプロセスでは、熱酸化プロセスを用いてフィンの高さを小さくするので、ハードマスクを用いる必要がある。ハードマスク材料の堆積、フォトレジストの塗布およびリソグラフィーによるパターン形成、リソグラフィー・パターンのハードマスクへの転写および熱酸化など、多くのプロセス工程が必要である。酸化すると、酸化によって引き起こされる体積膨張によって表面レベルが高くなり、基板の高さの垂直変化を引き起こし、次のリソグラフィー・プロセス時に使用可能な焦点深度を減らし、プリントされたリソグラフィー画像のＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｓｉｏｎ：レジストパターン線幅）変化の原因となることがある。
【０００９】
【特許文献１】米国特許出願公開第２００４／０２２２４７７号
【非特許文献１】Yangら著"Fully Working 1.25mm2 6T-SRAM cell with 45nm gate length TripleGate Transistors," IEDM Tech. Dig., 2003, pp. 23-26
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、同じ半導体ウエハ上のフィンのための複数の垂直寸法を作り出す半導体構造体と製造プロセスへの求めが存在する。最小の数の追加のプロセス工程を用いる、簡単で安価な半導体製造プロセスへの求めも存在する。
【００１１】
異なるフィンの垂直寸法を有する複数のフィンＦＥＴの使用による高密度ＣＭＯＳ回路への求めも存在する。
【課題を解決するための手段】
【００１２】
本発明は、上記で説明された求めに対処し、簡単で安価な少数の追加プロセス工程によって複数のフィンの垂直寸法のフィンＦＥＴデバイスを形成する構造体および方法を提供する。
【００１３】
さらに、本発明は、フィンＦＥＴデバイスのフィンに複数の垂直寸法を提供することによって、高密度高性能ＣＭＯＳデバイスの設計を可能にする。
【００１４】
本発明によると、３つ以上の異なるフィンの垂直寸法が可能になるが、本明細書では、異なるフィンの垂直寸法を有する２種類の半導体フィンによって本発明を説明する。３種類以上の半導体フィンへの本発明の適用は直截的であり、追加のマスクおよび注入プロセスしか必要としない。
【００１５】
最初に、第１の種類の半導体フィンと第２の種類の半導体フィンとの両方は、同一の高さである。両方の種類の半導体フィンは、実質的に平らな上面を備える。両方の種類の半導体フィンの実質的に平らな上面は同じ高さを有する。好ましくは、両方の種類の半導体フィンの断面は長方形である。長方形の半導体フィンの場合、両方の種類の半導体フィンは、同じ半導体フィンの底面の高さを有する。より好ましくは、どちらの種類の半導体フィンでも、半導体フィンの高さは半導体フィンの幅より大きい。任意選択として、各半導体フィンの上面およびその上に絶縁体層が形成されてもよい。
【００１６】
本発明によると、半導体の上面はフォトレジストでコーティングされ、第１の種類のフィンはパターン形成されたフォトレジストで被覆されるが、第２の種類の半導体フィンはパターン形成されたフォトレジストで被覆されないように、パターン形成される。第２の種類の半導体フィンの底部部分は注入化学種と第２の種類の半導体フィンのための元の半導体材料との合金を含むが、第２の種類の半導体フィンの上部部分は注入前と実質的に同じ半導体材料を含むように、第２の種類の半導体フィンの一部に注入化学種が注入される。その後、パターン形成されたフォトレジストは、好ましくは除去される。
【００１７】
あるいは、注入化学種の注入は、半導体フィンの形成より前であってもよい。この場合には、半導体フィンの形成の前にフォトレジストが塗布され、フォトレジストが第１の種類の半導体フィンを形成することになる第１の区域を被覆し、フォトレジストが第２の種類の半導体フィンを形成することになる第２の区域を被覆しないように、パターン形成される。注入化学種は、第２の区域の半導体材料の底部部分の中に注入され、続いてフォトレジストは除去される。別のフォトリソグラフィーと反応性イオン・エッチング（ＲＩＥ）との工程による両方の種類の半導体フィンのパターン形成によって、注入部分のまったくない第１の種類の半導体フィンと、底部部分が注入化学種と半導体材料との合金を含む第２の種類の半導体フィンとが作り出される。
【００１８】
注入後またはフォトレジスト除去後の選択的エッチング・プロセスにおいて、第２の種類の半導体フィンの上部部分の元の半導体材料と、第１の種類の半導体フィンの半導体材料とに対して、注入化学種を有する第２の種類の半導体フィンの底部部分が選択的にエッチングされ、除去される。言い換えると、注入前と実質的に同じ半導体材料を含む第２の種類の半導体フィンの上部部分と、第１の種類の半導体フィン中の半導体材料とは、実質的にほとんどエッチングされないが、注入化学種と、第２の種類の半導体フィンのための元の半導体材料との合金を含む第２の種類の半導体フィンの底部部分はエッチングされる。
【００１９】
好ましくは、次に、誘電体材料が堆積され、第２の種類の半導体フィンの底面と半導体基板との間の空間を満たす。その次に、側壁上の誘電体材料は、湿式エッチングまたは反応性イオン・エッチング（ＲＩＥ）のどちらかによってエッチングされる。好ましくは、側壁上の誘電体材料は、反応性イオン・エッチング（ＲＩＥ）によってエッチングされる。第２の種類の半導体フィンの下の誘電体材料の底部の高さは、第１の種類の第１の半導体フィンの底部の高さと同じであり、下にある半導体基板の上面と同じである。
【００２０】
両方の種類の半導体フィンの側壁上の堆積または成長のどちらかによって、ゲート誘電体が形成され、続いて、ゲート電極が堆積され、パターン形成されてゲート導電体スタックが形成される。半導体フィンの上面およびその上に厚い絶縁体層が配置されると、結果としてダブル・ゲート・フィンＦＥＴ構造体となる。この構造体では、ゲート制御は、フィンＦＥＴのそれぞれの二つの側壁上のゲート誘電体上に配置された二つの区画のゲート電極の影響しか受けない。半導体フィンの上面およびその上に絶縁体層が配置されなければ、結果としてトリプル・ゲート・フィンＦＥＴ構造体となる。この構造体では、ゲート制御は、フィンＦＥＴの二つの側壁および上面上に配置された、ゲート誘電体と接触する三つの区画のゲート電極の影響を受ける。
【００２１】
本発明の適用の特定の例として、第１のフィンを有する第１のＮＦＥＴは第１のフィンの全垂直寸法を有し、第２のフィンを有する第２のＮＦＥＴは第２のフィンの全垂直寸法の５０％を有する二つのｎ型フィンＦＥＴが、第１のフィンと第２のフィンとがＳＲＡＭ設計における末端間結合をするように形成される。ＳＲＡＭセル中の第１のｎ型フィンＦＥＴはプル・ダウンＮＦＥＴに用いられ、第２のｎ型フィンＦＥＴはパス・ゲートＮＦＥＴとして用いられる。これらの二つのフィンＦＥＴの垂直寸法の間の比は２なので、２のβ比を維持しながら、同じゲート長および同じフィン幅を有する二つのフィンＦＥＴを設計することが可能になる。注入化学種の注入深さ、従って第２の種類の半導体フィンからの半導体材料の除去量を調節することによって、最適ＳＲＡＭ設計のためのベータ比を容易に調整することができる。
【００２２】
同様な本発明の利点は、異なるフィンＦＥＴデバイスで異なる量のオン電流を利用することができる他の回路に容易に拡張することができる。
【発明を実施するための最良の形態】
【００２３】
本発明を詳しく説明する前に、従来のＳＲＡＭ構造体に関する考察が提供される。本明細書では、従来のＳＲＡＭ構造体に関する考察は、本発明によって提供される従来技術に対する利点の例を明示するために行われる。
【００２４】
図１を参照すると、従来技術によるプレーナ型ＭＯＳＦＥＴを利用する６トランジスタＳＲＡＭ構造体の例の平面概略図が示される。基板（明示的に示されていない）内に、半導体表面１０３と、ゲート電極１０４と、第一レベルの金属配線１０５と、が配置されている。ＳＲＡＭ構造体中のこれらの６つのトランジスタは、第１のプル・アップＰＦＥＴ１１０と、第１のプル・ダウンＮＦＥＴ１２０と、第１のパス・ゲートＮＦＥＴ１３０と、第２のプル・アップＰＦＥＴ１１１と、第２のプル・ダウンＮＦＥＴ１２１と、第２のパス・ゲートＮＦＥＴ１３１と、を含む。２のベータ比を維持するために、第１のプル・ダウンＮＦＥＴ１２０のための半導体区域と、第１のパス・ゲートＮＦＥＴ１３０のための対応する半導体区域との間で、異なる幅が必要なことに注目すべきである。さらに、プル・ダウンＮＦＥＴ１２０、１２１とプル・アップＰＦＥＴ１１０、１１１との間の幅の比も２であり、これによって、プル・ダウンＮＦＥＴ１２０、１２１とプル・アップＰＦＥＴ１１０、１１１との間の電流比ガンマは４となる。
【００２５】
典型的なフィンＦＥＴ製造プロセスの結果、同一の垂直寸法の半導体フィンを有するフィンＦＥＴが得られる。これは、リソグラフィーによる半導体フィンのパターン形成を容易にするために、異なるフィンＦＥＴ中の半導体フィンの物理的な幅を同じに維持する必要があるからである。また、プレーナ型ＭＯＳＦＥＴデバイスとは異なり、フィンの物理的な幅が増加しても、チャネルは半導体フィンの側壁上にあるので、チャネル幅が増加する結果にも、電流が増加する結果にもならない。従って、２のベータ比または４のガンマ比あるいはそれらの両方を維持するために、他の方法を利用しなければならない。
【００２６】
第１の手法は、プル・ダウンＮＦＥＴに２つの半導体フィンを用い、パス・ゲートＮＦＥＴに１つの半導体フィンしか用いないことである。第１の手法の結果、ＳＲＡＭ構造体のレイアウト面積が増加する。図２を参照すると、第２の手法は、チャネル長を長くすることによって、パス・ゲートＮＦＥＴ（２３０、２３１）を弱くすることである。図２を参照すると、従来技術によるフィンＦＥＴを利用する６トランジスタＳＲＡＭ構造体の例の平面概略図が示される。ＳＲＡＭ構造体中のこれらの６つのトランジスタは、第１のプル・アップＰＦＥＴ２１０と、第１のプル・ダウンＮＦＥＴ２２０と、第１のパス・ゲートＮＦＥＴ２３０と、第２のプル・アップＰＦＥＴ２１１と、第２のプル・ダウンＮＦＥＴ２２１と、第２のパス・ゲートＮＦＥＴ２３１と、を含む。半導体フィン２０３の上面と、第一レベルの金属配線２０５と、プル・アップＦＥＴおよびプル・ダウンＦＥＴ（２１０、２１１、２２０、２２１）の上のゲート電極２０４と、パス・ゲートＮＦＥＴ（２３０、２３１）の上のゲート電極２０４’と、が示される。第１のプル・ダウンＮＦＥＴ２２０のための半導体区域と、第１のパス・ゲートＮＦＥＴ２３０のための対応する半導体区域との間で、幅が同じであることに注目すべきである。しかし、パス・ゲートＮＦＥＴ（２３０、２３１）のためのゲート電極２０４’は、プル・アップＦＥＴおよびプル・ダウンＦＥＴ（２１０、２１１、２２０、２２１）のための通常のゲート電極２０４と比較すると幅が広く、この結果、パス・ゲートＮＦＥＴ（２３０、２３１）の方が長いゲート長、従って低いオン電流を有する。第２の手法の結果でも、ＳＲＡＭ構造体のためのレイアウト面積が増加し、同時に、設計において異なるチャネル長を使用することが原因となって、ゲート長の物理的寸法の変りやすさが増大する。第３の手法は、パス・ゲートＮＦＥＴのための区域内の半導体フィンの垂直寸法を小さくすることによって、パス・ゲートＮＦＥＴを弱くすることである。本発明は、少数の簡単な追加プロセス工程を用いる、第３の手法による方法および構造を提供する。
【００２７】
本発明は、本明細書では特定の６トランジスタＳＲＡＭ構造体のための図によっても説明される。これは、ＳＲＡＭ性能の強化の直面する難問のいくつかが、典型的な半導体回路の直面する難問の代表的な例だからである。例えば、ＳＲＡＭセル中のトランジスタは、サイズが小さいにもかかわらず高性能デバイスである必要があり、従って高いオン電流を必要とする。同時に、ベータ比は２に維持し、ガンマ比は４に維持する必要があり、同じ半導体構造体内で密に近接している異なるサイズのトランジスタを必要とする回路の例を示す。
【００２８】
本開示の主要部分は特定のＳＲＡＭ構造体を用いて説明されるという事実はあるが、当業者は、異なる垂直寸法の半導体フィンのための本方法および本構造体が、アナログ回路など、異なるオン電流のフィンＦＥＴを必要とし、利用する任意の回路に適用することができることを認識すべきである。
【００２９】
本発明の第１の実施態様によると、製造プロセスの開始段階における６トランジスタＳＲＡＭ構造体は図３〜６に示される。図３〜６では、リソグラフィーによって埋め込み酸化物（ＢＯＸ）層１２の上の半導体材料にパターンを形成し、エッチングすることによって、セミコンダクタ・オン・インシュレータ基板のＢＯＸ層１２の上に複数の半導体フィン１３が形成される。ＢＯＸ層１２の下の半導体材料は図に示されていない。半導体フィン１３のそれぞれは、平らな上面および長方形の断面を有する。好ましくは、必然ではないが、半導体フィン１３の垂直寸法は半導体フィン１３の幅より大きくして、半導体フィン１３の側壁上に部分的にまたは全体にわたって形成される幅の広いチャネルから高いオン電流を供給する。
【００３０】
バルク基板上に半導体フィン１３を形成することもできるが、本発明による半導体フィン１３は、好ましくは、セミコンダクタ・オン・インシュレータ基板を含む半導体基板上に形成される。本発明によって、ハイブリッド基板を使用することが現実に可能になる。この場合、ＢＯＸ層１２の上の半導体材料の異なる部分は、異なる半導体材料を含んでもよい。異なる半導体材料を含む複数の半導体フィン１３も本発明に沿っているが、本実施
態様は、半導体フィン１３の中の半導体材料は同じであるとして説明される。半導体フィン１３を構成する半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン−カーボン合金、シリコン−ゲルマニウム−カーボン合金、ヒ化ガリウム、ヒ化インジウム、リン化インジウム、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、有機半導体材料、およびその他の化合物半導体材料の一つであればよい。
【００３１】
本発明の第１の実施態様によると、半導体基板にフォトレジスト２１が塗布され、リソグラフィーによって図７〜１０に示されるようにパターン形成される。詳しくは、６トランジスタＳＲＡＭ構造体の例で、フォトレジスト２１はプル・アップＰＦＥＴおよびパス・ゲートＮＦＥＴのための区域から除去されるが、プル・ダウンＮＦＥＴはフォトレジスト２１でマスクされる。パターン形成されたフォトレジスト２１は、当分野の通常のフォトレジスト材料を含んでよい。典型的には、パターン形成されたフォトレジスト２１は、３００ｎｍから１５００ｎｍの厚さを有する。パターン形成されたフォトレジスト２１の厚さは、次の工程における注入化学種の注入がパターン形成されたフォトレジスト２１の下にある半導体フィン１３の上部に到達しないように選ばれる。
【００３２】
その次に、露出された半導体フィン１３’、すなわち、フォトレジスト２１で被覆されていない半導体フィン１３’の中に注入化学種が注入される。６トランジスタＳＲＡＭ構造体の例では、図１１〜１４に示されるように、プル・アップＰＦＥＴとパス・ゲートＮＦＥＴとが注入化学種のイオン注入に露出される。プル・ダウンＮＦＥＴはフォトレジスト２１でマスクされ、従って、注入化学種のイオン注入から遮断される。注入エネルギーも、露出された半導体フィン１３’の底部を含む半導体フィンの底部部分３３中で大部分の注入化学種が止まるように選ばれる。あるいは、上記で説明されたソフト・マスク・プロセスの代わりに、気相ドーピングまたはプラズマ・ドーピングと組み合わされたハード・マスク・プロセスが使用され、露出された半導体フィン１３’の中にドーパントを供給してもよい。
【００３３】
注入後、注入化学種をまったく含まないか、無視できる量の注入化学種しか含まない半導体フィン１３‘の上部部分２３の垂直寸法は、フォトレジスト２１の下の半導体フィン１３の垂直寸法より少なく、例えば、９０パーセントより少なく、好ましくはフォトレジスト２１の下の半導体フィン１３の垂直寸法の２０パーセントと８０パーセントとの間、最も好ましくはフォトレジスト２１の下の半導体フィン１３の垂直寸法の３０パーセントと７０パーセントとの間である。注入後、注入化学種をまったく含まないか、無視できる量の注入化学種しか含まない半導体フィン１３’の上部部分２３の垂直寸法は、半導体フィン１３の上面を含む。注入後、露出された半導体フィン１３’は、注入化学種をまったく含まないか、無視できる量の注入化学種しか含まない上部部分２３と、注入化学種と半導体フィン１３’内の元の半導体材料との合金を含む底部部分３３とを含む。露出された半導体フィン１３’の垂直寸法と、フォトレジスト２１の下の半導体フィン１３の垂直寸法とは、実質的に同じである。
【００３４】
注入化学種は、露出された半導体フィン１３’の注入された底部部分３３内に形成された注入化学種と半導体材料との合金が、次の選択的エッチング・プロセス時に、注入化学種のない半導体材料より速くエッチングすることができるように選ばれる。注入化学種のない半導体材料は、以後、「第１の種類の半導体フィン」と呼ばれる、注入化学種の注入に露出されなかった半導体フィン１３の中と、以後、「第２の種類の半導体フィン」と呼ばれる注入化学種の注入に露出された半導体フィン１３’の上部部分２３の中との両方に存在する。従って、選択的エッチング・プロセスは、露出された半導体フィン１３’の底部部分３３の中の注入化学種と半導体材料との合金をエッチングするが、第１の種類の半導体フィン１３の中の半導体材料と、第２の種類の半導体フィン１３’の上部部分２３の中の半導体材料との両方に対して選択的である必要がある。すなわち、これらの両方の半導体材料をほとんどエッチングしないか、あるいはまったくエッチングしない方がよい。
【００３５】
この時点で、好ましくは、フォトレジスト２１は除去される。第２の種類の半導体フィン１３’の下の底部部分３３は、上記で説明された性質を有する選択的エッチング・プロセスに曝露される。選択的エッチングの後、第２の種類の半導体フィン１３’の下の底部部分３３は、図１５〜１８に示されるように除去されている。本発明の第１の実施態様の一例では、基板は、シリコン酸化物を含むＢＯＸ層１２を有するシリコン・オン・インシュレータ基板である。第１の種類の半導体フィン１３および第２の種類の半導体フィン１３’は、単結晶シリコンを含む。注入化学種は、ゲルマニウムを含む。ゲルマニウム注入の線量は、第２の種類の半導体フィン１３’の底部部分３３の中のゲルマニウム含量が、ゲルマニウムの原子濃度で０．５％から２０％、好ましくはゲルマニウムの原子濃度で１％から１０％、最も好ましくは原子濃度で２％から４％となるようにする。選択的エッチング・プロセスは、ＣＦ４およびＣＨＦ３などのＣＨｘＦｙガス類を含む反応性イオン・エッチング（ＲＩＥ）プロセスである。そのようなＲＩＥの化学反応によって、純シリコン材料に対して１０：１から最大４０：１のゲルマニウム含有シリコンの選択性が当分野で知られている。
【００３６】
第２の種類の半導体フィン１３’の上部部分２３は、注入前と実質的に同じ半導体材料を含み、第１の種類の半導体フィン１３の中の半導体材料は選択的エッチング時にほとんどエッチングされない。好ましくは、これらの構造体からのエッチングされる半導体材料の量は最小限であり、最も好ましくは、エッチングされる量は皆無である。
【００３７】
この時点で、第２の種類の半導体フィン１３’からは、上部部分２３だけが残っている。従って、第２の種類の半導体フィン１３’の上部部分２３の垂直寸法が第２の種類の半導体フィン１３’自体の垂直寸法となる。しかし、第１の種類の半導体フィン１３の垂直寸法は、第１の種類の半導体フィン１３の元の垂直寸法と実質的に同一である。この結果、得られた構造体の第２の種類の半導体フィン１３’は、短くなった半導体フィン、すなわち、垂直寸法が小さくなった半導体フィンを有する。本発明の第１の実施態様によると、底部部分３３が除去された後、第２の種類の半導体フィン１３’の垂直寸法は、第１の種類の半導体フィン１３の垂直寸法の９０パーセントより小さく、好ましくは第１の種類の半導体フィン１３の垂直寸法の２０パーセントと８０パーセントとの間、最も好ましくは第１の種類の半導体フィン１３の垂直寸法の３０パーセントと７０パーセントとの間である。機械的支持がないことによる第２の種類の半導体フィン１３‘からの残る上部部分２３の落下を防ぐために、第２の種類の半導体フィン１３’の少なくとも１つの側面は、第１の種類の半導体フィン１３に構造的に接続される。従って、第２の種類の半導体フィン１３‘は、少なくとも一つの第１の種類の半導体フィン１３に接触して隣接している。
【００３８】
本発明の説明において、用語「高さ」は、半導体基板の表面から半導体基板に垂直な方向に測定された構成部品の位置を指す。用語「垂直寸法」は、他の構成部品または基板に対する構成部品の相対的な位置を指すのではなく、構成部品自体の固有の寸法を指す。従って、半導体フィンの垂直寸法は、他のいかなる構成部品も基準とせず、フィンの底面からフィンの上面へ測定される。しかし、半導体フィンの上部または底部の高さは、構造体の他の構成部品、例えば下にある基板の上面を基準として測定される。
【００３９】
本発明の特徴は、図１６、１７、１８に示されるように、第１の種類の半導体フィン１３の上面の高さと第２の種類の半導体フィン１３’の上部部分２３の上面の高さとが等しいことである。ＢＯＸ層１２の上面は平ら、すなわち、半導体基板の背面からの垂直高さが同じなので、第１の種類の半導体フィンおよび第２の種類の半導体フィン１３、１３’の上面の高さは、ＢＯＸ層１２の上面から容易に測定することができる。これが、半導体フィンの「全」寸法であり、第１の種類の半導体フィン１３だけがこれを有する。第２の種類の半導体フィンは、半導体フィンの全高より小さな、「小さくなった」垂直高さを有する。第１の種類の半導体フィン１３の垂直寸法と第２の種類の半導体フィン１３’の垂直寸法との差は、これらの半導体フィン１３、１３’の底面の高さの差の結果として得られる。第２の種類の半導体フィン１３’の底部部分３３を除去した結果として、第２の種類の半導体フィン１３’のそれぞれの底面とＢＯＸ層１２との間に空間（空隙）が形成される。第２の種類の半導体フィン１３’の下の空間の底部の高さは、この時点で、第１の種類の半導体フィン１３の底部の高さと同じであり、下にあるＢＯＸ層１２の上面と同じである。
【００４０】
好ましくは、次に、誘電体材料１４が堆積され、第２の種類の半導体フィン１３’の底面とＢＯＸ層１２との間の空間を満たす。誘電体材料１４は、酸化物、窒化物、酸窒化物またはそれらの積層であってもよい。好ましくは、誘電体材料１４は、化学的気相堆積（ＣＶＤ）プロセスによって堆積される。第１の種類の半導体フィン１３および第２の種類の半導体フィン１３’の側壁を被覆する誘電体材料１４は、エッチング・プロセスによってエッチングされ、両方の種類の半導体フィン１３、１３’から半導体表面が露出される。半導体フィン１３、１３’の側壁から誘電体膜を除去するためのエッチング・プロセスは、湿式エッチングまたはＲＩＥによって実現してもよい。好ましくは、半導体フィン１３、１３’の側壁からの誘電体膜の除去のためのエッチング・プロセスは、ＲＩＥによって実現される。好ましくは、第２の種類の半導体フィン１３’の下の誘電体材料１４の底部の高さは、第１の種類の半導体フィン１３の底部の高さと同じであり、下にあるＢＯＸ層１２の上面の高さとも一致する。その結果、得られた構造体は、図１９〜２２に示される。
【００４１】
その次に、第１の種類の半導体のフィン（ファセット）１３と第２の種類の半導体フィン（ファセット）１３’との側壁および上面にゲート誘電体１６が形成される。ゲート誘電体１６は、熱成長酸化物であってもよく、あるいは、化学的気相堆積法（ＣＶＤ）または原子層堆積法（ＡＬＤ）によって堆積された高ｋ誘電体材料であってもよい。好ましくは、ゲート誘電体１６は、ＳｉＯ２、酸窒化物、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３およびそれらの混合物からなる群から選ばれる少なくとも１つの材料を含む。
【００４２】
ゲート導電体スタックが堆積され、パターン形成されてゲート電極１８が形成される。ゲート電極１８は、ゲート誘電体１６の上に配置され、ゲート誘電体１６と接触する。ゲート電極１８を構成するゲート導電体スタックは、ポリシリコン層、ポリシリコン層とシリサイド層との積層、または金属を含む積層を含む。好ましくは、ゲート電極１８は金属ゲート電極であり、金属ゲート電極は、ゲート誘電体１６の上に配置され、ゲート誘電体１６と接触し、ポリシリコン、ＴａＮ、ＴｉＮ、ＷＮ、その他の高融点金属窒化物およびそれらの混合物からなる群から選ばれる少なくとも１つの材料を含む。
【００４３】
ポリシリコン層を含む典型的なゲート導電体スタックは、１００ｎｍの厚さを有する。フォトレジストが塗布され、リソグラフィーによってパターン形成され、続いてゲート・スタック・エッチングが行われてゲート電極１８が形成される。
【００４４】
ゲート電極１８が形成された後、ハロ注入および拡張注入が行われる。ハロ注入および拡張注入は、ｎ型フィンＦＥＴのためと、ｐ型フィンＦＥＴのためとで別個に実行される。その次に、スペーサ誘電体の堆積とスペーサＲＩＥとによって、スペーサ１９が形成される。スペーサ１９は、一回の堆積と一回のＲＩＥとで形成してもよく、あるいは、異なるスペーサ誘電体層の複数回の堆積と、合間にまた別のハロ注入または拡張注入を行う複数のＲＩＥとで形成してもよい。典型的なスペーサ誘電体材料は、酸化物、窒化物、酸窒化物およびそれらの積層を含む。図２３〜２６は、本発明の第１の実施態様によるＳＲＡＭ構造体の例の構造を示す。ハロ注入または拡張注入に関する詳細は示されていない。ゲート電極１８がポリシリコン層を含むなら、ｐ型フィンＦＥＴおよびｎ型フィンＦＥＴは、図２４に示されるものと異なるドーピングを受ける。典型的に、図２４で「Ｎ」と標示されたｎ型フィンＦＥＴのポリシリコンゲートはｎ型ドーパントでドーピングされ、図２４で「Ｐ」と標示されたｐ型フィンＦＥＴのポリシリコンゲートはｐ型ドーパントでドーピングされる。スペーサ１９が形成された後、ソース／ドレイン注入が実行される。ハロ注入および拡張注入の場合と同じく、ソース／ドレイン注入は、それぞれの注入時に一方の種類のフィンＦＥＴをマスクしながら他方の種類を露出させることによって、ｎ型フィンＦＥＴとｐ型フィンＦＥＴとで別個に実行される。
【００４５】
本発明の第１の実施態様によると、ゲート電極１８は、逆Ｕ字形状を有し、上部からと二つの側面からとの両方でゲート誘電体１６と接触している。従って、その結果、トリプル・ゲート・フィンＦＥＴ構造体となる。異なる半導体フィンの垂直寸法を有するフィンＦＥＴが得られる。フィンＦＥＴの上面の高さは同じであるが、フィンＦＥＴの底面は異なる。注入エネルギー、従って注入化学種の深さを調節することによって、垂直寸法が小さくなった第２の種類の半導体フィン１３’の上部部分２３の垂直寸法は、デバイス調整のために変化させることができる。３つ以上の垂直高さが必要なら、注入化学種に対して異なる注入エネルギーを有する複数の注入マスクを利用して、必要な数の異なる半導体フィンの垂直寸法を有するフィンＦＥＴを内部に作り出すことができる。
【００４６】
本発明の第２の実施態様によると、半導体フィン１３のパターン形成前に、成長または堆積によって、本明細書では「上部誘電体層」１５と呼ばれる絶縁体層が形成される。成長が用いられるなら、熱シリコン酸化物が典型的であるが、堆積プロセスが用いられるなら、ＣＶＤ酸化物およびＣＶＤ窒化物などのさまざまなその他の誘電体材料が利用できる。上部誘電体層１５は、半導体フィン１３とともにパターン形成され、プロセス工程を通して構造体の一部として半導体フィンの上にとどまり、図２７〜３０に示される最終構造体中に集積化される。第２の実施態様では、上部誘電体層１５の形成後、第１の実施態様と同一のプロセスが使用される。図２７〜３０は、ゲート誘電体が熱成長酸化物の場合を示すが、当業者は、高ｋゲート誘電体を用いても、上部誘電体層１５の上に高ｋゲート誘電体を巻き付けることが、構造体中の唯一の差異であることを認識する。
【００４７】
本発明の第１の実施態様と第２の実施態様との間の差異は、フィンＦＥＴのチャネルのために半導体フィン１３、１３’の上面を用いることである。本発明の第２の実施態様によると、これらの上面はチャネルとして用いられず、その結果、ダブル・ゲート・フィンＦＥＴ構造体となる。異なる半導体フィンの垂直寸法のフィンＦＥＴが利用可能であり、３つ以上の異なる垂直寸法を有するフィンを導入することができるという特徴は、本発明の第１の実施態様による特徴と同一である。
【００４８】
本発明の第３の実施態様によると、半導体フィンを形成する前に注入化学種が注入される。この場合、半導体フィンを形成する前に、フォトレジストが塗布され、第１の種類の半導体フィンが後で形成される第１の区域をレジストが被覆するようにパターン形成される。第２の種類の半導体フィンが後で形成される第２の区域からフォトレジストが除去される。第２の区域内の半導体材料の底部部分の中に注入化学種が注入される。次に、フォトレジストは除去され、半導体フィンのパターン形成のための別のフォトレジストと反応性イオン・エッチングとが組み合わされて用いられ、両方の種類の半導体フィンが同時に形成される。半導体フィンを形成した後、本発明の第２の実施態様による構造体は、図１１〜１５に示された構造体と同じであり、唯一の差異は、本発明の第３の実施態様によって得られる構造体中には、図１１〜１５に示されていたフォトレジスト２１がないことである。その後のプロセス工程および構造体は、本発明の第１の実施態様と同じである。
【００４９】
本発明の第４の実施態様によると、本発明の第２の実施態様におけるように、半導体フィン１３をパターン形成する前に、成長または堆積のどちらかによって、上部誘電体層が形成される。これに続いて、本発明の第３の実施態様におけると同じく、同じプロセス工程を用いて、半導体フィンを形成する前に注入化学種が注入される。次に、フォトレジストは除去され、半導体フィンのパターン形成のための別のフォトレジストと反応性イオン・エッチングとが組み合わされて用いられ、両方の種類の半導体フィンが同時に形成される。半導体フィンのそれぞれは、同一の平面面積の上部誘電体層の一部分を上面および上面より上に有する。半導体フィンを形成した後、本発明の第４の実施態様による構造体は、図１１〜１５に示された構造体と同様であり、差異は、フォトレジスト２１が存在しないことと、本発明の第４実施態様によって得られる構造体では、半導体フィンの上面および上面より上に上部誘電体層の一部分が存在することである。その後のプロセス工程および構造体は、本発明の第１の実施態様と同じである。
【００５０】
特定の実施態様によって本発明を説明してきたが、上述の説明を見れば、多数の代替形、変更形および変化形が当業者には明らかになる。従って、本発明は、本発明の範囲および技術思想および以下の請求項に属するすべてのそのような代替形、変更形および変化形を包含するものとする。
【図面の簡単な説明】
【００５１】
【図１】プレーナ型ＭＯＳＦＥＴを利用する従来技術ＳＲＡＭ構造体の平面図である。
【図２】異なるゲート長を有するフィンＦＥＴを利用する従来技術ＳＲＡＭ構造体の平面図である。
【図３】本発明による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の、プロセス工程のある段階における平面図である。
【図４】図３の平面図のラインＢ−Ｂ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図５】図３の平面図のラインＣ−Ｃ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図６】図３の平面図のラインＤ−Ｄ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図７】本発明による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の、プロセス工程のある段階における平面図である。
【図８】図７の平面図のラインＢ−Ｂ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図９】図７の平面図のラインＣ−Ｃ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１０】図７の平面図のラインＤ−Ｄ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１１】本発明による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の、プロセス工程のある段階における平面図である。
【図１２】図１１の平面図のラインＢ−Ｂ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１３】図１１の平面図のラインＣ−Ｃ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１４】図１１の平面図のラインＤ−Ｄ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１５】本発明による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の、プロセス工程のある段階における平面図である。
【図１６】図１５の平面図のラインＢ−Ｂ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１７】図１５の平面図のラインＣ−Ｃ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１８】図１５の平面図のラインＤ−Ｄ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１９】本発明による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の、プロセス工程のある段階における平面図である。
【図２０】図１９の平面図のラインＢ−Ｂ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２１】図１９の平面図のラインＣ−Ｃ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２２】図１９の平面図のラインＤ−Ｄ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２３】本発明の第１の実施態様による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の平面図である。
【図２４】図２３のラインＢ−Ｂ’に沿った、本発明の第一実施態様によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２５】図２３のラインＣ−Ｃ’に沿った、本発明の第一実施態様によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２６】図２３のラインＤ−Ｄ’に沿った、本発明の第一実施態様によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２７】本発明の第２の実施態様による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の平面図である。
【図２８】図２７のラインＢ−Ｂ’に沿った、本発明の第一実施態様によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２９】図２７のラインＣ−Ｃ’に沿った、本発明の第一実施態様によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図３０】図２７のラインＤ−Ｄ’に沿った、本発明の第一実施態様によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【技術分野】
【０００１】
本発明は、半導体デバイスに関する。詳しくは、本発明は、フィンＦＥＴデバイスに関する。
【背景技術】
【０００２】
フィンＦＥＴトランジスタは、ＭＯＳＦＥＴトランジスタであり、チャネルの２つの側、３つの側または４つの側にゲート電極が配置されるか、あるいはチャネルの周りにゲート電極が巻き付けられ、ゲート電極とチャネルとをゲート誘電体が分離している。ダブル・ゲート・フィンＦＥＴはダブル・ゲート配置を利用し、この場合、ゲート電極はチャネルの二つの相対する側に配置される。トリプル・ゲート・フィンＦＥＴでは、ゲート電極は、典型的には長方形のトランジスタのチャネルのもう１つの側に配置される。クアドルプル（４重）ゲート・フィンＦＥＴまたは巻き付け型ゲート・フィンＦＥＴでは、ゲート電極はチャネルの４つの側に配置される。ゲート電極がフィンＦＥＴのチャネルを制御する側の数が増加すると、フィンＦＥＴ中のチャネルの制御性能は、プレーナ型ＭＯＳＦＥＴと比較して向上する。チャネルの制御が向上すると、デバイス寸法を小さくし、短チャネル効果を少なくすると同時に、高速でスイッチすることができる電流を大きくすることができる。これらのデバイスは、ＭＯＳＦＥＴを形成するためにフィン側壁が用いられるので、「フィンＦＥＴ」という総称を付けられた。フィンＦＥＴデバイスは、同程度の最小加工寸法を利用する主流ＣＭＯＳ技術よりスイッチング時間は速く、電流密度は同等以上であり、短チャネル効果の制御ははるかに向上している。
【０００３】
典型的なフィンＦＥＴ構造体では、基板上に横向きまたは辺方向に設置された半導体「フィン」の垂直側壁上に少なくとも１つの水平なチャネルが提供される。典型的には、フィンは、実質的に長方形の断面を有する単結晶半導体材料を含む。典型的には、フィンＦＥＴ構造体に用いられる半導体区域の単位面積あたりのオン電流を高くすることができるように、フィンの高さはフィンの幅より大きくする。所望の短チャネル効果（ＳＣＥ）の制御が可能になるように、デバイスのチャネル領域内の半導体フィンを十分に薄くして、完全欠乏半導体デバイスが形成されるのを確実にする。典型的には、短チャネル効果を良好に制御することができるように、フィンＦＥＴ中のフィンの厚さまたは水平幅は、そのゲート長の３分の２未満にする。
【０００４】
多くの場合、逆Ｕ字形ゲート電極が半導体フィンの中央区間をまたぎ、ゲート誘電体層を覆う。典型的なダブル・ゲート・フィンＦＥＴでは、互いに相対する２つの半導体フィン側壁のそれぞれの上にゲート誘電体層およびゲート導電体が配置される。フィンの上面と逆Ｕ字形ゲート電極の上部部分との間には、フィンの上面が上にあるゲート電極の部分によって直接制御されないように、十分な厚さのスペーサ材料が配置される。典型的なトリプル・ゲート・フィンＦＥＴでは、２つの半導体フィン側壁の上、およびフィン構造体の上面の上にも、通常、逆Ｕ字形のゲート電極が配置される。フィンの上面は、ゲート誘電体層によってのみゲート電極の上部部分から分離され、従って、ゲート電極によって制御される。半導体フィンの末端部分であるソース領域およびドレイン領域の上で、ゲート電極または他のマスク層をマスクとして用いてイオン注入が実行され、ハロ・ドーピング、拡張ドーピングおよびソース／ドレイン・ドーピングが提供される。
【０００５】
フィンＦＥＴは、向上されたＭＯＳＦＥＴ性能を提供するが、その一方で固有の設計上の難問を提起する。プレーナ型ＭＯＳＦＥＴデバイスには、リソグラフィー最小寸法より大きなデバイスの幅に関して事実上なんの制限もなく、従って、プレーナ型ＭＯＳＦＥＴのサイズは任意に調節することができるが、典型的なフィンＦＥＴは、同一のフィンの垂直寸法を有し、それによって、フィンＦＥＴのサイズは、所定のチャネル長の場合、最小サイズのフィンＦＥＴの整数倍に限定される。言い換えると、プレーナ型ＭＯＳＦＥＴには、トランジスタのオン電流とオフ電流とを制御するために二つのパラメータ、すなわちチャネルの幅Ｗと長さＬとがあるが、すべてのフィンＦＥＴでは、フィンの高さ、従って、チャネルの幅は一定なので、フィンＦＥＴには１つのパラメータ、すなわちフィンＦＥＴの長さＬしかない。従って、オフ電流に対するオン電流の比を定めるトランジスタ長Ｌの所定の値に対して、個別のフィンからのオン電流の量は一定である。フィンＦＥＴで複数のフィンを用いれば整数倍の全電流が提供されるが、個別のフィンのオン電流を非整数分率または非整数倍にするためには、自明でないまたは手の込んだプロセス加工方式または構造体あるいはその両方が必要になる。さらに、複数のフィンを使用すると、シリコン表面積を多く用いる傾向があり、デバイス設計の面積効率が低下する。
【０００６】
しかし、高性能集積回路の設計では、多くの場合、異なるオン電流を有するトランジスタが要求される。１つのそのような例は、６トランジスタＳＲＡＭセルである。この場合、ＳＲＡＭセルの最適性能のためにベータ比（パス・ゲートＮＦＥＴのオン電流に対するプル・ダウンＮＦＥＴのオン電流の比）をほぼ２に維持する必要がある。
【０００７】
非特許文献１に例が示されているように、フィンＦＥＴデバイスの長さを変化させてフィンＦＥＴのオン電流を減らすことはできるが、長いチャネル長を使用するほど、多くのシリコン基板面積を消費するばかりか、光学的近接効果補正の複雑さによるゲート長の物理的寸法の変わり易さに関する変数も加わる。さらに、異なるゲート長は、異なる短チャネル効果を生じ、それによって、しきい値電圧不整合またはＶｄｄ変化によって誘起されるベータ比の変動が引き起こされる可能性がある。
【０００８】
特許文献１による別の手法は、第１の半導体フィンと、異なる高さを有する第２の半導体フィンとを備えるフィンＦＥＴデバイスを開示し、第２の半導体フィンの高さに対する第１の半導体フィンの高さの比の調節を用いてトランジスタの性能を調整している。しかし、このプロセスでは、熱酸化プロセスを用いてフィンの高さを小さくするので、ハードマスクを用いる必要がある。ハードマスク材料の堆積、フォトレジストの塗布およびリソグラフィーによるパターン形成、リソグラフィー・パターンのハードマスクへの転写および熱酸化など、多くのプロセス工程が必要である。酸化すると、酸化によって引き起こされる体積膨張によって表面レベルが高くなり、基板の高さの垂直変化を引き起こし、次のリソグラフィー・プロセス時に使用可能な焦点深度を減らし、プリントされたリソグラフィー画像のＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｓｉｏｎ：レジストパターン線幅）変化の原因となることがある。
【０００９】
【特許文献１】米国特許出願公開第２００４／０２２２４７７号
【非特許文献１】Yangら著"Fully Working 1.25mm2 6T-SRAM cell with 45nm gate length TripleGate Transistors," IEDM Tech. Dig., 2003, pp. 23-26
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、同じ半導体ウエハ上のフィンのための複数の垂直寸法を作り出す半導体構造体と製造プロセスへの求めが存在する。最小の数の追加のプロセス工程を用いる、簡単で安価な半導体製造プロセスへの求めも存在する。
【００１１】
異なるフィンの垂直寸法を有する複数のフィンＦＥＴの使用による高密度ＣＭＯＳ回路への求めも存在する。
【課題を解決するための手段】
【００１２】
本発明は、上記で説明された求めに対処し、簡単で安価な少数の追加プロセス工程によって複数のフィンの垂直寸法のフィンＦＥＴデバイスを形成する構造体および方法を提供する。
【００１３】
さらに、本発明は、フィンＦＥＴデバイスのフィンに複数の垂直寸法を提供することによって、高密度高性能ＣＭＯＳデバイスの設計を可能にする。
【００１４】
本発明によると、３つ以上の異なるフィンの垂直寸法が可能になるが、本明細書では、異なるフィンの垂直寸法を有する２種類の半導体フィンによって本発明を説明する。３種類以上の半導体フィンへの本発明の適用は直截的であり、追加のマスクおよび注入プロセスしか必要としない。
【００１５】
最初に、第１の種類の半導体フィンと第２の種類の半導体フィンとの両方は、同一の高さである。両方の種類の半導体フィンは、実質的に平らな上面を備える。両方の種類の半導体フィンの実質的に平らな上面は同じ高さを有する。好ましくは、両方の種類の半導体フィンの断面は長方形である。長方形の半導体フィンの場合、両方の種類の半導体フィンは、同じ半導体フィンの底面の高さを有する。より好ましくは、どちらの種類の半導体フィンでも、半導体フィンの高さは半導体フィンの幅より大きい。任意選択として、各半導体フィンの上面およびその上に絶縁体層が形成されてもよい。
【００１６】
本発明によると、半導体の上面はフォトレジストでコーティングされ、第１の種類のフィンはパターン形成されたフォトレジストで被覆されるが、第２の種類の半導体フィンはパターン形成されたフォトレジストで被覆されないように、パターン形成される。第２の種類の半導体フィンの底部部分は注入化学種と第２の種類の半導体フィンのための元の半導体材料との合金を含むが、第２の種類の半導体フィンの上部部分は注入前と実質的に同じ半導体材料を含むように、第２の種類の半導体フィンの一部に注入化学種が注入される。その後、パターン形成されたフォトレジストは、好ましくは除去される。
【００１７】
あるいは、注入化学種の注入は、半導体フィンの形成より前であってもよい。この場合には、半導体フィンの形成の前にフォトレジストが塗布され、フォトレジストが第１の種類の半導体フィンを形成することになる第１の区域を被覆し、フォトレジストが第２の種類の半導体フィンを形成することになる第２の区域を被覆しないように、パターン形成される。注入化学種は、第２の区域の半導体材料の底部部分の中に注入され、続いてフォトレジストは除去される。別のフォトリソグラフィーと反応性イオン・エッチング（ＲＩＥ）との工程による両方の種類の半導体フィンのパターン形成によって、注入部分のまったくない第１の種類の半導体フィンと、底部部分が注入化学種と半導体材料との合金を含む第２の種類の半導体フィンとが作り出される。
【００１８】
注入後またはフォトレジスト除去後の選択的エッチング・プロセスにおいて、第２の種類の半導体フィンの上部部分の元の半導体材料と、第１の種類の半導体フィンの半導体材料とに対して、注入化学種を有する第２の種類の半導体フィンの底部部分が選択的にエッチングされ、除去される。言い換えると、注入前と実質的に同じ半導体材料を含む第２の種類の半導体フィンの上部部分と、第１の種類の半導体フィン中の半導体材料とは、実質的にほとんどエッチングされないが、注入化学種と、第２の種類の半導体フィンのための元の半導体材料との合金を含む第２の種類の半導体フィンの底部部分はエッチングされる。
【００１９】
好ましくは、次に、誘電体材料が堆積され、第２の種類の半導体フィンの底面と半導体基板との間の空間を満たす。その次に、側壁上の誘電体材料は、湿式エッチングまたは反応性イオン・エッチング（ＲＩＥ）のどちらかによってエッチングされる。好ましくは、側壁上の誘電体材料は、反応性イオン・エッチング（ＲＩＥ）によってエッチングされる。第２の種類の半導体フィンの下の誘電体材料の底部の高さは、第１の種類の第１の半導体フィンの底部の高さと同じであり、下にある半導体基板の上面と同じである。
【００２０】
両方の種類の半導体フィンの側壁上の堆積または成長のどちらかによって、ゲート誘電体が形成され、続いて、ゲート電極が堆積され、パターン形成されてゲート導電体スタックが形成される。半導体フィンの上面およびその上に厚い絶縁体層が配置されると、結果としてダブル・ゲート・フィンＦＥＴ構造体となる。この構造体では、ゲート制御は、フィンＦＥＴのそれぞれの二つの側壁上のゲート誘電体上に配置された二つの区画のゲート電極の影響しか受けない。半導体フィンの上面およびその上に絶縁体層が配置されなければ、結果としてトリプル・ゲート・フィンＦＥＴ構造体となる。この構造体では、ゲート制御は、フィンＦＥＴの二つの側壁および上面上に配置された、ゲート誘電体と接触する三つの区画のゲート電極の影響を受ける。
【００２１】
本発明の適用の特定の例として、第１のフィンを有する第１のＮＦＥＴは第１のフィンの全垂直寸法を有し、第２のフィンを有する第２のＮＦＥＴは第２のフィンの全垂直寸法の５０％を有する二つのｎ型フィンＦＥＴが、第１のフィンと第２のフィンとがＳＲＡＭ設計における末端間結合をするように形成される。ＳＲＡＭセル中の第１のｎ型フィンＦＥＴはプル・ダウンＮＦＥＴに用いられ、第２のｎ型フィンＦＥＴはパス・ゲートＮＦＥＴとして用いられる。これらの二つのフィンＦＥＴの垂直寸法の間の比は２なので、２のβ比を維持しながら、同じゲート長および同じフィン幅を有する二つのフィンＦＥＴを設計することが可能になる。注入化学種の注入深さ、従って第２の種類の半導体フィンからの半導体材料の除去量を調節することによって、最適ＳＲＡＭ設計のためのベータ比を容易に調整することができる。
【００２２】
同様な本発明の利点は、異なるフィンＦＥＴデバイスで異なる量のオン電流を利用することができる他の回路に容易に拡張することができる。
【発明を実施するための最良の形態】
【００２３】
本発明を詳しく説明する前に、従来のＳＲＡＭ構造体に関する考察が提供される。本明細書では、従来のＳＲＡＭ構造体に関する考察は、本発明によって提供される従来技術に対する利点の例を明示するために行われる。
【００２４】
図１を参照すると、従来技術によるプレーナ型ＭＯＳＦＥＴを利用する６トランジスタＳＲＡＭ構造体の例の平面概略図が示される。基板（明示的に示されていない）内に、半導体表面１０３と、ゲート電極１０４と、第一レベルの金属配線１０５と、が配置されている。ＳＲＡＭ構造体中のこれらの６つのトランジスタは、第１のプル・アップＰＦＥＴ１１０と、第１のプル・ダウンＮＦＥＴ１２０と、第１のパス・ゲートＮＦＥＴ１３０と、第２のプル・アップＰＦＥＴ１１１と、第２のプル・ダウンＮＦＥＴ１２１と、第２のパス・ゲートＮＦＥＴ１３１と、を含む。２のベータ比を維持するために、第１のプル・ダウンＮＦＥＴ１２０のための半導体区域と、第１のパス・ゲートＮＦＥＴ１３０のための対応する半導体区域との間で、異なる幅が必要なことに注目すべきである。さらに、プル・ダウンＮＦＥＴ１２０、１２１とプル・アップＰＦＥＴ１１０、１１１との間の幅の比も２であり、これによって、プル・ダウンＮＦＥＴ１２０、１２１とプル・アップＰＦＥＴ１１０、１１１との間の電流比ガンマは４となる。
【００２５】
典型的なフィンＦＥＴ製造プロセスの結果、同一の垂直寸法の半導体フィンを有するフィンＦＥＴが得られる。これは、リソグラフィーによる半導体フィンのパターン形成を容易にするために、異なるフィンＦＥＴ中の半導体フィンの物理的な幅を同じに維持する必要があるからである。また、プレーナ型ＭＯＳＦＥＴデバイスとは異なり、フィンの物理的な幅が増加しても、チャネルは半導体フィンの側壁上にあるので、チャネル幅が増加する結果にも、電流が増加する結果にもならない。従って、２のベータ比または４のガンマ比あるいはそれらの両方を維持するために、他の方法を利用しなければならない。
【００２６】
第１の手法は、プル・ダウンＮＦＥＴに２つの半導体フィンを用い、パス・ゲートＮＦＥＴに１つの半導体フィンしか用いないことである。第１の手法の結果、ＳＲＡＭ構造体のレイアウト面積が増加する。図２を参照すると、第２の手法は、チャネル長を長くすることによって、パス・ゲートＮＦＥＴ（２３０、２３１）を弱くすることである。図２を参照すると、従来技術によるフィンＦＥＴを利用する６トランジスタＳＲＡＭ構造体の例の平面概略図が示される。ＳＲＡＭ構造体中のこれらの６つのトランジスタは、第１のプル・アップＰＦＥＴ２１０と、第１のプル・ダウンＮＦＥＴ２２０と、第１のパス・ゲートＮＦＥＴ２３０と、第２のプル・アップＰＦＥＴ２１１と、第２のプル・ダウンＮＦＥＴ２２１と、第２のパス・ゲートＮＦＥＴ２３１と、を含む。半導体フィン２０３の上面と、第一レベルの金属配線２０５と、プル・アップＦＥＴおよびプル・ダウンＦＥＴ（２１０、２１１、２２０、２２１）の上のゲート電極２０４と、パス・ゲートＮＦＥＴ（２３０、２３１）の上のゲート電極２０４’と、が示される。第１のプル・ダウンＮＦＥＴ２２０のための半導体区域と、第１のパス・ゲートＮＦＥＴ２３０のための対応する半導体区域との間で、幅が同じであることに注目すべきである。しかし、パス・ゲートＮＦＥＴ（２３０、２３１）のためのゲート電極２０４’は、プル・アップＦＥＴおよびプル・ダウンＦＥＴ（２１０、２１１、２２０、２２１）のための通常のゲート電極２０４と比較すると幅が広く、この結果、パス・ゲートＮＦＥＴ（２３０、２３１）の方が長いゲート長、従って低いオン電流を有する。第２の手法の結果でも、ＳＲＡＭ構造体のためのレイアウト面積が増加し、同時に、設計において異なるチャネル長を使用することが原因となって、ゲート長の物理的寸法の変りやすさが増大する。第３の手法は、パス・ゲートＮＦＥＴのための区域内の半導体フィンの垂直寸法を小さくすることによって、パス・ゲートＮＦＥＴを弱くすることである。本発明は、少数の簡単な追加プロセス工程を用いる、第３の手法による方法および構造を提供する。
【００２７】
本発明は、本明細書では特定の６トランジスタＳＲＡＭ構造体のための図によっても説明される。これは、ＳＲＡＭ性能の強化の直面する難問のいくつかが、典型的な半導体回路の直面する難問の代表的な例だからである。例えば、ＳＲＡＭセル中のトランジスタは、サイズが小さいにもかかわらず高性能デバイスである必要があり、従って高いオン電流を必要とする。同時に、ベータ比は２に維持し、ガンマ比は４に維持する必要があり、同じ半導体構造体内で密に近接している異なるサイズのトランジスタを必要とする回路の例を示す。
【００２８】
本開示の主要部分は特定のＳＲＡＭ構造体を用いて説明されるという事実はあるが、当業者は、異なる垂直寸法の半導体フィンのための本方法および本構造体が、アナログ回路など、異なるオン電流のフィンＦＥＴを必要とし、利用する任意の回路に適用することができることを認識すべきである。
【００２９】
本発明の第１の実施態様によると、製造プロセスの開始段階における６トランジスタＳＲＡＭ構造体は図３〜６に示される。図３〜６では、リソグラフィーによって埋め込み酸化物（ＢＯＸ）層１２の上の半導体材料にパターンを形成し、エッチングすることによって、セミコンダクタ・オン・インシュレータ基板のＢＯＸ層１２の上に複数の半導体フィン１３が形成される。ＢＯＸ層１２の下の半導体材料は図に示されていない。半導体フィン１３のそれぞれは、平らな上面および長方形の断面を有する。好ましくは、必然ではないが、半導体フィン１３の垂直寸法は半導体フィン１３の幅より大きくして、半導体フィン１３の側壁上に部分的にまたは全体にわたって形成される幅の広いチャネルから高いオン電流を供給する。
【００３０】
バルク基板上に半導体フィン１３を形成することもできるが、本発明による半導体フィン１３は、好ましくは、セミコンダクタ・オン・インシュレータ基板を含む半導体基板上に形成される。本発明によって、ハイブリッド基板を使用することが現実に可能になる。この場合、ＢＯＸ層１２の上の半導体材料の異なる部分は、異なる半導体材料を含んでもよい。異なる半導体材料を含む複数の半導体フィン１３も本発明に沿っているが、本実施
態様は、半導体フィン１３の中の半導体材料は同じであるとして説明される。半導体フィン１３を構成する半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン−カーボン合金、シリコン−ゲルマニウム−カーボン合金、ヒ化ガリウム、ヒ化インジウム、リン化インジウム、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、有機半導体材料、およびその他の化合物半導体材料の一つであればよい。
【００３１】
本発明の第１の実施態様によると、半導体基板にフォトレジスト２１が塗布され、リソグラフィーによって図７〜１０に示されるようにパターン形成される。詳しくは、６トランジスタＳＲＡＭ構造体の例で、フォトレジスト２１はプル・アップＰＦＥＴおよびパス・ゲートＮＦＥＴのための区域から除去されるが、プル・ダウンＮＦＥＴはフォトレジスト２１でマスクされる。パターン形成されたフォトレジスト２１は、当分野の通常のフォトレジスト材料を含んでよい。典型的には、パターン形成されたフォトレジスト２１は、３００ｎｍから１５００ｎｍの厚さを有する。パターン形成されたフォトレジスト２１の厚さは、次の工程における注入化学種の注入がパターン形成されたフォトレジスト２１の下にある半導体フィン１３の上部に到達しないように選ばれる。
【００３２】
その次に、露出された半導体フィン１３’、すなわち、フォトレジスト２１で被覆されていない半導体フィン１３’の中に注入化学種が注入される。６トランジスタＳＲＡＭ構造体の例では、図１１〜１４に示されるように、プル・アップＰＦＥＴとパス・ゲートＮＦＥＴとが注入化学種のイオン注入に露出される。プル・ダウンＮＦＥＴはフォトレジスト２１でマスクされ、従って、注入化学種のイオン注入から遮断される。注入エネルギーも、露出された半導体フィン１３’の底部を含む半導体フィンの底部部分３３中で大部分の注入化学種が止まるように選ばれる。あるいは、上記で説明されたソフト・マスク・プロセスの代わりに、気相ドーピングまたはプラズマ・ドーピングと組み合わされたハード・マスク・プロセスが使用され、露出された半導体フィン１３’の中にドーパントを供給してもよい。
【００３３】
注入後、注入化学種をまったく含まないか、無視できる量の注入化学種しか含まない半導体フィン１３‘の上部部分２３の垂直寸法は、フォトレジスト２１の下の半導体フィン１３の垂直寸法より少なく、例えば、９０パーセントより少なく、好ましくはフォトレジスト２１の下の半導体フィン１３の垂直寸法の２０パーセントと８０パーセントとの間、最も好ましくはフォトレジスト２１の下の半導体フィン１３の垂直寸法の３０パーセントと７０パーセントとの間である。注入後、注入化学種をまったく含まないか、無視できる量の注入化学種しか含まない半導体フィン１３’の上部部分２３の垂直寸法は、半導体フィン１３の上面を含む。注入後、露出された半導体フィン１３’は、注入化学種をまったく含まないか、無視できる量の注入化学種しか含まない上部部分２３と、注入化学種と半導体フィン１３’内の元の半導体材料との合金を含む底部部分３３とを含む。露出された半導体フィン１３’の垂直寸法と、フォトレジスト２１の下の半導体フィン１３の垂直寸法とは、実質的に同じである。
【００３４】
注入化学種は、露出された半導体フィン１３’の注入された底部部分３３内に形成された注入化学種と半導体材料との合金が、次の選択的エッチング・プロセス時に、注入化学種のない半導体材料より速くエッチングすることができるように選ばれる。注入化学種のない半導体材料は、以後、「第１の種類の半導体フィン」と呼ばれる、注入化学種の注入に露出されなかった半導体フィン１３の中と、以後、「第２の種類の半導体フィン」と呼ばれる注入化学種の注入に露出された半導体フィン１３’の上部部分２３の中との両方に存在する。従って、選択的エッチング・プロセスは、露出された半導体フィン１３’の底部部分３３の中の注入化学種と半導体材料との合金をエッチングするが、第１の種類の半導体フィン１３の中の半導体材料と、第２の種類の半導体フィン１３’の上部部分２３の中の半導体材料との両方に対して選択的である必要がある。すなわち、これらの両方の半導体材料をほとんどエッチングしないか、あるいはまったくエッチングしない方がよい。
【００３５】
この時点で、好ましくは、フォトレジスト２１は除去される。第２の種類の半導体フィン１３’の下の底部部分３３は、上記で説明された性質を有する選択的エッチング・プロセスに曝露される。選択的エッチングの後、第２の種類の半導体フィン１３’の下の底部部分３３は、図１５〜１８に示されるように除去されている。本発明の第１の実施態様の一例では、基板は、シリコン酸化物を含むＢＯＸ層１２を有するシリコン・オン・インシュレータ基板である。第１の種類の半導体フィン１３および第２の種類の半導体フィン１３’は、単結晶シリコンを含む。注入化学種は、ゲルマニウムを含む。ゲルマニウム注入の線量は、第２の種類の半導体フィン１３’の底部部分３３の中のゲルマニウム含量が、ゲルマニウムの原子濃度で０．５％から２０％、好ましくはゲルマニウムの原子濃度で１％から１０％、最も好ましくは原子濃度で２％から４％となるようにする。選択的エッチング・プロセスは、ＣＦ４およびＣＨＦ３などのＣＨｘＦｙガス類を含む反応性イオン・エッチング（ＲＩＥ）プロセスである。そのようなＲＩＥの化学反応によって、純シリコン材料に対して１０：１から最大４０：１のゲルマニウム含有シリコンの選択性が当分野で知られている。
【００３６】
第２の種類の半導体フィン１３’の上部部分２３は、注入前と実質的に同じ半導体材料を含み、第１の種類の半導体フィン１３の中の半導体材料は選択的エッチング時にほとんどエッチングされない。好ましくは、これらの構造体からのエッチングされる半導体材料の量は最小限であり、最も好ましくは、エッチングされる量は皆無である。
【００３７】
この時点で、第２の種類の半導体フィン１３’からは、上部部分２３だけが残っている。従って、第２の種類の半導体フィン１３’の上部部分２３の垂直寸法が第２の種類の半導体フィン１３’自体の垂直寸法となる。しかし、第１の種類の半導体フィン１３の垂直寸法は、第１の種類の半導体フィン１３の元の垂直寸法と実質的に同一である。この結果、得られた構造体の第２の種類の半導体フィン１３’は、短くなった半導体フィン、すなわち、垂直寸法が小さくなった半導体フィンを有する。本発明の第１の実施態様によると、底部部分３３が除去された後、第２の種類の半導体フィン１３’の垂直寸法は、第１の種類の半導体フィン１３の垂直寸法の９０パーセントより小さく、好ましくは第１の種類の半導体フィン１３の垂直寸法の２０パーセントと８０パーセントとの間、最も好ましくは第１の種類の半導体フィン１３の垂直寸法の３０パーセントと７０パーセントとの間である。機械的支持がないことによる第２の種類の半導体フィン１３‘からの残る上部部分２３の落下を防ぐために、第２の種類の半導体フィン１３’の少なくとも１つの側面は、第１の種類の半導体フィン１３に構造的に接続される。従って、第２の種類の半導体フィン１３‘は、少なくとも一つの第１の種類の半導体フィン１３に接触して隣接している。
【００３８】
本発明の説明において、用語「高さ」は、半導体基板の表面から半導体基板に垂直な方向に測定された構成部品の位置を指す。用語「垂直寸法」は、他の構成部品または基板に対する構成部品の相対的な位置を指すのではなく、構成部品自体の固有の寸法を指す。従って、半導体フィンの垂直寸法は、他のいかなる構成部品も基準とせず、フィンの底面からフィンの上面へ測定される。しかし、半導体フィンの上部または底部の高さは、構造体の他の構成部品、例えば下にある基板の上面を基準として測定される。
【００３９】
本発明の特徴は、図１６、１７、１８に示されるように、第１の種類の半導体フィン１３の上面の高さと第２の種類の半導体フィン１３’の上部部分２３の上面の高さとが等しいことである。ＢＯＸ層１２の上面は平ら、すなわち、半導体基板の背面からの垂直高さが同じなので、第１の種類の半導体フィンおよび第２の種類の半導体フィン１３、１３’の上面の高さは、ＢＯＸ層１２の上面から容易に測定することができる。これが、半導体フィンの「全」寸法であり、第１の種類の半導体フィン１３だけがこれを有する。第２の種類の半導体フィンは、半導体フィンの全高より小さな、「小さくなった」垂直高さを有する。第１の種類の半導体フィン１３の垂直寸法と第２の種類の半導体フィン１３’の垂直寸法との差は、これらの半導体フィン１３、１３’の底面の高さの差の結果として得られる。第２の種類の半導体フィン１３’の底部部分３３を除去した結果として、第２の種類の半導体フィン１３’のそれぞれの底面とＢＯＸ層１２との間に空間（空隙）が形成される。第２の種類の半導体フィン１３’の下の空間の底部の高さは、この時点で、第１の種類の半導体フィン１３の底部の高さと同じであり、下にあるＢＯＸ層１２の上面と同じである。
【００４０】
好ましくは、次に、誘電体材料１４が堆積され、第２の種類の半導体フィン１３’の底面とＢＯＸ層１２との間の空間を満たす。誘電体材料１４は、酸化物、窒化物、酸窒化物またはそれらの積層であってもよい。好ましくは、誘電体材料１４は、化学的気相堆積（ＣＶＤ）プロセスによって堆積される。第１の種類の半導体フィン１３および第２の種類の半導体フィン１３’の側壁を被覆する誘電体材料１４は、エッチング・プロセスによってエッチングされ、両方の種類の半導体フィン１３、１３’から半導体表面が露出される。半導体フィン１３、１３’の側壁から誘電体膜を除去するためのエッチング・プロセスは、湿式エッチングまたはＲＩＥによって実現してもよい。好ましくは、半導体フィン１３、１３’の側壁からの誘電体膜の除去のためのエッチング・プロセスは、ＲＩＥによって実現される。好ましくは、第２の種類の半導体フィン１３’の下の誘電体材料１４の底部の高さは、第１の種類の半導体フィン１３の底部の高さと同じであり、下にあるＢＯＸ層１２の上面の高さとも一致する。その結果、得られた構造体は、図１９〜２２に示される。
【００４１】
その次に、第１の種類の半導体のフィン（ファセット）１３と第２の種類の半導体フィン（ファセット）１３’との側壁および上面にゲート誘電体１６が形成される。ゲート誘電体１６は、熱成長酸化物であってもよく、あるいは、化学的気相堆積法（ＣＶＤ）または原子層堆積法（ＡＬＤ）によって堆積された高ｋ誘電体材料であってもよい。好ましくは、ゲート誘電体１６は、ＳｉＯ２、酸窒化物、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３およびそれらの混合物からなる群から選ばれる少なくとも１つの材料を含む。
【００４２】
ゲート導電体スタックが堆積され、パターン形成されてゲート電極１８が形成される。ゲート電極１８は、ゲート誘電体１６の上に配置され、ゲート誘電体１６と接触する。ゲート電極１８を構成するゲート導電体スタックは、ポリシリコン層、ポリシリコン層とシリサイド層との積層、または金属を含む積層を含む。好ましくは、ゲート電極１８は金属ゲート電極であり、金属ゲート電極は、ゲート誘電体１６の上に配置され、ゲート誘電体１６と接触し、ポリシリコン、ＴａＮ、ＴｉＮ、ＷＮ、その他の高融点金属窒化物およびそれらの混合物からなる群から選ばれる少なくとも１つの材料を含む。
【００４３】
ポリシリコン層を含む典型的なゲート導電体スタックは、１００ｎｍの厚さを有する。フォトレジストが塗布され、リソグラフィーによってパターン形成され、続いてゲート・スタック・エッチングが行われてゲート電極１８が形成される。
【００４４】
ゲート電極１８が形成された後、ハロ注入および拡張注入が行われる。ハロ注入および拡張注入は、ｎ型フィンＦＥＴのためと、ｐ型フィンＦＥＴのためとで別個に実行される。その次に、スペーサ誘電体の堆積とスペーサＲＩＥとによって、スペーサ１９が形成される。スペーサ１９は、一回の堆積と一回のＲＩＥとで形成してもよく、あるいは、異なるスペーサ誘電体層の複数回の堆積と、合間にまた別のハロ注入または拡張注入を行う複数のＲＩＥとで形成してもよい。典型的なスペーサ誘電体材料は、酸化物、窒化物、酸窒化物およびそれらの積層を含む。図２３〜２６は、本発明の第１の実施態様によるＳＲＡＭ構造体の例の構造を示す。ハロ注入または拡張注入に関する詳細は示されていない。ゲート電極１８がポリシリコン層を含むなら、ｐ型フィンＦＥＴおよびｎ型フィンＦＥＴは、図２４に示されるものと異なるドーピングを受ける。典型的に、図２４で「Ｎ」と標示されたｎ型フィンＦＥＴのポリシリコンゲートはｎ型ドーパントでドーピングされ、図２４で「Ｐ」と標示されたｐ型フィンＦＥＴのポリシリコンゲートはｐ型ドーパントでドーピングされる。スペーサ１９が形成された後、ソース／ドレイン注入が実行される。ハロ注入および拡張注入の場合と同じく、ソース／ドレイン注入は、それぞれの注入時に一方の種類のフィンＦＥＴをマスクしながら他方の種類を露出させることによって、ｎ型フィンＦＥＴとｐ型フィンＦＥＴとで別個に実行される。
【００４５】
本発明の第１の実施態様によると、ゲート電極１８は、逆Ｕ字形状を有し、上部からと二つの側面からとの両方でゲート誘電体１６と接触している。従って、その結果、トリプル・ゲート・フィンＦＥＴ構造体となる。異なる半導体フィンの垂直寸法を有するフィンＦＥＴが得られる。フィンＦＥＴの上面の高さは同じであるが、フィンＦＥＴの底面は異なる。注入エネルギー、従って注入化学種の深さを調節することによって、垂直寸法が小さくなった第２の種類の半導体フィン１３’の上部部分２３の垂直寸法は、デバイス調整のために変化させることができる。３つ以上の垂直高さが必要なら、注入化学種に対して異なる注入エネルギーを有する複数の注入マスクを利用して、必要な数の異なる半導体フィンの垂直寸法を有するフィンＦＥＴを内部に作り出すことができる。
【００４６】
本発明の第２の実施態様によると、半導体フィン１３のパターン形成前に、成長または堆積によって、本明細書では「上部誘電体層」１５と呼ばれる絶縁体層が形成される。成長が用いられるなら、熱シリコン酸化物が典型的であるが、堆積プロセスが用いられるなら、ＣＶＤ酸化物およびＣＶＤ窒化物などのさまざまなその他の誘電体材料が利用できる。上部誘電体層１５は、半導体フィン１３とともにパターン形成され、プロセス工程を通して構造体の一部として半導体フィンの上にとどまり、図２７〜３０に示される最終構造体中に集積化される。第２の実施態様では、上部誘電体層１５の形成後、第１の実施態様と同一のプロセスが使用される。図２７〜３０は、ゲート誘電体が熱成長酸化物の場合を示すが、当業者は、高ｋゲート誘電体を用いても、上部誘電体層１５の上に高ｋゲート誘電体を巻き付けることが、構造体中の唯一の差異であることを認識する。
【００４７】
本発明の第１の実施態様と第２の実施態様との間の差異は、フィンＦＥＴのチャネルのために半導体フィン１３、１３’の上面を用いることである。本発明の第２の実施態様によると、これらの上面はチャネルとして用いられず、その結果、ダブル・ゲート・フィンＦＥＴ構造体となる。異なる半導体フィンの垂直寸法のフィンＦＥＴが利用可能であり、３つ以上の異なる垂直寸法を有するフィンを導入することができるという特徴は、本発明の第１の実施態様による特徴と同一である。
【００４８】
本発明の第３の実施態様によると、半導体フィンを形成する前に注入化学種が注入される。この場合、半導体フィンを形成する前に、フォトレジストが塗布され、第１の種類の半導体フィンが後で形成される第１の区域をレジストが被覆するようにパターン形成される。第２の種類の半導体フィンが後で形成される第２の区域からフォトレジストが除去される。第２の区域内の半導体材料の底部部分の中に注入化学種が注入される。次に、フォトレジストは除去され、半導体フィンのパターン形成のための別のフォトレジストと反応性イオン・エッチングとが組み合わされて用いられ、両方の種類の半導体フィンが同時に形成される。半導体フィンを形成した後、本発明の第２の実施態様による構造体は、図１１〜１５に示された構造体と同じであり、唯一の差異は、本発明の第３の実施態様によって得られる構造体中には、図１１〜１５に示されていたフォトレジスト２１がないことである。その後のプロセス工程および構造体は、本発明の第１の実施態様と同じである。
【００４９】
本発明の第４の実施態様によると、本発明の第２の実施態様におけるように、半導体フィン１３をパターン形成する前に、成長または堆積のどちらかによって、上部誘電体層が形成される。これに続いて、本発明の第３の実施態様におけると同じく、同じプロセス工程を用いて、半導体フィンを形成する前に注入化学種が注入される。次に、フォトレジストは除去され、半導体フィンのパターン形成のための別のフォトレジストと反応性イオン・エッチングとが組み合わされて用いられ、両方の種類の半導体フィンが同時に形成される。半導体フィンのそれぞれは、同一の平面面積の上部誘電体層の一部分を上面および上面より上に有する。半導体フィンを形成した後、本発明の第４の実施態様による構造体は、図１１〜１５に示された構造体と同様であり、差異は、フォトレジスト２１が存在しないことと、本発明の第４実施態様によって得られる構造体では、半導体フィンの上面および上面より上に上部誘電体層の一部分が存在することである。その後のプロセス工程および構造体は、本発明の第１の実施態様と同じである。
【００５０】
特定の実施態様によって本発明を説明してきたが、上述の説明を見れば、多数の代替形、変更形および変化形が当業者には明らかになる。従って、本発明は、本発明の範囲および技術思想および以下の請求項に属するすべてのそのような代替形、変更形および変化形を包含するものとする。
【図面の簡単な説明】
【００５１】
【図１】プレーナ型ＭＯＳＦＥＴを利用する従来技術ＳＲＡＭ構造体の平面図である。
【図２】異なるゲート長を有するフィンＦＥＴを利用する従来技術ＳＲＡＭ構造体の平面図である。
【図３】本発明による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の、プロセス工程のある段階における平面図である。
【図４】図３の平面図のラインＢ−Ｂ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図５】図３の平面図のラインＣ−Ｃ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図６】図３の平面図のラインＤ−Ｄ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図７】本発明による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の、プロセス工程のある段階における平面図である。
【図８】図７の平面図のラインＢ−Ｂ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図９】図７の平面図のラインＣ−Ｃ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１０】図７の平面図のラインＤ−Ｄ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１１】本発明による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の、プロセス工程のある段階における平面図である。
【図１２】図１１の平面図のラインＢ−Ｂ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１３】図１１の平面図のラインＣ−Ｃ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１４】図１１の平面図のラインＤ−Ｄ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１５】本発明による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の、プロセス工程のある段階における平面図である。
【図１６】図１５の平面図のラインＢ−Ｂ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１７】図１５の平面図のラインＣ−Ｃ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１８】図１５の平面図のラインＤ−Ｄ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図１９】本発明による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の、プロセス工程のある段階における平面図である。
【図２０】図１９の平面図のラインＢ−Ｂ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２１】図１９の平面図のラインＣ−Ｃ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２２】図１９の平面図のラインＤ−Ｄ’に沿った、本発明によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２３】本発明の第１の実施態様による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の平面図である。
【図２４】図２３のラインＢ−Ｂ’に沿った、本発明の第一実施態様によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２５】図２３のラインＣ−Ｃ’に沿った、本発明の第一実施態様によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２６】図２３のラインＤ−Ｄ’に沿った、本発明の第一実施態様によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２７】本発明の第２の実施態様による異なるフィン垂直寸法を有するフィンＦＥＴを利用するＳＲＡＭ構造体の平面図である。
【図２８】図２７のラインＢ−Ｂ’に沿った、本発明の第一実施態様によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図２９】図２７のラインＣ−Ｃ’に沿った、本発明の第一実施態様によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【図３０】図２７のラインＤ−Ｄ’に沿った、本発明の第一実施態様によるフィンＦＥＴを利用するＳＲＡＭ構造体の断面図である。
【特許請求の範囲】
【請求項１】
第１の上面および第１の垂直寸法を有し、半導体基板上に配置された少なくとも１つの第１の半導体フィンと、
第２の上面および第２の垂直寸法を有し、前記半導体基板上に配置された少なくとも１つの第２の半導体フィンと、
を含み、前記第１の上面の高さと前記第２の上面の高さとは等しく、前記第２の垂直寸法は前記第１の垂直寸法のより小さい、半導体構造体。
【請求項２】
前記少なくとも１つの第２の半導体フィンの側壁は、前記少なくとも１つの第１の半導体フィンの側壁に接触して隣接している、請求項１に記載の半導体構造体。
【請求項３】
前記第２の半導体フィンの底面と前記半導体基板との間に誘電体材料をさらに含む、請求項１に記載の半導体構造体。
【請求項４】
前記誘電体材料の底部部分の高さは、前記少なくとも１つの第１の半導体フィンの底部部分の高さと同じである、請求項３に記載の半導体構造体。
【請求項５】
第１の上面を有する少なくとも１つの第１の半導体フィンと、第２の上面を有する少なくとも１つの第２の半導体フィンとを半導体基板の上に形成する工程と、
前記少なくとも１つの第２の半導体フィンの一部分の中に注入化学種を導入する工程と、
前記少なくとも１つの第２の半導体フィンの前記一部分を除去する工程と、
を含む、半導体構造体を製造するための方法。
【請求項６】
前記少なくとも１つの第２の半導体フィンの前記部分は、前記第１の半導体フィン中の半導体材料と、前記第２の半導体フィン中の前記注入化学種と合金を形成していない半導体材料と、に対して前記一部分を選択的にエッチングする選択的エッチング・プロセスによって除去される、請求項５に記載の方法。
【請求項７】
前記少なくとも１つの第２の半導体フィンの前記一部分の除去によって形成された空間の中に誘電体材料を堆積する工程をさらに含む、請求項５に記載の方法。
【請求項８】
前記少なくとも１つの第１の半導体フィンと前記少なくとも１つの第２の半導体フィンとのそれぞれの側壁上にゲート誘電体を形成する工程と、
前記ゲート誘電体上にゲート電極を形成する工程と
をさらに含む、請求項５に記載の方法。
【請求項１】
第１の上面および第１の垂直寸法を有し、半導体基板上に配置された少なくとも１つの第１の半導体フィンと、
第２の上面および第２の垂直寸法を有し、前記半導体基板上に配置された少なくとも１つの第２の半導体フィンと、
を含み、前記第１の上面の高さと前記第２の上面の高さとは等しく、前記第２の垂直寸法は前記第１の垂直寸法のより小さい、半導体構造体。
【請求項２】
前記少なくとも１つの第２の半導体フィンの側壁は、前記少なくとも１つの第１の半導体フィンの側壁に接触して隣接している、請求項１に記載の半導体構造体。
【請求項３】
前記第２の半導体フィンの底面と前記半導体基板との間に誘電体材料をさらに含む、請求項１に記載の半導体構造体。
【請求項４】
前記誘電体材料の底部部分の高さは、前記少なくとも１つの第１の半導体フィンの底部部分の高さと同じである、請求項３に記載の半導体構造体。
【請求項５】
第１の上面を有する少なくとも１つの第１の半導体フィンと、第２の上面を有する少なくとも１つの第２の半導体フィンとを半導体基板の上に形成する工程と、
前記少なくとも１つの第２の半導体フィンの一部分の中に注入化学種を導入する工程と、
前記少なくとも１つの第２の半導体フィンの前記一部分を除去する工程と、
を含む、半導体構造体を製造するための方法。
【請求項６】
前記少なくとも１つの第２の半導体フィンの前記部分は、前記第１の半導体フィン中の半導体材料と、前記第２の半導体フィン中の前記注入化学種と合金を形成していない半導体材料と、に対して前記一部分を選択的にエッチングする選択的エッチング・プロセスによって除去される、請求項５に記載の方法。
【請求項７】
前記少なくとも１つの第２の半導体フィンの前記一部分の除去によって形成された空間の中に誘電体材料を堆積する工程をさらに含む、請求項５に記載の方法。
【請求項８】
前記少なくとも１つの第１の半導体フィンと前記少なくとも１つの第２の半導体フィンとのそれぞれの側壁上にゲート誘電体を形成する工程と、
前記ゲート誘電体上にゲート電極を形成する工程と
をさらに含む、請求項５に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２００８−１４１１７７（Ｐ２００８−１４１１７７Ａ）
【公開日】平成２０年６月１９日（２００８．６．１９）
【国際特許分類】
【出願番号】特願２００７−２７４８３２（Ｐ２００７−２７４８３２）
【出願日】平成１９年１０月２３日（２００７．１０．２３）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公開日】平成２０年６月１９日（２００８．６．１９）
【国際特許分類】
【出願日】平成１９年１０月２３日（２００７．１０．２３）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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