【課題】縦型トランジスタＳＧＴで構成されたＥ／Ｒ型４Ｔ−ＳＲＡＭにおいて、小さいＳＲＡＭセル面積を実現する。
【解決手段】４個のＭＯＳトランジスタ及び２個の負荷抵抗素子を用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するＭＯＳトランジスタは、基板上に形成された拡散層上に形成され、前記拡散層は記憶ノードであり、前記ＭＯＳトランジスタのドレイン、ゲート、ソースが基板に対して垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、負荷抵抗素子はコンタクトプラグ形状に形成される小さい面積のＳＲＡＭセルを実現する。 （もっと読む）

【課題】絶縁層上の半導体層に形成されたトランジスターの閾値電圧のバラツキを低減できるようにした半導体装置を提供する。
【解決手段】絶縁層上に半導体層が形成された基板と、前記半導体層に形成されたトランジスターと、を備え、前記トランジスターは、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側下の前記半導体層に形成されたソース又はドレインと、前記ゲート電極直下の前記半導体層において前記トランジスターのゲート幅方向に沿って電流を流すための入力側端子及び出力側端子と、を有する。 （もっと読む）

【課題】縦型トランジスタＳＧＴで構成されたＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭにおいて、小さいＳＲＡＭセル面積と安定した動作マージンを実現する。
【解決手段】４個のＭＯＳトランジスタを用いて構成されたスタティック型メモリセルにおいて、メモリセルを構成するトランジスタは、基板上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性領域と第２の導電型を持つ第２の活性領域からなり、それらが平面状シリコン層表面に形成されたシリサイド層を通して互いに接続されることにより小さい面積のＳＲＡＭセルを実現する。また、基板上に配置される第１のウェルと同一の導電型を持つドレイン拡散層のそれぞれを第１のウェルと反対の導電型を持ち、第１のウェルより浅い第２のウェル及び第３のウェルを形成することにより、基板へのリークを抑制する。 （もっと読む）

【課題】半導体装置が備えるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの形成面積を縮小する。
【解決手段】半導体装置の製造方法は、基板上に環状の突起部を形成する工程と、環状の突起部に第１のｎ型チャネル領域を形成する工程と、環状の突起部に第１のｐ型チャネル領域を形成する工程と、環状の突起部に形成された第１のｎ型チャネル領域及び第１のｐ型チャネル領域を跨ぐ第１のゲート電極を形成することにより、第１のｎＭＯＳトランジスタ及び第１のｐＭＯＳトランジスタを形成する工程と、を備える。 （もっと読む）

【課題】ある応力がかかっても回路全体としての動作特性が変化しない薄膜の半導体素子を実現し、これによって、動作マージンが広く大型化が容易なフレキシブルな半導体装置、電気光学装置、電子機器を提供する。
【解決手段】本発明の半導体装置は、基板１００上に薄膜トランジスタ８を有し、この薄膜トランジスタ８は、基板１００の湾曲に対してチャネル内のキャリアの移動度が相補的に変化する第１のチャネル領域１ｃおよび第２のチャネル領域１ｃを有している。 （もっと読む）

【課題】高いシングルイベント耐性を有するＮＡＮＤ素子、ＮＯＲ素子を提供する。
【解決手段】チャネルが並列に接続された第１のｐチャネルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトランジスタと、チャネルが直列に接続された第１のｎチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、が第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって直列にＳＯＩ構造の基板上で接続され、それらのトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタがチャネルが直列に更に接続された二重化構造を有する。 （もっと読む）

【課題】縦型トランジスタＳＧＴで構成されたＣＭＯＳ型６Ｔ−ＳＲＡＭにおいて、小さいＳＲＡＭセル面積と安定した動作マージンを実現する。
【解決手段】６個のＭＯＳトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するＭＯＳトランジスタは、基板上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、前記基板は第1の導電型を持つ第１の活性領域と第２の導電型を持つ第２の活性領域からなり、それらが基板表面に形成されたシリサイド層を通して互いに接続されることにより小さい面積のＳＲＡＭセルを実現する。また、基板上に配置される第１のウェルと同一の導電型を持つドレイン拡散層のそれぞれを第１のウェルと反対の導電型を持ち、第１のウェルより浅い第２のウェル及び第３のウェルで囲むことにより、基板へのリークを抑制する。 （もっと読む）

【課題】半導体装置の作製方法において、不純物元素を選択的に偏析させる方法を提供する。また、ディープサブミクロン領域の微細素子を形成することを可能とする。
【解決手段】シリコン基板上に形成された酸化珪素膜と、酸化珪素膜上に形成された単結晶シリコン層を有する半導体装置の作製方法であって、単結晶シリコン層に不純物元素を注入し、単結晶シリコン層に電気的に不活性な元素を注入し、単結晶シリコン層を熱酸化し、不活性な元素を注入した領域に選択的に酸化領域を形成し、酸化領域に不純物元素を偏析させる半導体装置の作製方法により、課題を解決する。 （もっと読む）

【課題】読み出しマージンの大きなＳＲＡＭセルを提供する。
【解決手段】第１インバータ回路と、出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続され、他方がビット線に接続された、第１アクセストランジスタとを具備する。前記第１インバータ回路は、第１トランジスタを含む。前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれは、基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、前記半導体柱の下端部又は上端部にそれぞれ接続されるソース及びドレインとを備える。前記第１トランジスタの電流駆動力は、前記第１アクセストランジスタのそれよりも高い。 （もっと読む）

【課題】スタティックランダムアクセスメモリ（SRAM）セルとその製造方法を提供する。
【解決手段】スタティックランダムアクセスメモリ（SRAM）セルの複数のトランジスタのアクティブ領域の縦軸は全て平行である。第一線形イントラセル接続は、第一プルダウントランジスタＰＤ−１、第一プルアップトランジスタＰＵ−１、及び、第一パスゲートトランジスタＰＧ−１の各アクティブ領域を、第二プルダウントランジスタＰＤ−２のゲート電極１１８と第二プルアップトランジスタＰＵ−２のゲート電極１１６に電気的に結合する。第二線形イントラセル接続は、第二プルダウントランジスタＰＤ−２、第二プルアップトランジスタＰＵ−２、及び、第二パスゲートトランジスタＰＧ−２の各アクティブ領域を、第一プルダウントランジスタＰＤ−１のゲート電極１１２と第一プルアップトランジスタＰＵ−１のゲート電極１１０に電気的に結合する。 （もっと読む）

本発明は、埋め込まれた絶縁材料面によって半導体基板層から隔てられた活性半導体層を含む集積回路に関する。この集積回路は、同じ型の第１および第２のトランジスタ(２０５、２１３)と、第１および第２のトランジスタの真下に配置された第１および第２の接地面とを有し、第１のトランジスタの接地面のドーピングは、第１のトランジスタのソースのドーピングと反対のドーピングであり、第１の閾値電圧を有する。第２のトランジスタの接地面のドーピングは、第２のトランジスタのソースのドーピングと同一のドーピングであり、第２の閾値電圧を有する。第１の閾値電圧は、第１のトランジスタのソースと接地面との間に印加される電位差に依存し、第２の閾値電圧は、第２のトランジスタのソースと接地面との間に印加される電位差に依存する。
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【課題】より速い駆動電流およびより小さな短チャネル効果を備え、微細化されたスタティック・ランダム・アクセス・メモリ・セルを提供する。
【解決手段】スタティック・ランダム・アクセス・メモリ・セル３００は、半導体基板上の１つ以上のフィンを備える２つの非プレーナ型パスゲート・トランジスタを備える。２つの非プレーナ型プルアップ・トランジスタは、半導体基板上の１つ以上のフィンを備える。２つの非プレーナ型プルダウン・トランジスタは、半導体基板上の１つ以上のフィンを備える。半導体基板上の２つのアシスト・バー３１４、３１６は、非プレーナ型プルアップ・トランジスタのフィンの一部と非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する。 （もっと読む）

【課題】ソフトエラーに耐えるＳＯＩＣＭＯＳＳＲＡＭを提供する。
【解決手段】シリコン−オン−絶縁物MOSFETトランジスタを有するCMOSメモリ素子。トランジスタのボディが電源に接続されておらず、その代わりに電気的浮遊を許容するように、MOSFETトランジスタの少なくとも一つが構成されている。重イオン放射によって生じるエラーに対する増加した免疫を備えた開示されたメモリ素子の実施態様。 （もっと読む）

【課題】容易に製造することができ、トランジスタの性能を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上にゲート絶縁膜２及びゲート電極３が形成されている。半導体基板１の表面の、平面視でゲート電極３を挟む位置に２個の不純物拡散層４が形成されている。２個の不純物拡散層４の表面に、ゲート絶縁膜２と半導体基板１との界面より低くなった掘り込み部６が設けられている。更に、半導体基板１のゲート絶縁膜２下の領域（チャネル）に応力を付加する応力付加膜が、少なくとも掘り込み部６内に位置している。 （もっと読む）

【解決手段】
共通の能動領域内に少なくとも１つの埋め込み半導体合金を設けることによって得られる異なる歪レベルに基いて、その能動領域内に形成されるプルダウントランジスタ及びパストランジスタの駆動電流能力を調節することができ、それにより能動領域の単純化された全体的な幾何学的構造を提供することができる。従って、能動領域の単純化された構造を伴う最小のチャネル長に基きスタティックＲＡＭセルを形成することができ、プルダウン及びパストランジスタに対する駆動電流の比を調節するためにトランジスタ幅の明白な変化が従来的に用いられている洗練されたデバイスで観察され得るような顕著な歩留まり低下を回避することができる。 （もっと読む）

【課題】 動作マージンを確保しつつ、微細化を可能とするＳＲＡＭセルを提供する。
【解決手段】
ＳＲＡＭセルが、それぞれ、ＮＭＯＳドライバとＰＭＯＳロードとが接続された第１、第２のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、第１、第２のビット線と、第１、第２のインバータの内部ノードと第１、第２のビット線との間に接続された第１、第２のＮＭＯＳトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造の両側に形成された第１、第２のｎ型ソース／ドレイン領域と、を含み、２つの第１のｎ型ソース／ドレイン領域が第１、第２のインバータの内部ノードに接続され、２つの第２のｎ型ソース／ドレイン領域が第１、第２のビット線に接続された第１、第２のＮＭＯＳトランスファトランジスタと、第１のｎ型ソース／ドレイン領域を覆って形成された圧縮応力膜と、第２のｎ型ソース／ドレイン領域を覆って形成された引張応力膜と、を有する。 （もっと読む）

【課題】小型で動作信頼性の高い半導体記憶装置を提供することを目的とする。
【解決手段】第１、第２のインバータをクロスカップル接続させて形成されるインバータ対と、フロントゲートとバックゲートを有し前記バックゲートが前記第１のインバータの出力端子と前記第２のインバータの入力端子が接続する第１のノードに接続される第１のトランスファートランジスタと、前記フロントゲートと前記バックゲートを有し前記バックゲートが前記第２のインバータの出力端子と前記第１のインバータの入力端子が接続する第２のノードに接続される第２のトランスファートランジスタと、前記第２のノードにゲートが接続されるドライバトランジスタと、前記フロントゲートと前記バックゲートを有し前記バックゲートが前記第２のノードに接続され、電流経路の一端を前記ドライバトランジスタの電流経路一端に接続される読み出しトランジスタとを備える。 （もっと読む）

【課題】本発明は、たとえばメモリセルの数が増大し、ワード線の長さが長くなったとしても、動作速度の高速化を図ることができる、半導体記憶装置を提供することを目的とする。
【解決手段】本発明に係る半導体記憶装置は、ＳＲＡＭセル１０１とワード線ドライバー１０２とを備えている。さらに、ＳＲＡＭセル１０１において、第一のコンタクト４５，４６を介して、アクセストランジスタＱ５，Ｑ６の第一のボディー領域およびドライバートランジスタの第二のボディー領域と、アクセストランジスタＱ５，Ｑ６のゲート電極とを電気的に接続する。さらに、第二のコンタクト１４８，１８０を介して、ＰＭＯＳトランジスタＱ５１の第三のボディー領域と、ＰＭＯＳトランジスタＱ５１のゲート電極とを電気的に接続する。 （もっと読む）

【課題】新たなレイアウトパターンを作成せずにＮＭＯＳの駆動力を向上することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、半導体基板１００と、第１の導電型の第１の半導体素子が設けられる半導体基板１００に形成される第１の半導体素子領域と、第２の導電型の第２の半導体素子が設けられる半導体基板１００に形成される第２の半導体素子領域と、第１の半導体素子領域と第２の半導体素子領域とを分離する素子分離領域１２０とを備え、第１の半導体素子領域は、第１の半導体素子領域に隣接する素子分離領域１２０より高い位置に形成され、素子分離領域１２０の表面からの第１の半導体素子領域の表面までの距離が、第１の半導体素子領域の上面視における幅以下である。 （もっと読む）

【課題】微細で精度が高く、歩留まりが向上した半導体装置を提供する。
【解決手段】半導体装置は、第１トランジスタ２と第２トランジスタ５とを具備する。第１トランジスタ２は、半導体基板１００上に第１ゲート絶縁膜５１を介して形成された第１ゲート電極２１と第１ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第２トランジスタ５は、半導体基板１００上に第２ゲート絶縁膜５１を介して形成された第２ゲート電極２２と第２ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第１ゲート電極２１及び第２ゲート電極２２は、第１共通ソース・ドレイン領域３０のコンタクトである第１ノード電極４１の両側壁に設けられている。 （もっと読む）