重イオン・アップセット硬化浮遊ボディＳＲＡＭセル
【課題】ソフトエラーに耐えるＳＯＩＣＭＯＳＳＲＡＭを提供する。
【解決手段】シリコン−オン−絶縁物MOSFETトランジスタを有するCMOSメモリ素子。トランジスタのボディが電源に接続されておらず、その代わりに電気的浮遊を許容するように、MOSFETトランジスタの少なくとも一つが構成されている。重イオン放射によって生じるエラーに対する増加した免疫を備えた開示されたメモリ素子の実施態様。
【解決手段】シリコン−オン−絶縁物MOSFETトランジスタを有するCMOSメモリ素子。トランジスタのボディが電源に接続されておらず、その代わりに電気的浮遊を許容するように、MOSFETトランジスタの少なくとも一つが構成されている。重イオン放射によって生じるエラーに対する増加した免疫を備えた開示されたメモリ素子の実施態様。
【発明の詳細な説明】
【技術分野】
【０００１】
政府権利
米国政府は、アメリカ国防脅威削減局（Defense Threat Reduction Agency）の契約番号DTRA01-03-D-0018-0006に準じて本発明の権利を有することができる。
【０００２】
この発明はメモリ・セルとして配置される電子回路に関し、より詳しくは、放射線によって、生じるエラーに耐えられるメモリ・セルに関する。
【背景技術】
【０００３】
重イオン放射に見られるもののような、帯電粒子が相補型金属酸化膜半導体（CMOS）メモリ・セルを通過するとき、CMOSメモリ・セルに格納されたデータの状態は変化する。「アップセット（upset）」として知られるこの現象は、アップセットがしばしば検知されないので、特に問題となりうる。その結果、メモリ・セルに格納されたデータは、失われ、または、変化する。この種の損失および変化によって、ソフトウェア、誤った計算結果および他のエラーの不適当な動作を含む無数の問題が生じることがありえる。
【０００４】
メモリ・セルがより小さいジオメトリおよびより低い電力供給にスケーリングされるにつれて、アップセットに対するCMOSメモリ・セルの感度は増加する。シリコン−オン−絶縁物（SOI）電界効果トランジスタ（FET）を利用するスタティックＲＡＭ（SRAM）セルは、絶縁された「バルク」シリコン接合に実装されるＳＲＡＭよりも帯電粒子アップセットに対する感度が典型的には低いが、SRAMセルがより小さなジオメトリおよびより低い電力供給電圧にスケーリングされるときは、増大した感度を示す。加えて、SRAMメモリ・セルを硬化する従来の方法は、より小さなデバイス・ジオメトリに縮小されるメモリ・セルの内に実装されるのが困難である。
【発明の概要】
【課題を解決するための手段】
【０００５】
第1の態様では、本発明は複数のシリコン−オン−絶縁物（SOI）を有する相補型金属-酸化物半導体（CMOS）メモリ素子に金属-酸化物半導体電界効果トランジスタ（MOSFET）を提供し、複数のSOI MOSFETのうちの少なくとも1つのボディは、CMOSメモリ素子の基準電圧に、電気的に接続していないことを特徴とする。
【０００６】
第２の態様では、本発明は、複数のMOSFETから成るCMOSスタティックＲＡＭに（SRAM）メモリ・セルを提供し、複数のMOSFETのボディのいずれも、CMOSメモリ・セルの他のコンポーネントに電気的に接続していない。
【０００７】
第3の態様では、本発明は、複数の浮遊ボディMOSFETから成るCMOS SRAMメモリ・セルと、第1のレジスタおよび第２のレジスタと、遅延素子とを提供する。第1のレジスタ及び第2のレジスタは、第1のレジスタの第一のターミナルが、CMOS SRAMメモリ・セルの第1のインバータ上の入力接続部に電気的に接続され、第1のレジスタの第２のターミナルが、CMOS SRAMメモリ・セルの第二のインバータの出力接続に電気的に接続されるように配置される。CMOS SRAMメモリ・セルに含まれる遅延素子は、遅延素子の第一のターミナルが、CMOS SRAMメモリ・セルの第1のコンポーネント上のターミナルに電気的に接続され、遅延素子の第２のターミナルが、CMOS SRAMメモリ・セルの第２のコンポーネント上のターミナルに電気的に接続されるように配置される。
【図面の簡単な説明】
【０００８】
【図１】図1は、ボディ・タイを備えた例示のメモリ・セルの概略図を示す。
【図２】図2は、本発明のある実施形態による例示のシステムの概略図を示す。
【発明を実施するための形態】
【０００９】
重イオン放射線で見られるような帯電粒子が、CMOSメモリ素子を通過するとき、メモリ・セルは、状態が変化し、メモリ・セルに格納されているデータが損失または変化する結果となり、これは、シングル・イベント・アップセット（SEU）と称される。ＳＥＵに対するCMOSメモリ・セルの感受性は、セルがより小さなジオメトリにスケーリングされるにつれて増大し、より低い電力供給を用いるように設計されている。シリコン−オン−絶縁物（SOI）電界効果トランジスタ（FET）を利用するスタティックＲＡＭ（SRAM）セルは、絶縁された「バルク」シリコン接合に実装されるＳＲＡＭよりも帯電粒子アップセットに対する感度が典型的には低いが、SRAMセルがより小さなジオメトリおよびより低い電力供給電圧にスケーリングされるときは、増大した感度を示す。
【００１０】
しばしば、ソフトエラーが誘導される帯電粒子が、ＴＭＲ（triple mode redundancy：三重モード冗長）またはＥＤＡＣｓ（error detection and correction：誤り検出と訂正）のような種々の冗長形式で訂正され得る。多くの場合、ソフトエラー・アップセットに対して固有の免疫があるメモリ素子を有するのが好ましい。薄いSOI（Silicon on Insulator）薄膜のCMOSトランジスタの製造は、シリコンの「量」を制限して、電荷は、回路動作に影響するように生成され、収集される。しかしながら、SOI CMOS SRAMの場合さえ、エラーレートを著しく低くするために、ソフトエラーからのメモリに更なる免疫を施すには、追加の設計が必要である。これらの技術で最も一般のものは、容量を追加することであり、かくして、セルをアップセットし、または、遅延を追加するのに要求される堆積されたチャージの量が増え、セル内にラッチされ、または、容量及び遅延の両方を追加するために、帯電粒子誘導電圧グリッチに関して要求される時間が増える。
【００１１】
SOI FETの最も一般的なプロセス及びデバイス実装は、「部分的空乏ＳＯＩ（partially depleted SOI）」として知られる。一般的には、これは、ＦＥＴのゲート電圧が閾値電圧にあるとき、インバージョン空乏層によって空乏していない電荷中立領域のトランジスタのソースとドレインの間に依然として存在することを意味する。この領域はトランジスタの「ボディ」と称され、多くの用途では、それは単に浮遊することができ、p-チャネルFETに関するVddおよびn-チャネルFETに関するVssのような固定された電圧にまでボディを接続する意図的な試みはされない。ある用途では、帯電粒子誘導ソフトエラーに対してＳＲＡＭセルを免疫化させるステップがあるが、しかしながら、これはそのケースではない。堆積したチャージの寄生バイポーラ増殖を避けるために、トランジスタ「ボディ」を比較的低い抵抗接続を介した固定された電圧と結ぶステップがあり、再び、典型的にはn-チャネルFETに関してはVss、p-チャネルFETに関してはVddである。SOI FET各々のボディへのこれらの低い抵抗接続は、「ボディ・タイ」と称される。ボディ・タイがメモリ・セルのＳＥＵ免疫を改善しながら、ボディ・タイを実装するのに要求される追加の接続は、メモリ・セルに関して要求されるレイアウト領域を増大させることができる。メモリ・セルを実装するのに必要な面積の量を増やすことに加えて、増大したレイアウト領域はまた、メモリ・セルの電力必要条件を増やすことができて、メモリ・セルの性能を下げ、生産コストを上げることができる。
【００１２】
現在まで、容量または遅延若しくは両者の追加を介してソフトエラーが誘導される帯電粒子に対して故意に免疫にされたCMOS SOI SRAMセルは、ボディ・タイFETから作られていた。しかしながら、本願明細書において開示されるように、容量の追加または遅延若しくは両方を介して硬化された浮遊ボディSRAMセル SEUは、浮遊ボディ構成の性能特性及び領域の利点を得ることができる。一般に、本発明は、電気的浮遊を許容するSRAMセルのようなメモリ素子の一つ以上のMOSFETボディを考慮する。同時に、メモリ素子は、レジスタ絶縁技術のアプリケーション、静電容量の追加、遅延素子の追加、または、それらの技術の組合せを介してソフトエラーに対して硬化される。回路から一つ以上のボディ・タイを削除することによって、より小さいレイアウト領域がメモリ・セルを実装するために使うことができ、それによりメモリ・セルの性能を改良でき、そして、電力消費及びメモリ・セルの製造費用が低減する。ソフトエラー硬化技術の実装を介して、ソフトエラーの可能性を減らすと共に、メモリ素子は浮遊ボディMOSFETを使用して製造され得る。
【００１３】
本発明の第１の態様では、相補型金属酸化膜半導体（CMOS）メモリ素子は、複数のシリコン−オン−絶縁物（SOI）金属酸化物半導体電界効果トランジスタ（MOSFET）を有する。メモリ素子内では、少なくとも1つのSOI MOSFETのボディは、CMOSメモリ素子の基準電圧に電気的に接続していない。ある実施形態では、複数のSOI MOSFETのうちの少なくとも1つのボディは、他のいかなるコンポーネントもまたは電源にも電気的に接続しておらず、電気的に浮遊する。第2の実施形態では、複数のSOI MOSFETのボディのいずれも、CMOSメモリ素子の基準電圧に接続されない。この例では、SOI MOSFETの全てのボディは、電気的浮遊である。
【００１４】
別の実施形態では、一つ以上のMOSFETSのボディは、n-チャンネルトランジスタボディに関してはVssより下のバイアス電圧、または、p-チャネルボディに関してはVddより上のバイアスのような、予め定められた電圧に接続され得る。かかる構成が閾値電圧の調整を可能にし、メモリ素子の直流電力消費を減らすために用いることができる。
【００１５】
本発明の第１の態様に従って形成されるメモリ素子のタイプの1つは、スタティックＲＡＭ（SRAM）メモリ・セルである。SRAMメモリ・セルについての例示の実施形態は、多くのSOI MOSFETトランジスタから成るメモリ・セルを含み、トランジスタのうちの少なくとも1つは、浮遊ボディトランジスタを含む。
【００１６】
当該技術分野で周知のように、CMOS SRAMのMOSFETは、少なくとも2つのインバータを形成するように配置される。SEUに対するSRAMメモリ・セルの免疫は、SRAMセルの第二インバータの入力から、SRAMメモリ・セルの第1のインバータの出力をレジスタ絶縁することによって改善されうる。レジスタ絶縁を利用するある実施形態では、レジスタはCMOSメモリ素子に加えられ、レジスタの第一のターミナルは、CMOSメモリ素子の第1のインバータの入力接続部に電気的に接続され、レジスタの第２のターミナルは、CMOSメモリ素子の第二のインバータの出力接続に電気的に接続している。別の実施形態では、第２のレジスタは、第二のインバータの入力接続部とCMOSメモリ素子の第1のインバータの出力接続との間で電気的に接続される。レジスタ絶縁を利用する例示の実施形態では、浮遊ボディトランジスタのひとつが飽和し、免疫のレベルを備えたCMOSメモリ・セルをSEUに提供するので、重イオンによって堆積された電荷がベータ多重（beta-multiplied）ではない。
【００１７】
レジスタ絶縁を含む例示の実施形態は、CMOSメモリ素子に遅延素子を含むことによって、SEUに更なる免疫を提供できる。遅延素子はCMOSメモリ・セルに含まれ、遅延素子の第一のターミナルがCMOSメモリ素子の第1のコンポーネント上のターミナルに電気的に接続され、遅延素子の第２のターミナルがCMOSメモリ・セルの第２のコンポーネント上のターミナルに電気的に接続される。例示の実施形態では、遅延素子は、一つ以上のレジスタ、一つ以上のコンデンサ、または、一つ以上のレジスタと一つ以上のコンデンサとの組合せを含み、レジスタとコンデンサとの組合せ、レジスタの少なくとも一つのターミナル、及び、コンデンサの一つのターミナルが電気的に接続されることを含む。
【００１８】
別の態様では、CMOS SRAMメモリ・セルは、複数のMOSFETを含み、複数のMOSFETのボディのいずれもが、CMOSメモリ・セルの他のコンポーネントに電気的に接続していない。この態様によるCMOS SRAMメモリ・セルは、また、レジスタ絶縁を利用でき、上述したように、追加のSEU免疫を備えたメモリ・セルを提供する。上述したように、遅延素子はまた、更にSEU免疫を改善するためにCMOS SRAMメモリ・セルに含まれ得る。
【００１９】
さらに別の態様では、CMOS SRAMメモリ・セルは、複数の浮遊ボディMOSFETと、第1のレジスタおよび第２のレジスタと、遅延素子とを有する。この態様では、第1のレジスタおよび第２のレジスタはCMOS SRAMセルに含まれ、第1のレジスタの第一のターミナルが、CMOS SRAMメモリ・セルの第1のインバータ上の入力接続部に電気的に接続し、第1のレジスタの第２のターミナルは、CMOS SRAMメモリ・セルの第二のインバータの出力接続に電気的に接続し、第２のレジスタの第一のターミナルは、CMOS SRAMメモリ・セルの第二のインバータ上の入力接続部に電気的に接続し、第２のレジスタの第２のターミナルは、CMOS SRAMメモリ・セルの第1のインバータ上の出力接続に電気的に接続している。遅延素子はCMOS SRAMメモリ・セルに含まれ、遅延素子の第一ターミナルは、CMOS SRAMメモリ・セルの第1のコンポーネント上のターミナルに電気的に接続され、遅延素子の第２のターミナルは、CMOS SRAMメモリ・セルの第２のコンポーネント上のターミナルに電気的に接続されている。本発明の別の態様と同様に、CMOS SRAMメモリ・セルについての例示の実施形態で使用される遅延素子は、少なくとも一つのレジスタ、少なくとも一つのコンデンサ、または一緒に電気的に接続される少なくとも一つのレジスタおよび少なくとも一つのコンデンサの組合せを有する。
【００２０】
レジスタが遅延素子の一部として使われるとき、レジスタまたは、レジスタ-コンデンサ対は、ループ遅延を増大させるように作用し、ときどき、クロス結合インバータ遅延と称される。ループ遅延のこの増加は、セルが悪い状態のラッチを生じさせるのに必要な帯電粒子イベントの間、大きさを増大させることによってソフトエラーに対するメモリ・セルの抵抗を増やす。特に浮遊ボディMOSFETを使用する構成では、他の入力からの1つのインバータの出力を絶縁するようにレジスタを使用することによって、寄生バイポーラデバイスが飽和することができ、かくして、堆積した電荷の増殖を防止する。バルクまたはボディ・タイSOI MOSFETを利用するメモリ・セル構成とは異なり、MOSFETSのＰウエル（n-チャネル）またはｎウェル（p-チャネル）は、固定された電圧に電気的に結合され、浮遊ボディ構成は、エミッタ又はソース電圧の上への電圧上昇、ベースまたはチャネルに関連するエラーを回避する。
【実施例】
【００２１】
図1は、従来技術による6つのトランジスタCMOS SRAMメモリ・セル100を表す。メモリ・セル100において、各々のトランジスタ101-106は、それらのボディ接続101b-106bが、Vdd供給レール112かVss供給レール111に電気的に接続されるように構成される。具体的には、PFETトランジスタ103および104のボディは、Vdd供給レール112に電気的に接続され、NFETトランジスタ105および106のボディは、Vss供給レール111に電気的に接続している。コンデンサ107および108が、重イオン放射によって、生じるアップセットに対する免疫のレベルを提供するために遅延素子として使われる。この構成では、全てのトランジスタのボディとの低抵抗電気接続により、寄生バイポーラデバイスが、作動するのを防止し、トランジスタの閾値電圧を調整することによりボディ電圧のダイナミックな変化と関連する「ヒストリ効果（history effect）」を除去し、ドレインボディ結合に関連して下がっている更なるドレイン誘導バリアを除去する。
【００２２】
図2は、6つのトランジスタCMOS SRAMメモリ・セル200を表す。メモリ・セル200において、各々のトランジスタ201-206は、トランジスタ201-206のボディとVdd供給レール212又はVss供給レール211との間に電気的接続がないように構成される。レジスタ209および210は、トランジスタ204および206の出力からトランジスタ203および205の入力を、並びに、トランジスタ203および205の出力からトランジスタ204および206の入力をレジスタ絶縁するように用いられる。レジスタ209および210はまた、遅延素子として作用するコンデンサ207および208に電気的に接続し、SEUに対して追加的な硬化を提供する。
【技術分野】
【０００１】
政府権利
米国政府は、アメリカ国防脅威削減局（Defense Threat Reduction Agency）の契約番号DTRA01-03-D-0018-0006に準じて本発明の権利を有することができる。
【０００２】
この発明はメモリ・セルとして配置される電子回路に関し、より詳しくは、放射線によって、生じるエラーに耐えられるメモリ・セルに関する。
【背景技術】
【０００３】
重イオン放射に見られるもののような、帯電粒子が相補型金属酸化膜半導体（CMOS）メモリ・セルを通過するとき、CMOSメモリ・セルに格納されたデータの状態は変化する。「アップセット（upset）」として知られるこの現象は、アップセットがしばしば検知されないので、特に問題となりうる。その結果、メモリ・セルに格納されたデータは、失われ、または、変化する。この種の損失および変化によって、ソフトウェア、誤った計算結果および他のエラーの不適当な動作を含む無数の問題が生じることがありえる。
【０００４】
メモリ・セルがより小さいジオメトリおよびより低い電力供給にスケーリングされるにつれて、アップセットに対するCMOSメモリ・セルの感度は増加する。シリコン−オン−絶縁物（SOI）電界効果トランジスタ（FET）を利用するスタティックＲＡＭ（SRAM）セルは、絶縁された「バルク」シリコン接合に実装されるＳＲＡＭよりも帯電粒子アップセットに対する感度が典型的には低いが、SRAMセルがより小さなジオメトリおよびより低い電力供給電圧にスケーリングされるときは、増大した感度を示す。加えて、SRAMメモリ・セルを硬化する従来の方法は、より小さなデバイス・ジオメトリに縮小されるメモリ・セルの内に実装されるのが困難である。
【発明の概要】
【課題を解決するための手段】
【０００５】
第1の態様では、本発明は複数のシリコン−オン−絶縁物（SOI）を有する相補型金属-酸化物半導体（CMOS）メモリ素子に金属-酸化物半導体電界効果トランジスタ（MOSFET）を提供し、複数のSOI MOSFETのうちの少なくとも1つのボディは、CMOSメモリ素子の基準電圧に、電気的に接続していないことを特徴とする。
【０００６】
第２の態様では、本発明は、複数のMOSFETから成るCMOSスタティックＲＡＭに（SRAM）メモリ・セルを提供し、複数のMOSFETのボディのいずれも、CMOSメモリ・セルの他のコンポーネントに電気的に接続していない。
【０００７】
第3の態様では、本発明は、複数の浮遊ボディMOSFETから成るCMOS SRAMメモリ・セルと、第1のレジスタおよび第２のレジスタと、遅延素子とを提供する。第1のレジスタ及び第2のレジスタは、第1のレジスタの第一のターミナルが、CMOS SRAMメモリ・セルの第1のインバータ上の入力接続部に電気的に接続され、第1のレジスタの第２のターミナルが、CMOS SRAMメモリ・セルの第二のインバータの出力接続に電気的に接続されるように配置される。CMOS SRAMメモリ・セルに含まれる遅延素子は、遅延素子の第一のターミナルが、CMOS SRAMメモリ・セルの第1のコンポーネント上のターミナルに電気的に接続され、遅延素子の第２のターミナルが、CMOS SRAMメモリ・セルの第２のコンポーネント上のターミナルに電気的に接続されるように配置される。
【図面の簡単な説明】
【０００８】
【図１】図1は、ボディ・タイを備えた例示のメモリ・セルの概略図を示す。
【図２】図2は、本発明のある実施形態による例示のシステムの概略図を示す。
【発明を実施するための形態】
【０００９】
重イオン放射線で見られるような帯電粒子が、CMOSメモリ素子を通過するとき、メモリ・セルは、状態が変化し、メモリ・セルに格納されているデータが損失または変化する結果となり、これは、シングル・イベント・アップセット（SEU）と称される。ＳＥＵに対するCMOSメモリ・セルの感受性は、セルがより小さなジオメトリにスケーリングされるにつれて増大し、より低い電力供給を用いるように設計されている。シリコン−オン−絶縁物（SOI）電界効果トランジスタ（FET）を利用するスタティックＲＡＭ（SRAM）セルは、絶縁された「バルク」シリコン接合に実装されるＳＲＡＭよりも帯電粒子アップセットに対する感度が典型的には低いが、SRAMセルがより小さなジオメトリおよびより低い電力供給電圧にスケーリングされるときは、増大した感度を示す。
【００１０】
しばしば、ソフトエラーが誘導される帯電粒子が、ＴＭＲ（triple mode redundancy：三重モード冗長）またはＥＤＡＣｓ（error detection and correction：誤り検出と訂正）のような種々の冗長形式で訂正され得る。多くの場合、ソフトエラー・アップセットに対して固有の免疫があるメモリ素子を有するのが好ましい。薄いSOI（Silicon on Insulator）薄膜のCMOSトランジスタの製造は、シリコンの「量」を制限して、電荷は、回路動作に影響するように生成され、収集される。しかしながら、SOI CMOS SRAMの場合さえ、エラーレートを著しく低くするために、ソフトエラーからのメモリに更なる免疫を施すには、追加の設計が必要である。これらの技術で最も一般のものは、容量を追加することであり、かくして、セルをアップセットし、または、遅延を追加するのに要求される堆積されたチャージの量が増え、セル内にラッチされ、または、容量及び遅延の両方を追加するために、帯電粒子誘導電圧グリッチに関して要求される時間が増える。
【００１１】
SOI FETの最も一般的なプロセス及びデバイス実装は、「部分的空乏ＳＯＩ（partially depleted SOI）」として知られる。一般的には、これは、ＦＥＴのゲート電圧が閾値電圧にあるとき、インバージョン空乏層によって空乏していない電荷中立領域のトランジスタのソースとドレインの間に依然として存在することを意味する。この領域はトランジスタの「ボディ」と称され、多くの用途では、それは単に浮遊することができ、p-チャネルFETに関するVddおよびn-チャネルFETに関するVssのような固定された電圧にまでボディを接続する意図的な試みはされない。ある用途では、帯電粒子誘導ソフトエラーに対してＳＲＡＭセルを免疫化させるステップがあるが、しかしながら、これはそのケースではない。堆積したチャージの寄生バイポーラ増殖を避けるために、トランジスタ「ボディ」を比較的低い抵抗接続を介した固定された電圧と結ぶステップがあり、再び、典型的にはn-チャネルFETに関してはVss、p-チャネルFETに関してはVddである。SOI FET各々のボディへのこれらの低い抵抗接続は、「ボディ・タイ」と称される。ボディ・タイがメモリ・セルのＳＥＵ免疫を改善しながら、ボディ・タイを実装するのに要求される追加の接続は、メモリ・セルに関して要求されるレイアウト領域を増大させることができる。メモリ・セルを実装するのに必要な面積の量を増やすことに加えて、増大したレイアウト領域はまた、メモリ・セルの電力必要条件を増やすことができて、メモリ・セルの性能を下げ、生産コストを上げることができる。
【００１２】
現在まで、容量または遅延若しくは両者の追加を介してソフトエラーが誘導される帯電粒子に対して故意に免疫にされたCMOS SOI SRAMセルは、ボディ・タイFETから作られていた。しかしながら、本願明細書において開示されるように、容量の追加または遅延若しくは両方を介して硬化された浮遊ボディSRAMセル SEUは、浮遊ボディ構成の性能特性及び領域の利点を得ることができる。一般に、本発明は、電気的浮遊を許容するSRAMセルのようなメモリ素子の一つ以上のMOSFETボディを考慮する。同時に、メモリ素子は、レジスタ絶縁技術のアプリケーション、静電容量の追加、遅延素子の追加、または、それらの技術の組合せを介してソフトエラーに対して硬化される。回路から一つ以上のボディ・タイを削除することによって、より小さいレイアウト領域がメモリ・セルを実装するために使うことができ、それによりメモリ・セルの性能を改良でき、そして、電力消費及びメモリ・セルの製造費用が低減する。ソフトエラー硬化技術の実装を介して、ソフトエラーの可能性を減らすと共に、メモリ素子は浮遊ボディMOSFETを使用して製造され得る。
【００１３】
本発明の第１の態様では、相補型金属酸化膜半導体（CMOS）メモリ素子は、複数のシリコン−オン−絶縁物（SOI）金属酸化物半導体電界効果トランジスタ（MOSFET）を有する。メモリ素子内では、少なくとも1つのSOI MOSFETのボディは、CMOSメモリ素子の基準電圧に電気的に接続していない。ある実施形態では、複数のSOI MOSFETのうちの少なくとも1つのボディは、他のいかなるコンポーネントもまたは電源にも電気的に接続しておらず、電気的に浮遊する。第2の実施形態では、複数のSOI MOSFETのボディのいずれも、CMOSメモリ素子の基準電圧に接続されない。この例では、SOI MOSFETの全てのボディは、電気的浮遊である。
【００１４】
別の実施形態では、一つ以上のMOSFETSのボディは、n-チャンネルトランジスタボディに関してはVssより下のバイアス電圧、または、p-チャネルボディに関してはVddより上のバイアスのような、予め定められた電圧に接続され得る。かかる構成が閾値電圧の調整を可能にし、メモリ素子の直流電力消費を減らすために用いることができる。
【００１５】
本発明の第１の態様に従って形成されるメモリ素子のタイプの1つは、スタティックＲＡＭ（SRAM）メモリ・セルである。SRAMメモリ・セルについての例示の実施形態は、多くのSOI MOSFETトランジスタから成るメモリ・セルを含み、トランジスタのうちの少なくとも1つは、浮遊ボディトランジスタを含む。
【００１６】
当該技術分野で周知のように、CMOS SRAMのMOSFETは、少なくとも2つのインバータを形成するように配置される。SEUに対するSRAMメモリ・セルの免疫は、SRAMセルの第二インバータの入力から、SRAMメモリ・セルの第1のインバータの出力をレジスタ絶縁することによって改善されうる。レジスタ絶縁を利用するある実施形態では、レジスタはCMOSメモリ素子に加えられ、レジスタの第一のターミナルは、CMOSメモリ素子の第1のインバータの入力接続部に電気的に接続され、レジスタの第２のターミナルは、CMOSメモリ素子の第二のインバータの出力接続に電気的に接続している。別の実施形態では、第２のレジスタは、第二のインバータの入力接続部とCMOSメモリ素子の第1のインバータの出力接続との間で電気的に接続される。レジスタ絶縁を利用する例示の実施形態では、浮遊ボディトランジスタのひとつが飽和し、免疫のレベルを備えたCMOSメモリ・セルをSEUに提供するので、重イオンによって堆積された電荷がベータ多重（beta-multiplied）ではない。
【００１７】
レジスタ絶縁を含む例示の実施形態は、CMOSメモリ素子に遅延素子を含むことによって、SEUに更なる免疫を提供できる。遅延素子はCMOSメモリ・セルに含まれ、遅延素子の第一のターミナルがCMOSメモリ素子の第1のコンポーネント上のターミナルに電気的に接続され、遅延素子の第２のターミナルがCMOSメモリ・セルの第２のコンポーネント上のターミナルに電気的に接続される。例示の実施形態では、遅延素子は、一つ以上のレジスタ、一つ以上のコンデンサ、または、一つ以上のレジスタと一つ以上のコンデンサとの組合せを含み、レジスタとコンデンサとの組合せ、レジスタの少なくとも一つのターミナル、及び、コンデンサの一つのターミナルが電気的に接続されることを含む。
【００１８】
別の態様では、CMOS SRAMメモリ・セルは、複数のMOSFETを含み、複数のMOSFETのボディのいずれもが、CMOSメモリ・セルの他のコンポーネントに電気的に接続していない。この態様によるCMOS SRAMメモリ・セルは、また、レジスタ絶縁を利用でき、上述したように、追加のSEU免疫を備えたメモリ・セルを提供する。上述したように、遅延素子はまた、更にSEU免疫を改善するためにCMOS SRAMメモリ・セルに含まれ得る。
【００１９】
さらに別の態様では、CMOS SRAMメモリ・セルは、複数の浮遊ボディMOSFETと、第1のレジスタおよび第２のレジスタと、遅延素子とを有する。この態様では、第1のレジスタおよび第２のレジスタはCMOS SRAMセルに含まれ、第1のレジスタの第一のターミナルが、CMOS SRAMメモリ・セルの第1のインバータ上の入力接続部に電気的に接続し、第1のレジスタの第２のターミナルは、CMOS SRAMメモリ・セルの第二のインバータの出力接続に電気的に接続し、第２のレジスタの第一のターミナルは、CMOS SRAMメモリ・セルの第二のインバータ上の入力接続部に電気的に接続し、第２のレジスタの第２のターミナルは、CMOS SRAMメモリ・セルの第1のインバータ上の出力接続に電気的に接続している。遅延素子はCMOS SRAMメモリ・セルに含まれ、遅延素子の第一ターミナルは、CMOS SRAMメモリ・セルの第1のコンポーネント上のターミナルに電気的に接続され、遅延素子の第２のターミナルは、CMOS SRAMメモリ・セルの第２のコンポーネント上のターミナルに電気的に接続されている。本発明の別の態様と同様に、CMOS SRAMメモリ・セルについての例示の実施形態で使用される遅延素子は、少なくとも一つのレジスタ、少なくとも一つのコンデンサ、または一緒に電気的に接続される少なくとも一つのレジスタおよび少なくとも一つのコンデンサの組合せを有する。
【００２０】
レジスタが遅延素子の一部として使われるとき、レジスタまたは、レジスタ-コンデンサ対は、ループ遅延を増大させるように作用し、ときどき、クロス結合インバータ遅延と称される。ループ遅延のこの増加は、セルが悪い状態のラッチを生じさせるのに必要な帯電粒子イベントの間、大きさを増大させることによってソフトエラーに対するメモリ・セルの抵抗を増やす。特に浮遊ボディMOSFETを使用する構成では、他の入力からの1つのインバータの出力を絶縁するようにレジスタを使用することによって、寄生バイポーラデバイスが飽和することができ、かくして、堆積した電荷の増殖を防止する。バルクまたはボディ・タイSOI MOSFETを利用するメモリ・セル構成とは異なり、MOSFETSのＰウエル（n-チャネル）またはｎウェル（p-チャネル）は、固定された電圧に電気的に結合され、浮遊ボディ構成は、エミッタ又はソース電圧の上への電圧上昇、ベースまたはチャネルに関連するエラーを回避する。
【実施例】
【００２１】
図1は、従来技術による6つのトランジスタCMOS SRAMメモリ・セル100を表す。メモリ・セル100において、各々のトランジスタ101-106は、それらのボディ接続101b-106bが、Vdd供給レール112かVss供給レール111に電気的に接続されるように構成される。具体的には、PFETトランジスタ103および104のボディは、Vdd供給レール112に電気的に接続され、NFETトランジスタ105および106のボディは、Vss供給レール111に電気的に接続している。コンデンサ107および108が、重イオン放射によって、生じるアップセットに対する免疫のレベルを提供するために遅延素子として使われる。この構成では、全てのトランジスタのボディとの低抵抗電気接続により、寄生バイポーラデバイスが、作動するのを防止し、トランジスタの閾値電圧を調整することによりボディ電圧のダイナミックな変化と関連する「ヒストリ効果（history effect）」を除去し、ドレインボディ結合に関連して下がっている更なるドレイン誘導バリアを除去する。
【００２２】
図2は、6つのトランジスタCMOS SRAMメモリ・セル200を表す。メモリ・セル200において、各々のトランジスタ201-206は、トランジスタ201-206のボディとVdd供給レール212又はVss供給レール211との間に電気的接続がないように構成される。レジスタ209および210は、トランジスタ204および206の出力からトランジスタ203および205の入力を、並びに、トランジスタ203および205の出力からトランジスタ204および206の入力をレジスタ絶縁するように用いられる。レジスタ209および210はまた、遅延素子として作用するコンデンサ207および208に電気的に接続し、SEUに対して追加的な硬化を提供する。
【特許請求の範囲】
【請求項１】
相補型金属酸化膜半導体（CMOS）メモリ素子であって、
複数のシリコン−オン−絶縁物（SOI）金属酸化膜半導体電界効果トランジスタ（MOSFET）であって、該複数のSOI MOSFETの少なくとも1つのボディが、CMOSメモリ素子の基準電圧に、電気的に接続していないことを特徴とする、複数のSOI MOSFETと、
レジスタ、と
を有し、
前記レジスタの第一のターミナルが、CMOSメモリ素子の第1のインバータの入力接続部に電気的に接続され、レジスタの第２のターミナルがCMOSメモリ素子の第二インバータの出力接続に電気的に接続している、ことを特徴とするCMOSメモリ素子。
【請求項２】
前記複数のSOI MOSFETのボディのいずれもが、CMOSメモリ素子の基準電圧に接続されていない、ことを特徴とする請求項１に記載のCMOSメモリ素子。
【請求項３】
前記レジスタが第1のレジスタからなり、
前記CMOSメモリ素子が更に、
絶縁レジスタであって、第２のレジスタの第一のターミナルが、CMOSメモリ素子の第２のインバータ上の入力接続部に電気的に接続され、
第２のレジスタの第2のターミナルが、CMOSメモリ素子の第1のインバータ上の出力接続に電気的に接続されている、ことを特徴とする絶縁レジスタと、
遅延素子、とを有し、
遅延素子の第一のターミナルがCMOSメモリ素子の第1のコンポーネント上の第一のターミナルに電気的に接続され、遅延素子の第２のターミナルがCMOSメモリ素子の第２のコンポーネント上のターミナルに接続されていることを特徴とする、請求項１に記載のCMOSメモリ素子、
【請求項１】
相補型金属酸化膜半導体（CMOS）メモリ素子であって、
複数のシリコン−オン−絶縁物（SOI）金属酸化膜半導体電界効果トランジスタ（MOSFET）であって、該複数のSOI MOSFETの少なくとも1つのボディが、CMOSメモリ素子の基準電圧に、電気的に接続していないことを特徴とする、複数のSOI MOSFETと、
レジスタ、と
を有し、
前記レジスタの第一のターミナルが、CMOSメモリ素子の第1のインバータの入力接続部に電気的に接続され、レジスタの第２のターミナルがCMOSメモリ素子の第二インバータの出力接続に電気的に接続している、ことを特徴とするCMOSメモリ素子。
【請求項２】
前記複数のSOI MOSFETのボディのいずれもが、CMOSメモリ素子の基準電圧に接続されていない、ことを特徴とする請求項１に記載のCMOSメモリ素子。
【請求項３】
前記レジスタが第1のレジスタからなり、
前記CMOSメモリ素子が更に、
絶縁レジスタであって、第２のレジスタの第一のターミナルが、CMOSメモリ素子の第２のインバータ上の入力接続部に電気的に接続され、
第２のレジスタの第2のターミナルが、CMOSメモリ素子の第1のインバータ上の出力接続に電気的に接続されている、ことを特徴とする絶縁レジスタと、
遅延素子、とを有し、
遅延素子の第一のターミナルがCMOSメモリ素子の第1のコンポーネント上の第一のターミナルに電気的に接続され、遅延素子の第２のターミナルがCMOSメモリ素子の第２のコンポーネント上のターミナルに接続されていることを特徴とする、請求項１に記載のCMOSメモリ素子、
【図１】
【図２】
【図２】
【公開番号】特開２０１０−１８６９８５（Ｐ２０１０−１８６９８５Ａ）
【公開日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【外国語出願】
【出願番号】特願２００９−２６８６６２（Ｐ２００９−２６８６６２）
【出願日】平成２１年１１月２６日（２００９．１１．２６）
【出願人】（５００５７５８２４）ハネウェル・インターナショナル・インコーポレーテッド (1,504)
【Ｆターム（参考）】
【公開日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願番号】特願２００９−２６８６６２（Ｐ２００９−２６８６６２）
【出願日】平成２１年１１月２６日（２００９．１１．２６）
【出願人】（５００５７５８２４）ハネウェル・インターナショナル・インコーポレーテッド (1,504)
【Ｆターム（参考）】
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