半導体装置及びその製造方法
【課題】容易に製造することができ、トランジスタの性能を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上にゲート絶縁膜２及びゲート電極３が形成されている。半導体基板１の表面の、平面視でゲート電極３を挟む位置に２個の不純物拡散層４が形成されている。２個の不純物拡散層４の表面に、ゲート絶縁膜２と半導体基板１との界面より低くなった掘り込み部６が設けられている。更に、半導体基板１のゲート絶縁膜２下の領域（チャネル）に応力を付加する応力付加膜が、少なくとも掘り込み部６内に位置している。
【解決手段】半導体基板１上にゲート絶縁膜２及びゲート電極３が形成されている。半導体基板１の表面の、平面視でゲート電極３を挟む位置に２個の不純物拡散層４が形成されている。２個の不純物拡散層４の表面に、ゲート絶縁膜２と半導体基板１との界面より低くなった掘り込み部６が設けられている。更に、半導体基板１のゲート絶縁膜２下の領域（チャネル）に応力を付加する応力付加膜が、少なくとも掘り込み部６内に位置している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
スケーリング則により、ＭＯＳ（metal-oxide-semiconductor）トランジスタ等の電界効果トランジスタの性能は微細化に伴って向上するが、微細化が進むと、単なる微細化のみでは十分に性能を向上させることが困難になってきている。つまり、近年、スケーリング則による性能の向上の効果が飽和しつつある。そこで、歪技術による性能の向上について検討されている。
【０００３】
しかしながら、従来の歪技術には、ＳｉＧｅ等のＳｉに代わる材料が必要とされたり、温度制御等の複雑な処理が必要とされたりする。このため、製造コストが大幅に上昇してしまう。また、歪み技術には不確定な要素が多いため、高い歩留まりを得ることが難しい。
【０００４】
また、ＣＭＯＳ（complementary MOS）トランジスタを備えたＳＲＡＭ（static random access memory）では、ＣＭＯＳトランジスタの微細化に伴って書き込みマージン及び読み出しマージンの確保が困難になってきている。この要因として、チャネル等に導入される不純物の真性ばらつき、及び短チャネル効果による電流の低下等が挙げられる。
【０００５】
書き込みマージン及び読み出しマージンは、周辺回路及び電源の改良等により確保することも可能であるが、周辺回路及び電源の改良等を行うと、それに伴ってコストが大幅に増加してしまう。また、全体のレイアウト面積が増加して、ＣＭＯＳトランジスタの微細化による効果が相殺されてしまうこともある。
【０００６】
【特許文献１】特開２００７−２７１９４号公報
【特許文献２】特開２００７−２２７５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、容易に製造することができ、トランジスタの性能を向上させることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
半導体装置の一態様には、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、前記半導体基板の表面の、平面視で前記ゲート電極を挟む位置に形成された２個の不純物拡散層と、前記半導体基板の前記ゲート絶縁膜下の領域に応力を付加する応力付加膜と、が設けられている。そして、前記２個の不純物拡散層のうちの少なくとも一方の表面に、前記ゲート絶縁膜と前記半導体基板との界面より低くなった掘り込み部が設けられており、前記応力付加膜は、少なくとも前記掘り込み部内に位置している。
【０００９】
半導体装置の他の一態様には、半導体基板と、前記半導体基板の表面に形成され、導電型がｎ型の不純物拡散層を備えたドライバトランジスタと、前記半導体基板の表面に形成され、導電型がｐ型の不純物拡散層を備えたロードトランジスタと、前記半導体基板の表面に形成され、導電型がｎ型の不純物拡散層を備えたトランスファトランジスタと、少なくとも前記ドライバトランジスタ及び前記ロードトランジスタのチャネルに前記半導体基板の表面に平行な方向の引張応力を付加する応力付加膜と、が設けられている。そして、前記ドライバトランジスタの前記不純物拡散層の表面に、当該ドライバトランジスタのチャネルの表面より低くなった掘り込み部が設けられている。前記ロードトランジスタの前記不純物拡散層の表面に、当該ロードトランジスタのチャネルの表面より低くなった掘り込み部が設けられている。前記応力付加膜は、少なくとも、前記ドライバトランジスタ及び前記ロードトランジスタの前記掘り込み部内に位置している。
【００１０】
半導体装置の製造方法の一態様では、半導体基板上にゲート絶縁膜及びゲート電極を形成し、その後、前記ゲート電極の側方にサイドウォールを形成し、前記半導体基板の表面の、平面視で前記ゲート電極を挟む位置に２個の不純物拡散層を形成する。次に、前記２個の不純物拡散層のうちの少なくとも一方の表面に、前記サイドウォールの外延に整合し、前記ゲート絶縁膜と前記半導体基板との界面より低くなった掘り込み部を形成する。そして、少なくとも前記掘り込み部内に位置し、前記半導体基板の前記ゲート絶縁膜下の領域に応力を付加する応力付加膜を形成する。
【発明の効果】
【００１１】
上記半導体装置等によれば、自己整合的な形成が可能な掘り込み部内に応力付加膜が位置するので、半導体基板のゲート絶縁膜下の領域（チャネル）に十分な歪を生じさせることができる。
【発明を実施するための最良の形態】
【００１２】
以下、実施形態について添付の図面を参照しながら詳述する。
【００１３】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置を示す断面図である。
【００１４】
第１の実施形態においては、シリコン基板等の半導体基板１上にゲート絶縁膜２及びゲート電極３が形成され、ゲート電極３の側方にサイドウォール５が形成されている。また、平面視でゲート電極３を挟むようにして２つの不純物拡散層４が半導体基板１の表面に形成されている。不純物拡散層４はサイドウォール５の下方を起点としてゲート電極３から離間するように広がっている。
【００１５】
そして、本実施形態では、不純物拡散層４のサイドウォール５から露出している部分に掘り込み部６が形成されている。つまり、不純物拡散層４の表面の位置が、サイドウォール５から露出している部分において、サイドウォール５により覆われている部分よりも低くなっている。また、不純物拡散層４の表面にはシリサイド層７が形成されている。このようにして電界効果トランジスタＴｒが構成されている。掘り込み部６の深さは、２０ｎｍ〜４０ｎｍ程度である。掘り込み部６の深さが２０ｎｍ未満であると、電流増加の効果を十分に得ることができないことがある。また、掘り込み部６の深さが４０ｎｍより大きいと、不純物の拡散の際に連続性及び／又は抵抗に問題が起こることがある。
【００１６】
更に、本実施形態では、電界効果トランジスタＴｒを覆う応力付加膜８が形成されている。応力付加膜８は掘り込み部６内にも形成されている。応力付加膜８は、例えばシリコン窒化物からなり、電界効果トランジスタＴｒのチャネルに対し、ソースとドレインとを結ぶ方向の応力を作用させる。例えば、電界効果トランジスタＴｒがｎチャネル型トランジスタである場合、応力付加膜８としてはチャネルに引張応力を作用させるものが用いられ、電界効果トランジスタＴｒがｐチャネル型トランジスタである場合、応力付加膜８としてはチャネルに圧縮応力を作用させるものが用いられる。
【００１７】
本実施形態では、応力付加膜８上に、表面が平坦化された層間絶縁膜９が形成されており、この層間絶縁膜９内に、不純物拡散層４に接するプラグ１０が埋め込まれている。更に、層間絶縁膜９上に、プラグ１０に接する配線１１が形成されている。
【００１８】
このように構成された本実施形態においては、不純物拡散層４の表面に掘り込み部６が形成され、その内部にも応力付加膜８が形成されているため、掘り込み部６が形成されていない場合と比較して、強い応力をチャネルに作用させることができる。つまり、掘り込み部６の存在により応力付加膜８とチャネルとの距離が短縮されるため、チャネルに強い応力が作用する。この結果、チャネルに生じる歪みが大きくなる。
【００１９】
従って、電界効果トランジスタＴｒがｎチャネル型トランジスタであって、且つ応力付加膜８としてチャネルに引張応力を作用させるものが用いられている場合には、掘り込み部６が形成されていないものと比較して大きな電流を得ることができる。また、電界効果トランジスタＴｒがｐチャネル型トランジスタであって、且つ応力付加膜８としてチャネルに圧縮応力を作用させるものが用いられている場合にも、掘り込み部６が形成されていないものと比較して大きな電流を得ることができる。
【００２０】
なお、後述のように、用途によっては、掘り込み部６が形成されていないものと比較して小さな電流を得ることが望ましいこともある。従って、電界効果トランジスタＴｒがｎチャネル型トランジスタである場合に、応力付加膜８としてチャネルに圧縮応力を作用させるものが用いられてもよい。また、電界効果トランジスタＴｒがｐチャネル型トランジスタである場合に、応力付加膜８としてチャネルに引張応力を作用させるものが用いられてもよい。
【００２１】
次に、本願発明者が行った第１の実施形態に関するシミュレーションについて説明する。このシミュレーションでは、３種類のｎチャネル型トランジスタにおける応力分布を見積もった。第１のｎチャネル型トランジスタは、掘り込み部６がなく、不純物拡散層４の表面が平坦なものである。第２のｎチャネル型トランジスタは、深さが２０μｍの掘り込み部６が形成されたものである。第３のｎチャネル型トランジスタは、深さが４０μｍの掘り込み部６が形成されたものである。また、いずれのｎチャネル型トランジスタにおいても、応力付加膜８として、厚さが６０ｎｍで、引張応力が１ＧＰａのものが用いられることとした。また、ゲート長が５０ｎｍ、サイドウォール５の横方向の厚さが６０ｎｍであるとした。
【００２２】
この結果を図２に示す。図２は、第１の実施形態に関するシミュレーション（深さと応力との関係）の結果を示す図である。図２（ａ）は第１のｎチャネル型トランジスタの結果を示し、（ｂ）は第２のｎチャネル型トランジスタの結果を示し、（ｃ）は第３のｎチャネル型トランジスタの結果を示す。図２では、濃淡が薄い部分ほど応力が大きいことを示している。そして、図２に示すように、掘り込み部６が深いものほどチャネルに作用する応力が大きいことを示す結果が得られた。
【００２３】
本願発明者は、更に、上記の３種類のｎチャネル型トランジスタについて、ゲート電圧とドレイン電流との関係についてのシミュレーションも行った。この結果を図３に示す。図３は、第１の実施形態に関するシミュレーション（ゲート電圧とドレイン電流との関係）の結果を示す図である。図３に示すように、掘り込み部６が深いものほど大きなドレイン電流が得られることを示す結果が得られた。即ち、第１のｎチャネル型トランジスタを基準とすると、第２のｎチャネル型トランジスタでは、１７％程度高いドレイン電流が得られ、第３のｎチャネル型トランジスタでは、３２％程度高いドレイン電流が得られることを示す結果が得られた。
【００２４】
なお、圧縮応力が正の応力付加膜８を用いたｐチャネル型トランジスタでも、同様に、掘り込み部６が深いものほどチャネルに作用する応力が大きくなり、また、高いドレイン電流が得られる。
【００２５】
次に、第１の実施形態に係る半導体装置の製造方法について説明する。図４は、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２６】
先ず、図４（ａ）に示すように、半導体基板１上にゲート絶縁膜２及びゲート電極３を形成する。次いで、ゲート電極３をマスクとしたイオン注入を行って、半導体基板１の表面に不純物導入領域４ａを形成する。ｎチャネル型トランジスタを形成する場合、ｎ型不純物の導入を行い、ｐチャネル型トランジスタを形成する場合、ｐ型不純物の導入を行う。
【００２７】
その後、図４（ｂ）に示すように、ゲート電極３の側方にサイドウォール５を形成する。続いて、ゲート電極３及びサイドウォール５をマスクとしたイオン注入を行って、半導体基板１の表面に、一部が不純物導入領域４ａの一部と重畳する不純物導入領域４ｂを形成する。ｎチャネル型トランジスタを形成する場合、ｎ型不純物の導入を行い、ｐチャネル型トランジスタを形成する場合、ｐ型不純物の導入を行う。また、不純物導入領域４ａを形成する際よりも高い濃度で不純物を導入する。
【００２８】
次いで、熱処理を行うことにより、不純物導入領域４ａ及び４ｂ中の不純物を拡散させ、図４（ｃ）に示すように、不純物拡散層４を形成する。
【００２９】
その後、ゲート電極３及びサイドウォール５をマスクとして不純物拡散層４の表面をエッチングすることにより、図４（ｄ）に示すように、掘り込み部６を形成する。掘り込み部６の深さは、例えば２０ｎｍ〜４０ｎｍ程度とする。このエッチングとしては、例えば、ＴＭＡＨ（tetra methyl ammonium hydride）を用いたウェットエッチング又はドライエッチングを行う。
【００３０】
続いて、図４（ｅ）に示すように、掘り込み部６が形成された不純物拡散層４の表面にシリサイド層７を形成する。
【００３１】
次いで、図４（ｆ）に示すように、電界効果トランジスタＴｒを覆う応力付加膜８を形成する。応力付加膜８としては、例えば、電界効果トランジスタＴｒがｎチャネル型トランジスタである場合、チャネルに引張応力を作用させるものを形成し、電界効果トランジスタＴｒがｐチャネル型トランジスタである場合、チャネルに圧縮応力を作用させるものを形成する。また、応力付加膜８の厚さは、例えば４０ｎｍ〜１００ｎｍ程度とする。応力付加膜８の厚さが４０ｎｍ未満であると、十分な応力を作用させることが困難なことがある。また、応力付加膜８の厚さが１００ｎｍを超えると、ゲート電極３よりも高くなって、その後の処理が困難になることがある。
【００３２】
その後、図４（ｇ）に示すように、応力付加膜８上に表面が平坦な層間絶縁膜９を形成する。続いて、層間絶縁膜９及び応力付加膜８に、シリサイド層７まで到達するコンタクトホールを形成し、その内部にプラグ１０を形成する。
【００３３】
次いで、図４（ｈ）に示すように、層間絶縁膜９上にプラグ１０に接する配線１１を形成する。その後、上層の配線等を形成して半導体装置を完成させる。
【００３４】
このような製造方法では、ＳｉＧｅ等のＳｉよりも高価な材料を用いず、また、複雑な処理等を用いずに、チャネルに大きな応力が作用する半導体装置を得ることができる。つまり、掘り込み部６が存在するためにチャネルに大きな応力が作用するが、掘り込み部６の形成は自己整合的に行うことができるため、容易に半導体装置を製造することができる。
【００３５】
（第２の実施形態）
次に、第２の実施形態について説明する。図５は、第２の実施形態に係る半導体装置を示す断面図である。
【００３６】
第２の実施形態においては、２つの不純物拡散層４の一方のみに掘り込み部６が形成されている。他方の不純物拡散層４では、掘り込み部６が形成されることなくシリサイド層７が形成されている。他の構成は第１の実施形態と同様である。
【００３７】
このような第２の実施形態によっても第１の実施形態と同様の効果がえられる。また、電流分布が非対称になるため、２つの不純物拡散層４間で電流を流す向きを切り替えることにより、つまり、ソースとドレインとを切り替えることにより、ゲート電圧を固定したままでドレイン電流を切り替えることができる。
【００３８】
次に、本願発明者が行った第２の実施形態に関するシミュレーションについて説明する。このシミュレーションでも、３種類のｎチャネル型トランジスタにおける応力分布を見積もった。第４のｎチャネル型トランジスタは、掘り込み部６がなく、不純物拡散層４の表面が平坦なものである。第５のｎチャネル型トランジスタは、深さが２０μｍの掘り込み部６が一方の不純物拡散層４に形成されたものである。第６のｎチャネル型トランジスタは、深さが４０μｍの掘り込み部６が一方の不純物拡散層４に形成されたものである。また、いずれのｎチャネル型トランジスタにおいても、応力付加膜８として、厚さが６０ｎｍで、引張応力が１ＧＰａのものが用いられることとした。また、ゲート長が５０ｎｍ、サイドウォール５の横方向の厚さが６０ｎｍであるとした。
【００３９】
この結果を図６に示す。図６は、第２の実施形態に関するシミュレーション（深さと応力との関係）の結果を示す図である。図６（ａ）は第４のｎチャネル型トランジスタの結果を示し、（ｂ）は第５のｎチャネル型トランジスタの結果を示し、（ｃ）は第６のｎチャネル型トランジスタの結果を示す。図６でも、濃淡が薄い部分ほど応力が大きいことを示している。そして、図６に示すように、掘り込み部６が深いものほどチャネルに作用する応力が大きいことを示す結果が得られた。また、第５及び第６のｎチャネル型トランジスタでは、掘り込み部６が形成された不純物拡散層４近傍において、掘り込み部６が形成されていない不純物拡散層４近傍よりも大きな応力が作用していることを示す結果が得られた。
【００４０】
本願発明者は、更に、第６のｎチャネル型トランジスタについて、電流を流す方向とドレイン電流との関係についてのシミュレーションも行った。この結果を図７に示す。図７は、第２の実施形態に関するシミュレーション（電流を流す方向とドレイン電流との関係）の結果を示す図である。図７に示すように、掘り込み部６が形成された不純物拡散層４をドレインとした場合（◆）に、掘り込み部６が形成されていない不純物拡散層４をドレインとした場合（■）よりも高いドレイン電流が得られることを示す結果が得られた。
【００４１】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、ＳＲＡＭセルに関する。図８は、第３の実施形態に係る半導体装置（ＳＲＡＭセル）の構成を示す図である。
【００４２】
第３の実施形態では、２本のビット線ＢＬ及びｘＢＬに、夫々トランスファトランジスタＴ１、Ｔ２のｎ型ソース拡散層ＳT1が接続されている。トランスファトランジスタＴ１及びＴ２のゲート電極ＧT1及びＧT2はワード線ＷＬに接続されている。トランスファトランジスタＴ１のｎ型ドレイン拡散層ＤT1には、ロードトランジスタＬ１のｐ型ドレイン拡散層ＤL1、及びドライバトランジスタＤ１のｎ型ドレイン拡散層ＤD1が接続されている。また、トランスファトランジスタＴ２のｎ型ドレイン拡散層ＤT2には、ロードトランジスタＬ２のｐ型ドレイン拡散層ＤL2、及びドライバトランジスタＤ２のｎ型ドレイン拡散層ＤD2が接続されている。ロードトランジスタＬ１及びＬ２のｐ型ソース拡散層ＳL1及びＳL2には電源電位ＶＤＤが付与され、ドライバトランジスタＤ１及びＤ２のｎ型ソース拡散層ＳD1及びＳD2は接地電位ＧＮＤが付与される。ロードトランジスタＬ１及びドライバトランジスタＤ１に共通のゲート電極ＧDL1が設けられ、ロードトランジスタＬ２及びドライバトランジスタＤ２に共通のゲート電極ＧDL2が設けられている。また、各トランジスタの周囲には素子分離領域２０が設けられている。但し、トランスファトランジスタＴ１のｎ型ドレイン拡散層ＤT1及びドライバトランジスタＤ１のｎ型ドレイン拡散層ＤD1は互いに直接接しており、トランスファトランジスタＴ２のｎ型ドレイン拡散層ＤT2及びドライバトランジスタＤ２のｎ型ドレイン拡散層ＤD2は互いに直接接している。このような６個のトランジスタがＳＲＡＭセルに含まれている。トランスファトランジスタＴ１及びＴ２並びにドライバトランジスタＤ１及びＤ２は、ｎチャネル型トランジスタであり、ロードトランジスタＬ１及びＬ２は、ｐチャネル型トランジスタである。
【００４３】
ここで、ドライバトランジスタＤ１、ロードトランジスタＬ１及びトランスファトランジスタＴ１の構成について説明する。図９（ａ）は、ドライバトランジスタＤ１の構造を示す断面図であり、図９（ｂ）は、ロードトランジスタＬ１の構造を示す断面図であり、図９（ｃ）は、トランスファトランジスタＴ１の構造を示す断面図である。図９（ａ）は、図８（ｂ）中のＩ−Ｉ線に沿った断面を示し、図９（ｂ）は、図８（ｂ）中のＩＩ−ＩＩ線に沿った断面を示し、図９（ｃ）は、図８（ｂ）中のＩＩＩ−ＩＩＩ線に沿った断面を示す。
【００４４】
ドライバトランジスタＤ１では、図９（ａ）に示すように、半導体基板２１上にゲート絶縁膜２２及びゲート電極２３が形成され、ゲート電極２３の側方にサイドウォール２５が形成されている。また、平面視でゲート電極２３を挟むようにしてｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1が半導体基板２１の表面に形成されている。ｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1はサイドウォール２５の下方を起点としてゲート電極２３から離間するように広がっている。
【００４５】
また、ｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1のサイドウォール２５から露出している部分に掘り込み部２６が形成されている。つまり、ｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1の表面の位置が、サイドウォール２５から露出している部分において、サイドウォール２５により覆われている部分よりも低くなっている。また、ｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1の表面にはシリサイド層２７が形成されている。図示していないが、チャネルの導電型はｐ型である。このようにしてドライバトランジスタＤ１が構成されている。ドライバトランジスタＤ２も同様の構成である。
【００４６】
ロードトランジスタＬ１では、図９（ｂ）に示すように、半導体基板１の表面に、ｐ型ソース拡散層ＳL1及びｐ型ドレイン拡散層ＤL1がｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1に代えて形成されている。また、図示していないが、チャネルの導電型はｎ型である。他の構成はドライバトランジスタＤ１と同様である。このようにしてロードトランジスタＬ１が構成されている。ロードトランジスタＬ２も同様の構成である。
【００４７】
トランスファトランジスタＴ１では、図９（ｃ）に示すように、半導体基板１の表面に、ｎ型ソース拡散層ＳT1及びｎ型ドレイン拡散層ＤT1がｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1に代えて形成されている。他の構成はドライバトランジスタＤ１と同様である。このようにしてトランスファトランジスタＴ１が構成されている。トランスファトランジスタＴ２も同様の構成である。
【００４８】
更に、本実施形態では、６個のトランジスタを覆い、各トランジスタのチャネルに引張応力を付加する応力付加膜２８が形成されている。
【００４９】
一般的に、ＳＲＡＭセルの書き込みマージンはパラメータ「β ratio」に基づいて評価することができ、読み出しマージンはパラメータ「PUR」に基づいて評価することができる。パラメータ「β ratio」及び「PUR」は次の式で表わされる。ここで、「Ion_transfer」はトランスファトランジスタを流れる電流の大きさであり、「Ion_load」はロードトランジスタを流れる電流の大きさであり、「Ion_driver」はドライバトランジスタを流れる電流の大きさである。
β ratio＝Ion_driver／Ion_transfer
PUR＝Ion_load／Ion_transfer
【００５０】
そして、パラメータ「β ratio」が大きいほど読み出しマージンが広がり、パラメータ「PUR」が小さいほど書き込みマージンが広がる。
【００５１】
本実施形態と掘り込み部２６が全く形成されていないＳＲＡＭセルとを比較すると、トランスファトランジスタに流れる電流の大きさは同程度である。また、ロードトランジスタに流れる電流の大きさは、本実施形態において小さくなり、ドライバトランジスタに流れる電流の大きさは、本実施形態において大きくなる。つまり、本実施形態では、「Ion_transfer」が同程度のまま、「Ion_load」が小さくなり、「Ion_transfer」が大きくなる。このため、本実施形態と掘り込み部２６が全く形成されていないＳＲＡＭセルとを比較すると、パラメータ「β ratio」が大きくなると共に、パラメータ「PUR」が小さくなる。従って、読み出しマージン及び書き込みマージンの双方を向上させることができる。
【００５２】
本願発明者がシミュレーションを行ったところ、掘り込み部２６が形成されていないＳＲＡＭセルを基準とすると、掘り込み部２６の深さが２０ｎｍの場合、パラメータ「β ratio」が６％大きくなり、パラメータ「PUR」が１８％小さくなるという結果が得られた。また、掘り込み部２６の深さが４０ｎｍの場合は、パラメータ「β ratio」が１３％大きくなり、パラメータ「PUR」が２９％小さくなるという結果も得られた。なお、このシミュレーションでは、応力付加膜２８として、厚さが６０ｎｍで、引張応力が１ＧＰａのものが用いられることとした。また、ゲート長が５０ｎｍ、サイドウォール２５の横方向の厚さが６０ｎｍであるとした。
【００５３】
なお、ＳＲＡＭでは、複数のＳＲＡＭセルがアレイ状に配列している。図８（ｂ）には１個のＳＲＡＭセルのみを図示しているが、２個のＳＲＡＭセルのレイアウトは図１０のようになる。このようなレイアウトで複数のＳＲＡＭセルが縦横に並んで配列されている。
【００５４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５５】
（付記１）
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、
前記半導体基板の表面の、平面視で前記ゲート電極を挟む位置に形成された２個の不純物拡散層と、
前記半導体基板の前記ゲート絶縁膜下の領域に応力を付加する応力付加膜と、
を有し、
前記２個の不純物拡散層のうちの少なくとも一方の表面に、前記ゲート絶縁膜と前記半導体基板との界面より低くなった掘り込み部が設けられており、
前記応力付加膜は、少なくとも前記掘り込み部内に位置していることを特徴とする半導体装置。
【００５６】
（付記２）
前記ゲート電極の側方に形成されたサイドウォールを有し、
前記掘り込み部は、前記サイドウォールの外延に整合するようにして形成されていることを特徴とする付記１に記載の半導体装置。
【００５７】
（付記３）
前記応力付加膜は、前記ゲート電極を跨いで前記２個の不純物拡散層上まで延在していることを特徴とする付記１又は２に記載の半導体装置。
【００５８】
（付記４）
前記不純物拡散層の導電型はｎ型であり、
前記応力付加膜は、前記半導体基板の表面に平行な方向の引張応力を付加することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００５９】
（付記５）
前記不純物拡散層の導電型はｐ型であり、
前記応力付加膜は、前記半導体基板の表面に平行な方向の圧縮応力を付加することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００６０】
（付記６）
半導体基板と、
前記半導体基板の表面に形成され、導電型がｎ型の不純物拡散層を備えたドライバトランジスタと、
前記半導体基板の表面に形成され、導電型がｐ型の不純物拡散層を備えたロードトランジスタと、
前記半導体基板の表面に形成され、導電型がｎ型の不純物拡散層を備えたトランスファトランジスタと、
少なくとも前記ドライバトランジスタ及び前記ロードトランジスタのチャネルに前記半導体基板の表面に平行な方向の引張応力を付加する応力付加膜と、
を有し、
前記ドライバトランジスタの前記不純物拡散層の表面に、当該ドライバトランジスタのチャネルの表面より低くなった掘り込み部が設けられており、
前記ロードトランジスタの前記不純物拡散層の表面に、当該ロードトランジスタのチャネルの表面より低くなった掘り込み部が設けられており、
前記応力付加膜は、少なくとも、前記ドライバトランジスタ及び前記ロードトランジスタの前記掘り込み部内に位置していることを特徴とする半導体装置。
【００６１】
（付記７）
前記掘り込み部の深さは、２０ｎｍ乃至４０ｎｍであることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【００６２】
（付記８）
半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
前記半導体基板の表面の、平面視で前記ゲート電極を挟む位置に２個の不純物拡散層を形成する工程と、
前記２個の不純物拡散層のうちの少なくとも一方の表面に、前記サイドウォールの外延に整合し、前記ゲート絶縁膜と前記半導体基板との界面より低くなった掘り込み部を形成する工程と、
少なくとも前記掘り込み部内に位置し、前記半導体基板の前記ゲート絶縁膜下の領域に応力を付加する応力付加膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００６３】
（付記９）
前記応力付加膜を、前記ゲート電極を跨いで前記２個の不純物拡散層上まで延在するように形成することを特徴とする付記８に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６４】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】第１の実施形態に関するシミュレーション（深さと応力との関係）の結果を示す図である。
【図３】第１の実施形態に関するシミュレーション（ゲート電圧とドレイン電流との関係）の結果を示す図である。
【図４】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】第２の実施形態に係る半導体装置を示す断面図である。
【図６】第２の実施形態に関するシミュレーション（深さと応力との関係）の結果を示す図である。
【図７】第２の実施形態に関するシミュレーション（電流を流す方向とドレイン電流との関係）の結果を示す図である。
【図８】第３の実施形態に係る半導体装置（ＳＲＡＭセル）の構成を示す図である。
【図９】ドライバトランジスタＤ１、ロードトランジスタＬ１及びトランスファトランジスタＴ１の構成を示す断面図である。
【図１０】２個のＳＲＡＭセルの関係を示す図である。
【符号の説明】
【００６５】
１：半導体基板
２：ゲート絶縁膜
３：ゲート電極
４：不純物拡散層
５：サイドウォール
６：掘り込み部
７：シリサイド層
８：応力付加膜
Ｔｒ：電界効果トランジスタ
２１：半導体基板
２２：ゲート絶縁膜
２３：ゲート電極
２５：サイドウォール
２６：掘り込み部
２７：シリサイド層
２８：応力付加膜
Ｔ１、Ｔ２：トランスファトランジスタ
Ｌ１、Ｌ２：ロードトランジスタ
Ｄ１、Ｄ２：ドライバトランジスタ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
スケーリング則により、ＭＯＳ（metal-oxide-semiconductor）トランジスタ等の電界効果トランジスタの性能は微細化に伴って向上するが、微細化が進むと、単なる微細化のみでは十分に性能を向上させることが困難になってきている。つまり、近年、スケーリング則による性能の向上の効果が飽和しつつある。そこで、歪技術による性能の向上について検討されている。
【０００３】
しかしながら、従来の歪技術には、ＳｉＧｅ等のＳｉに代わる材料が必要とされたり、温度制御等の複雑な処理が必要とされたりする。このため、製造コストが大幅に上昇してしまう。また、歪み技術には不確定な要素が多いため、高い歩留まりを得ることが難しい。
【０００４】
また、ＣＭＯＳ（complementary MOS）トランジスタを備えたＳＲＡＭ（static random access memory）では、ＣＭＯＳトランジスタの微細化に伴って書き込みマージン及び読み出しマージンの確保が困難になってきている。この要因として、チャネル等に導入される不純物の真性ばらつき、及び短チャネル効果による電流の低下等が挙げられる。
【０００５】
書き込みマージン及び読み出しマージンは、周辺回路及び電源の改良等により確保することも可能であるが、周辺回路及び電源の改良等を行うと、それに伴ってコストが大幅に増加してしまう。また、全体のレイアウト面積が増加して、ＣＭＯＳトランジスタの微細化による効果が相殺されてしまうこともある。
【０００６】
【特許文献１】特開２００７−２７１９４号公報
【特許文献２】特開２００７−２２７５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、容易に製造することができ、トランジスタの性能を向上させることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
半導体装置の一態様には、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、前記半導体基板の表面の、平面視で前記ゲート電極を挟む位置に形成された２個の不純物拡散層と、前記半導体基板の前記ゲート絶縁膜下の領域に応力を付加する応力付加膜と、が設けられている。そして、前記２個の不純物拡散層のうちの少なくとも一方の表面に、前記ゲート絶縁膜と前記半導体基板との界面より低くなった掘り込み部が設けられており、前記応力付加膜は、少なくとも前記掘り込み部内に位置している。
【０００９】
半導体装置の他の一態様には、半導体基板と、前記半導体基板の表面に形成され、導電型がｎ型の不純物拡散層を備えたドライバトランジスタと、前記半導体基板の表面に形成され、導電型がｐ型の不純物拡散層を備えたロードトランジスタと、前記半導体基板の表面に形成され、導電型がｎ型の不純物拡散層を備えたトランスファトランジスタと、少なくとも前記ドライバトランジスタ及び前記ロードトランジスタのチャネルに前記半導体基板の表面に平行な方向の引張応力を付加する応力付加膜と、が設けられている。そして、前記ドライバトランジスタの前記不純物拡散層の表面に、当該ドライバトランジスタのチャネルの表面より低くなった掘り込み部が設けられている。前記ロードトランジスタの前記不純物拡散層の表面に、当該ロードトランジスタのチャネルの表面より低くなった掘り込み部が設けられている。前記応力付加膜は、少なくとも、前記ドライバトランジスタ及び前記ロードトランジスタの前記掘り込み部内に位置している。
【００１０】
半導体装置の製造方法の一態様では、半導体基板上にゲート絶縁膜及びゲート電極を形成し、その後、前記ゲート電極の側方にサイドウォールを形成し、前記半導体基板の表面の、平面視で前記ゲート電極を挟む位置に２個の不純物拡散層を形成する。次に、前記２個の不純物拡散層のうちの少なくとも一方の表面に、前記サイドウォールの外延に整合し、前記ゲート絶縁膜と前記半導体基板との界面より低くなった掘り込み部を形成する。そして、少なくとも前記掘り込み部内に位置し、前記半導体基板の前記ゲート絶縁膜下の領域に応力を付加する応力付加膜を形成する。
【発明の効果】
【００１１】
上記半導体装置等によれば、自己整合的な形成が可能な掘り込み部内に応力付加膜が位置するので、半導体基板のゲート絶縁膜下の領域（チャネル）に十分な歪を生じさせることができる。
【発明を実施するための最良の形態】
【００１２】
以下、実施形態について添付の図面を参照しながら詳述する。
【００１３】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置を示す断面図である。
【００１４】
第１の実施形態においては、シリコン基板等の半導体基板１上にゲート絶縁膜２及びゲート電極３が形成され、ゲート電極３の側方にサイドウォール５が形成されている。また、平面視でゲート電極３を挟むようにして２つの不純物拡散層４が半導体基板１の表面に形成されている。不純物拡散層４はサイドウォール５の下方を起点としてゲート電極３から離間するように広がっている。
【００１５】
そして、本実施形態では、不純物拡散層４のサイドウォール５から露出している部分に掘り込み部６が形成されている。つまり、不純物拡散層４の表面の位置が、サイドウォール５から露出している部分において、サイドウォール５により覆われている部分よりも低くなっている。また、不純物拡散層４の表面にはシリサイド層７が形成されている。このようにして電界効果トランジスタＴｒが構成されている。掘り込み部６の深さは、２０ｎｍ〜４０ｎｍ程度である。掘り込み部６の深さが２０ｎｍ未満であると、電流増加の効果を十分に得ることができないことがある。また、掘り込み部６の深さが４０ｎｍより大きいと、不純物の拡散の際に連続性及び／又は抵抗に問題が起こることがある。
【００１６】
更に、本実施形態では、電界効果トランジスタＴｒを覆う応力付加膜８が形成されている。応力付加膜８は掘り込み部６内にも形成されている。応力付加膜８は、例えばシリコン窒化物からなり、電界効果トランジスタＴｒのチャネルに対し、ソースとドレインとを結ぶ方向の応力を作用させる。例えば、電界効果トランジスタＴｒがｎチャネル型トランジスタである場合、応力付加膜８としてはチャネルに引張応力を作用させるものが用いられ、電界効果トランジスタＴｒがｐチャネル型トランジスタである場合、応力付加膜８としてはチャネルに圧縮応力を作用させるものが用いられる。
【００１７】
本実施形態では、応力付加膜８上に、表面が平坦化された層間絶縁膜９が形成されており、この層間絶縁膜９内に、不純物拡散層４に接するプラグ１０が埋め込まれている。更に、層間絶縁膜９上に、プラグ１０に接する配線１１が形成されている。
【００１８】
このように構成された本実施形態においては、不純物拡散層４の表面に掘り込み部６が形成され、その内部にも応力付加膜８が形成されているため、掘り込み部６が形成されていない場合と比較して、強い応力をチャネルに作用させることができる。つまり、掘り込み部６の存在により応力付加膜８とチャネルとの距離が短縮されるため、チャネルに強い応力が作用する。この結果、チャネルに生じる歪みが大きくなる。
【００１９】
従って、電界効果トランジスタＴｒがｎチャネル型トランジスタであって、且つ応力付加膜８としてチャネルに引張応力を作用させるものが用いられている場合には、掘り込み部６が形成されていないものと比較して大きな電流を得ることができる。また、電界効果トランジスタＴｒがｐチャネル型トランジスタであって、且つ応力付加膜８としてチャネルに圧縮応力を作用させるものが用いられている場合にも、掘り込み部６が形成されていないものと比較して大きな電流を得ることができる。
【００２０】
なお、後述のように、用途によっては、掘り込み部６が形成されていないものと比較して小さな電流を得ることが望ましいこともある。従って、電界効果トランジスタＴｒがｎチャネル型トランジスタである場合に、応力付加膜８としてチャネルに圧縮応力を作用させるものが用いられてもよい。また、電界効果トランジスタＴｒがｐチャネル型トランジスタである場合に、応力付加膜８としてチャネルに引張応力を作用させるものが用いられてもよい。
【００２１】
次に、本願発明者が行った第１の実施形態に関するシミュレーションについて説明する。このシミュレーションでは、３種類のｎチャネル型トランジスタにおける応力分布を見積もった。第１のｎチャネル型トランジスタは、掘り込み部６がなく、不純物拡散層４の表面が平坦なものである。第２のｎチャネル型トランジスタは、深さが２０μｍの掘り込み部６が形成されたものである。第３のｎチャネル型トランジスタは、深さが４０μｍの掘り込み部６が形成されたものである。また、いずれのｎチャネル型トランジスタにおいても、応力付加膜８として、厚さが６０ｎｍで、引張応力が１ＧＰａのものが用いられることとした。また、ゲート長が５０ｎｍ、サイドウォール５の横方向の厚さが６０ｎｍであるとした。
【００２２】
この結果を図２に示す。図２は、第１の実施形態に関するシミュレーション（深さと応力との関係）の結果を示す図である。図２（ａ）は第１のｎチャネル型トランジスタの結果を示し、（ｂ）は第２のｎチャネル型トランジスタの結果を示し、（ｃ）は第３のｎチャネル型トランジスタの結果を示す。図２では、濃淡が薄い部分ほど応力が大きいことを示している。そして、図２に示すように、掘り込み部６が深いものほどチャネルに作用する応力が大きいことを示す結果が得られた。
【００２３】
本願発明者は、更に、上記の３種類のｎチャネル型トランジスタについて、ゲート電圧とドレイン電流との関係についてのシミュレーションも行った。この結果を図３に示す。図３は、第１の実施形態に関するシミュレーション（ゲート電圧とドレイン電流との関係）の結果を示す図である。図３に示すように、掘り込み部６が深いものほど大きなドレイン電流が得られることを示す結果が得られた。即ち、第１のｎチャネル型トランジスタを基準とすると、第２のｎチャネル型トランジスタでは、１７％程度高いドレイン電流が得られ、第３のｎチャネル型トランジスタでは、３２％程度高いドレイン電流が得られることを示す結果が得られた。
【００２４】
なお、圧縮応力が正の応力付加膜８を用いたｐチャネル型トランジスタでも、同様に、掘り込み部６が深いものほどチャネルに作用する応力が大きくなり、また、高いドレイン電流が得られる。
【００２５】
次に、第１の実施形態に係る半導体装置の製造方法について説明する。図４は、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２６】
先ず、図４（ａ）に示すように、半導体基板１上にゲート絶縁膜２及びゲート電極３を形成する。次いで、ゲート電極３をマスクとしたイオン注入を行って、半導体基板１の表面に不純物導入領域４ａを形成する。ｎチャネル型トランジスタを形成する場合、ｎ型不純物の導入を行い、ｐチャネル型トランジスタを形成する場合、ｐ型不純物の導入を行う。
【００２７】
その後、図４（ｂ）に示すように、ゲート電極３の側方にサイドウォール５を形成する。続いて、ゲート電極３及びサイドウォール５をマスクとしたイオン注入を行って、半導体基板１の表面に、一部が不純物導入領域４ａの一部と重畳する不純物導入領域４ｂを形成する。ｎチャネル型トランジスタを形成する場合、ｎ型不純物の導入を行い、ｐチャネル型トランジスタを形成する場合、ｐ型不純物の導入を行う。また、不純物導入領域４ａを形成する際よりも高い濃度で不純物を導入する。
【００２８】
次いで、熱処理を行うことにより、不純物導入領域４ａ及び４ｂ中の不純物を拡散させ、図４（ｃ）に示すように、不純物拡散層４を形成する。
【００２９】
その後、ゲート電極３及びサイドウォール５をマスクとして不純物拡散層４の表面をエッチングすることにより、図４（ｄ）に示すように、掘り込み部６を形成する。掘り込み部６の深さは、例えば２０ｎｍ〜４０ｎｍ程度とする。このエッチングとしては、例えば、ＴＭＡＨ（tetra methyl ammonium hydride）を用いたウェットエッチング又はドライエッチングを行う。
【００３０】
続いて、図４（ｅ）に示すように、掘り込み部６が形成された不純物拡散層４の表面にシリサイド層７を形成する。
【００３１】
次いで、図４（ｆ）に示すように、電界効果トランジスタＴｒを覆う応力付加膜８を形成する。応力付加膜８としては、例えば、電界効果トランジスタＴｒがｎチャネル型トランジスタである場合、チャネルに引張応力を作用させるものを形成し、電界効果トランジスタＴｒがｐチャネル型トランジスタである場合、チャネルに圧縮応力を作用させるものを形成する。また、応力付加膜８の厚さは、例えば４０ｎｍ〜１００ｎｍ程度とする。応力付加膜８の厚さが４０ｎｍ未満であると、十分な応力を作用させることが困難なことがある。また、応力付加膜８の厚さが１００ｎｍを超えると、ゲート電極３よりも高くなって、その後の処理が困難になることがある。
【００３２】
その後、図４（ｇ）に示すように、応力付加膜８上に表面が平坦な層間絶縁膜９を形成する。続いて、層間絶縁膜９及び応力付加膜８に、シリサイド層７まで到達するコンタクトホールを形成し、その内部にプラグ１０を形成する。
【００３３】
次いで、図４（ｈ）に示すように、層間絶縁膜９上にプラグ１０に接する配線１１を形成する。その後、上層の配線等を形成して半導体装置を完成させる。
【００３４】
このような製造方法では、ＳｉＧｅ等のＳｉよりも高価な材料を用いず、また、複雑な処理等を用いずに、チャネルに大きな応力が作用する半導体装置を得ることができる。つまり、掘り込み部６が存在するためにチャネルに大きな応力が作用するが、掘り込み部６の形成は自己整合的に行うことができるため、容易に半導体装置を製造することができる。
【００３５】
（第２の実施形態）
次に、第２の実施形態について説明する。図５は、第２の実施形態に係る半導体装置を示す断面図である。
【００３６】
第２の実施形態においては、２つの不純物拡散層４の一方のみに掘り込み部６が形成されている。他方の不純物拡散層４では、掘り込み部６が形成されることなくシリサイド層７が形成されている。他の構成は第１の実施形態と同様である。
【００３７】
このような第２の実施形態によっても第１の実施形態と同様の効果がえられる。また、電流分布が非対称になるため、２つの不純物拡散層４間で電流を流す向きを切り替えることにより、つまり、ソースとドレインとを切り替えることにより、ゲート電圧を固定したままでドレイン電流を切り替えることができる。
【００３８】
次に、本願発明者が行った第２の実施形態に関するシミュレーションについて説明する。このシミュレーションでも、３種類のｎチャネル型トランジスタにおける応力分布を見積もった。第４のｎチャネル型トランジスタは、掘り込み部６がなく、不純物拡散層４の表面が平坦なものである。第５のｎチャネル型トランジスタは、深さが２０μｍの掘り込み部６が一方の不純物拡散層４に形成されたものである。第６のｎチャネル型トランジスタは、深さが４０μｍの掘り込み部６が一方の不純物拡散層４に形成されたものである。また、いずれのｎチャネル型トランジスタにおいても、応力付加膜８として、厚さが６０ｎｍで、引張応力が１ＧＰａのものが用いられることとした。また、ゲート長が５０ｎｍ、サイドウォール５の横方向の厚さが６０ｎｍであるとした。
【００３９】
この結果を図６に示す。図６は、第２の実施形態に関するシミュレーション（深さと応力との関係）の結果を示す図である。図６（ａ）は第４のｎチャネル型トランジスタの結果を示し、（ｂ）は第５のｎチャネル型トランジスタの結果を示し、（ｃ）は第６のｎチャネル型トランジスタの結果を示す。図６でも、濃淡が薄い部分ほど応力が大きいことを示している。そして、図６に示すように、掘り込み部６が深いものほどチャネルに作用する応力が大きいことを示す結果が得られた。また、第５及び第６のｎチャネル型トランジスタでは、掘り込み部６が形成された不純物拡散層４近傍において、掘り込み部６が形成されていない不純物拡散層４近傍よりも大きな応力が作用していることを示す結果が得られた。
【００４０】
本願発明者は、更に、第６のｎチャネル型トランジスタについて、電流を流す方向とドレイン電流との関係についてのシミュレーションも行った。この結果を図７に示す。図７は、第２の実施形態に関するシミュレーション（電流を流す方向とドレイン電流との関係）の結果を示す図である。図７に示すように、掘り込み部６が形成された不純物拡散層４をドレインとした場合（◆）に、掘り込み部６が形成されていない不純物拡散層４をドレインとした場合（■）よりも高いドレイン電流が得られることを示す結果が得られた。
【００４１】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、ＳＲＡＭセルに関する。図８は、第３の実施形態に係る半導体装置（ＳＲＡＭセル）の構成を示す図である。
【００４２】
第３の実施形態では、２本のビット線ＢＬ及びｘＢＬに、夫々トランスファトランジスタＴ１、Ｔ２のｎ型ソース拡散層ＳT1が接続されている。トランスファトランジスタＴ１及びＴ２のゲート電極ＧT1及びＧT2はワード線ＷＬに接続されている。トランスファトランジスタＴ１のｎ型ドレイン拡散層ＤT1には、ロードトランジスタＬ１のｐ型ドレイン拡散層ＤL1、及びドライバトランジスタＤ１のｎ型ドレイン拡散層ＤD1が接続されている。また、トランスファトランジスタＴ２のｎ型ドレイン拡散層ＤT2には、ロードトランジスタＬ２のｐ型ドレイン拡散層ＤL2、及びドライバトランジスタＤ２のｎ型ドレイン拡散層ＤD2が接続されている。ロードトランジスタＬ１及びＬ２のｐ型ソース拡散層ＳL1及びＳL2には電源電位ＶＤＤが付与され、ドライバトランジスタＤ１及びＤ２のｎ型ソース拡散層ＳD1及びＳD2は接地電位ＧＮＤが付与される。ロードトランジスタＬ１及びドライバトランジスタＤ１に共通のゲート電極ＧDL1が設けられ、ロードトランジスタＬ２及びドライバトランジスタＤ２に共通のゲート電極ＧDL2が設けられている。また、各トランジスタの周囲には素子分離領域２０が設けられている。但し、トランスファトランジスタＴ１のｎ型ドレイン拡散層ＤT1及びドライバトランジスタＤ１のｎ型ドレイン拡散層ＤD1は互いに直接接しており、トランスファトランジスタＴ２のｎ型ドレイン拡散層ＤT2及びドライバトランジスタＤ２のｎ型ドレイン拡散層ＤD2は互いに直接接している。このような６個のトランジスタがＳＲＡＭセルに含まれている。トランスファトランジスタＴ１及びＴ２並びにドライバトランジスタＤ１及びＤ２は、ｎチャネル型トランジスタであり、ロードトランジスタＬ１及びＬ２は、ｐチャネル型トランジスタである。
【００４３】
ここで、ドライバトランジスタＤ１、ロードトランジスタＬ１及びトランスファトランジスタＴ１の構成について説明する。図９（ａ）は、ドライバトランジスタＤ１の構造を示す断面図であり、図９（ｂ）は、ロードトランジスタＬ１の構造を示す断面図であり、図９（ｃ）は、トランスファトランジスタＴ１の構造を示す断面図である。図９（ａ）は、図８（ｂ）中のＩ−Ｉ線に沿った断面を示し、図９（ｂ）は、図８（ｂ）中のＩＩ−ＩＩ線に沿った断面を示し、図９（ｃ）は、図８（ｂ）中のＩＩＩ−ＩＩＩ線に沿った断面を示す。
【００４４】
ドライバトランジスタＤ１では、図９（ａ）に示すように、半導体基板２１上にゲート絶縁膜２２及びゲート電極２３が形成され、ゲート電極２３の側方にサイドウォール２５が形成されている。また、平面視でゲート電極２３を挟むようにしてｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1が半導体基板２１の表面に形成されている。ｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1はサイドウォール２５の下方を起点としてゲート電極２３から離間するように広がっている。
【００４５】
また、ｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1のサイドウォール２５から露出している部分に掘り込み部２６が形成されている。つまり、ｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1の表面の位置が、サイドウォール２５から露出している部分において、サイドウォール２５により覆われている部分よりも低くなっている。また、ｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1の表面にはシリサイド層２７が形成されている。図示していないが、チャネルの導電型はｐ型である。このようにしてドライバトランジスタＤ１が構成されている。ドライバトランジスタＤ２も同様の構成である。
【００４６】
ロードトランジスタＬ１では、図９（ｂ）に示すように、半導体基板１の表面に、ｐ型ソース拡散層ＳL1及びｐ型ドレイン拡散層ＤL1がｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1に代えて形成されている。また、図示していないが、チャネルの導電型はｎ型である。他の構成はドライバトランジスタＤ１と同様である。このようにしてロードトランジスタＬ１が構成されている。ロードトランジスタＬ２も同様の構成である。
【００４７】
トランスファトランジスタＴ１では、図９（ｃ）に示すように、半導体基板１の表面に、ｎ型ソース拡散層ＳT1及びｎ型ドレイン拡散層ＤT1がｎ型ソース拡散層ＳD1及びｎ型ドレイン拡散層ＤD1に代えて形成されている。他の構成はドライバトランジスタＤ１と同様である。このようにしてトランスファトランジスタＴ１が構成されている。トランスファトランジスタＴ２も同様の構成である。
【００４８】
更に、本実施形態では、６個のトランジスタを覆い、各トランジスタのチャネルに引張応力を付加する応力付加膜２８が形成されている。
【００４９】
一般的に、ＳＲＡＭセルの書き込みマージンはパラメータ「β ratio」に基づいて評価することができ、読み出しマージンはパラメータ「PUR」に基づいて評価することができる。パラメータ「β ratio」及び「PUR」は次の式で表わされる。ここで、「Ion_transfer」はトランスファトランジスタを流れる電流の大きさであり、「Ion_load」はロードトランジスタを流れる電流の大きさであり、「Ion_driver」はドライバトランジスタを流れる電流の大きさである。
β ratio＝Ion_driver／Ion_transfer
PUR＝Ion_load／Ion_transfer
【００５０】
そして、パラメータ「β ratio」が大きいほど読み出しマージンが広がり、パラメータ「PUR」が小さいほど書き込みマージンが広がる。
【００５１】
本実施形態と掘り込み部２６が全く形成されていないＳＲＡＭセルとを比較すると、トランスファトランジスタに流れる電流の大きさは同程度である。また、ロードトランジスタに流れる電流の大きさは、本実施形態において小さくなり、ドライバトランジスタに流れる電流の大きさは、本実施形態において大きくなる。つまり、本実施形態では、「Ion_transfer」が同程度のまま、「Ion_load」が小さくなり、「Ion_transfer」が大きくなる。このため、本実施形態と掘り込み部２６が全く形成されていないＳＲＡＭセルとを比較すると、パラメータ「β ratio」が大きくなると共に、パラメータ「PUR」が小さくなる。従って、読み出しマージン及び書き込みマージンの双方を向上させることができる。
【００５２】
本願発明者がシミュレーションを行ったところ、掘り込み部２６が形成されていないＳＲＡＭセルを基準とすると、掘り込み部２６の深さが２０ｎｍの場合、パラメータ「β ratio」が６％大きくなり、パラメータ「PUR」が１８％小さくなるという結果が得られた。また、掘り込み部２６の深さが４０ｎｍの場合は、パラメータ「β ratio」が１３％大きくなり、パラメータ「PUR」が２９％小さくなるという結果も得られた。なお、このシミュレーションでは、応力付加膜２８として、厚さが６０ｎｍで、引張応力が１ＧＰａのものが用いられることとした。また、ゲート長が５０ｎｍ、サイドウォール２５の横方向の厚さが６０ｎｍであるとした。
【００５３】
なお、ＳＲＡＭでは、複数のＳＲＡＭセルがアレイ状に配列している。図８（ｂ）には１個のＳＲＡＭセルのみを図示しているが、２個のＳＲＡＭセルのレイアウトは図１０のようになる。このようなレイアウトで複数のＳＲＡＭセルが縦横に並んで配列されている。
【００５４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５５】
（付記１）
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、
前記半導体基板の表面の、平面視で前記ゲート電極を挟む位置に形成された２個の不純物拡散層と、
前記半導体基板の前記ゲート絶縁膜下の領域に応力を付加する応力付加膜と、
を有し、
前記２個の不純物拡散層のうちの少なくとも一方の表面に、前記ゲート絶縁膜と前記半導体基板との界面より低くなった掘り込み部が設けられており、
前記応力付加膜は、少なくとも前記掘り込み部内に位置していることを特徴とする半導体装置。
【００５６】
（付記２）
前記ゲート電極の側方に形成されたサイドウォールを有し、
前記掘り込み部は、前記サイドウォールの外延に整合するようにして形成されていることを特徴とする付記１に記載の半導体装置。
【００５７】
（付記３）
前記応力付加膜は、前記ゲート電極を跨いで前記２個の不純物拡散層上まで延在していることを特徴とする付記１又は２に記載の半導体装置。
【００５８】
（付記４）
前記不純物拡散層の導電型はｎ型であり、
前記応力付加膜は、前記半導体基板の表面に平行な方向の引張応力を付加することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００５９】
（付記５）
前記不純物拡散層の導電型はｐ型であり、
前記応力付加膜は、前記半導体基板の表面に平行な方向の圧縮応力を付加することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００６０】
（付記６）
半導体基板と、
前記半導体基板の表面に形成され、導電型がｎ型の不純物拡散層を備えたドライバトランジスタと、
前記半導体基板の表面に形成され、導電型がｐ型の不純物拡散層を備えたロードトランジスタと、
前記半導体基板の表面に形成され、導電型がｎ型の不純物拡散層を備えたトランスファトランジスタと、
少なくとも前記ドライバトランジスタ及び前記ロードトランジスタのチャネルに前記半導体基板の表面に平行な方向の引張応力を付加する応力付加膜と、
を有し、
前記ドライバトランジスタの前記不純物拡散層の表面に、当該ドライバトランジスタのチャネルの表面より低くなった掘り込み部が設けられており、
前記ロードトランジスタの前記不純物拡散層の表面に、当該ロードトランジスタのチャネルの表面より低くなった掘り込み部が設けられており、
前記応力付加膜は、少なくとも、前記ドライバトランジスタ及び前記ロードトランジスタの前記掘り込み部内に位置していることを特徴とする半導体装置。
【００６１】
（付記７）
前記掘り込み部の深さは、２０ｎｍ乃至４０ｎｍであることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【００６２】
（付記８）
半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
前記半導体基板の表面の、平面視で前記ゲート電極を挟む位置に２個の不純物拡散層を形成する工程と、
前記２個の不純物拡散層のうちの少なくとも一方の表面に、前記サイドウォールの外延に整合し、前記ゲート絶縁膜と前記半導体基板との界面より低くなった掘り込み部を形成する工程と、
少なくとも前記掘り込み部内に位置し、前記半導体基板の前記ゲート絶縁膜下の領域に応力を付加する応力付加膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００６３】
（付記９）
前記応力付加膜を、前記ゲート電極を跨いで前記２個の不純物拡散層上まで延在するように形成することを特徴とする付記８に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６４】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】第１の実施形態に関するシミュレーション（深さと応力との関係）の結果を示す図である。
【図３】第１の実施形態に関するシミュレーション（ゲート電圧とドレイン電流との関係）の結果を示す図である。
【図４】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】第２の実施形態に係る半導体装置を示す断面図である。
【図６】第２の実施形態に関するシミュレーション（深さと応力との関係）の結果を示す図である。
【図７】第２の実施形態に関するシミュレーション（電流を流す方向とドレイン電流との関係）の結果を示す図である。
【図８】第３の実施形態に係る半導体装置（ＳＲＡＭセル）の構成を示す図である。
【図９】ドライバトランジスタＤ１、ロードトランジスタＬ１及びトランスファトランジスタＴ１の構成を示す断面図である。
【図１０】２個のＳＲＡＭセルの関係を示す図である。
【符号の説明】
【００６５】
１：半導体基板
２：ゲート絶縁膜
３：ゲート電極
４：不純物拡散層
５：サイドウォール
６：掘り込み部
７：シリサイド層
８：応力付加膜
Ｔｒ：電界効果トランジスタ
２１：半導体基板
２２：ゲート絶縁膜
２３：ゲート電極
２５：サイドウォール
２６：掘り込み部
２７：シリサイド層
２８：応力付加膜
Ｔ１、Ｔ２：トランスファトランジスタ
Ｌ１、Ｌ２：ロードトランジスタ
Ｄ１、Ｄ２：ドライバトランジスタ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、
前記半導体基板の表面の、平面視で前記ゲート電極を挟む位置に形成された２個の不純物拡散層と、
前記半導体基板の前記ゲート絶縁膜下の領域に応力を付加する応力付加膜と、
を有し、
前記２個の不純物拡散層のうちの少なくとも一方の表面に、前記ゲート絶縁膜と前記半導体基板との界面より低くなった掘り込み部が設けられており、
前記応力付加膜は、少なくとも前記掘り込み部内に位置していることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の側方に形成されたサイドウォールを有し、
前記掘り込み部は、前記サイドウォールの外延に整合するようにして形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記応力付加膜は、前記ゲート電極を跨いで前記２個の不純物拡散層上まで延在していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の表面に形成され、導電型がｎ型の不純物拡散層を備えたドライバトランジスタと、
前記半導体基板の表面に形成され、導電型がｐ型の不純物拡散層を備えたロードトランジスタと、
前記半導体基板の表面に形成され、導電型がｎ型の不純物拡散層を備えたトランスファトランジスタと、
少なくとも前記ドライバトランジスタ及び前記ロードトランジスタのチャネルに前記半導体基板の表面に平行な方向の引張応力を付加する応力付加膜と、
を有し、
前記ドライバトランジスタの前記不純物拡散層の表面に、当該ドライバトランジスタのチャネルの表面より低くなった掘り込み部が設けられており、
前記ロードトランジスタの前記不純物拡散層の表面に、当該ロードトランジスタのチャネルの表面より低くなった掘り込み部が設けられており、
前記応力付加膜は、少なくとも、前記ドライバトランジスタ及び前記ロードトランジスタの前記掘り込み部内に位置していることを特徴とする半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
前記半導体基板の表面の、平面視で前記ゲート電極を挟む位置に２個の不純物拡散層を形成する工程と、
前記２個の不純物拡散層のうちの少なくとも一方の表面に、前記サイドウォールの外延に整合し、前記ゲート絶縁膜と前記半導体基板との界面より低くなった掘り込み部を形成する工程と、
少なくとも前記掘り込み部内に位置し、前記半導体基板の前記ゲート絶縁膜下の領域に応力を付加する応力付加膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記応力付加膜を、前記ゲート電極を跨いで前記２個の不純物拡散層上まで延在するように形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、
前記半導体基板の表面の、平面視で前記ゲート電極を挟む位置に形成された２個の不純物拡散層と、
前記半導体基板の前記ゲート絶縁膜下の領域に応力を付加する応力付加膜と、
を有し、
前記２個の不純物拡散層のうちの少なくとも一方の表面に、前記ゲート絶縁膜と前記半導体基板との界面より低くなった掘り込み部が設けられており、
前記応力付加膜は、少なくとも前記掘り込み部内に位置していることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の側方に形成されたサイドウォールを有し、
前記掘り込み部は、前記サイドウォールの外延に整合するようにして形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記応力付加膜は、前記ゲート電極を跨いで前記２個の不純物拡散層上まで延在していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の表面に形成され、導電型がｎ型の不純物拡散層を備えたドライバトランジスタと、
前記半導体基板の表面に形成され、導電型がｐ型の不純物拡散層を備えたロードトランジスタと、
前記半導体基板の表面に形成され、導電型がｎ型の不純物拡散層を備えたトランスファトランジスタと、
少なくとも前記ドライバトランジスタ及び前記ロードトランジスタのチャネルに前記半導体基板の表面に平行な方向の引張応力を付加する応力付加膜と、
を有し、
前記ドライバトランジスタの前記不純物拡散層の表面に、当該ドライバトランジスタのチャネルの表面より低くなった掘り込み部が設けられており、
前記ロードトランジスタの前記不純物拡散層の表面に、当該ロードトランジスタのチャネルの表面より低くなった掘り込み部が設けられており、
前記応力付加膜は、少なくとも、前記ドライバトランジスタ及び前記ロードトランジスタの前記掘り込み部内に位置していることを特徴とする半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
前記半導体基板の表面の、平面視で前記ゲート電極を挟む位置に２個の不純物拡散層を形成する工程と、
前記２個の不純物拡散層のうちの少なくとも一方の表面に、前記サイドウォールの外延に整合し、前記ゲート絶縁膜と前記半導体基板との界面より低くなった掘り込み部を形成する工程と、
少なくとも前記掘り込み部内に位置し、前記半導体基板の前記ゲート絶縁膜下の領域に応力を付加する応力付加膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記応力付加膜を、前記ゲート電極を跨いで前記２個の不純物拡散層上まで延在するように形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【図１】
【図３】
【図４】
【図５】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図６】
【図３】
【図４】
【図５】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図６】
【公開番号】特開２０１０−１５７６１６（Ｐ２０１０−１５７６１６Ａ）
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願番号】特願２００８−３３５１２３（Ｐ２００８−３３５１２３）
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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