半導体装置、電気光学装置、電子機器
【課題】ある応力がかかっても回路全体としての動作特性が変化しない薄膜の半導体素子を実現し、これによって、動作マージンが広く大型化が容易なフレキシブルな半導体装置、電気光学装置、電子機器を提供する。
【解決手段】本発明の半導体装置は、基板１００上に薄膜トランジスタ８を有し、この薄膜トランジスタ８は、基板１００の湾曲に対してチャネル内のキャリアの移動度が相補的に変化する第１のチャネル領域１ｃおよび第２のチャネル領域１ｃを有している。
【解決手段】本発明の半導体装置は、基板１００上に薄膜トランジスタ８を有し、この薄膜トランジスタ８は、基板１００の湾曲に対してチャネル内のキャリアの移動度が相補的に変化する第１のチャネル領域１ｃおよび第２のチャネル領域１ｃを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電気光学装置、電子機器に関するものである。
【背景技術】
【０００２】
プラスチックや金属薄膜上に薄膜トランジスタを形成することによって、曲げることのできる半導体装置を実現することが可能である。また、これらを利用した薄くて軽い曲げることのできる電子機器に関する感心が高まっている。例えば、表示装置、ＩＣカード、指紋認証装置、電子ペーパー、電子ブック、パーソナルコンピューターなどである。
【０００３】
可塑性基板上に薄膜トランジスタを形成する手法としては、直接形成法、転写法、化学機械研磨(ＣＭＰ)法、或いは基板エッチング法などがある。直接形成法は、可塑性基板上に薄膜トランジスタを直接形成する方法で、可塑性基板の熱膨張を鑑みて石英基板上やガラス基板上を利用する際よりも低温で形成するのが一般的である。この技術を利用して薄膜トランジスタをプラスチック基板や金属ホイールに直接形成する技術がある。
【０００４】
転写法は、予め石英基板やガラス基板上に形成した薄膜トランジスタを可塑性基板に転写する方法で、薄膜トランジスタの形成行程を、直接形成法と比べて高温で行なえることが特徴である。この技術を利用して、ガラス基板上に形成したポリシリコンＴＦＴ回路をプラスチック基板に転写する技術は周知となっている。
【０００５】
ＣＭＰ法は、シリコンや石英、或いはガラスといった基板上に薄膜トランジスタ回路を形成した後、基板裏面を機械的に研磨して薄くする手法である。同様に、溶剤などを使って、基板裏面をエッチングする手法も用いられている。
【０００６】
ところで、一般的にシリコンのような半導体結晶に歪みを加えると、電子・正孔の移動度が変化することが知られている。これは、シリコン結晶は歪が加えられることによってその原子間隔が変化し、無歪状態では縮退していた伝導帯端・荷電子帯端のバンドが分裂して電子・正孔の有効質量が減少するためである。ここで、電子・正孔の移動度は次式で表される。
【０００７】
【数１】
【０００８】
μは移動度、ｅは電子の電荷量、ｍ＊は有効質量である。即ち、有効質量が減少すると移動度が向上し、有効質量が増加すると移動度は低下することがわかる。
【０００９】
歪を加える方向と、ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）及びｐ型ＭＯＳトランジスタ（ＰＭＯＳ）の移動度変化の関係は、既に明らかにされている。チャネル方向に引張り応力を加えた時のＮＭＯＳ、ＰＭＯＳそれぞれの移動度の変化を表１に表す。同様に、圧縮応力を加えた時の移動度の変化を表２に示す。
【００１０】
例えばＮＭＯＳの場合、チャネル方向に引っ張り応力がかかると移動度は増加し、反対に圧縮応力がかかると移動度は低下する。一方、ＰＭＯＳの場合、チャネル方向に引っ張り応力がかかると移動度は低下し、圧縮応力がかかると移動度は増加する。
【００１１】
表１に引張応力を加えた時の移動度の変化を示す。
【表１】
【００１２】
表２に圧縮応力を加えた時の移動度の変化を示す。
【表２】
【００１３】
また、このような歪みによる半導体特性の変化は、結晶シリコンだけでなく、ポリシリコンのような薄膜半導体においても同様に起こることが観測されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平１０−１２５９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ところで、可塑性基板上に形成した半導体装置の最大の特徴は、可塑性基板そのものが曲がることであるが、このとき半導体素子には何らかの歪み応力が発生することになるので、キャリア移動度などの素子特性は基板の形状の影響を受けて変化することになる。
【００１６】
ここで、近年の半導体装置の殆どは、ＮＭＯＳとＰＭＯＳを組み合わせたＣＭＯＳ回路で構成されているが、可塑性基板上に形成されたＣＭＯＳ回路にある一定方向の歪み応力が加えられた場合、ＮＭＯＳ、ＰＭＯＳの移動度は相反する変化を示す。例えば、ＮＭＯＳの移動度が高くなる向きの歪みが加えられた場合、ＰＭＯＳの移動度は概して低くなる。こうしたキャリアの移動度の変化は、ＭＯＳトランジスタの閾値特性やオン電流といった動作特性に影響を及ぼす。これによりＣＭＯＳ回路を構成しているＮＭＯＳとＰＭＯＳの特性のバランスが悪くなると、突入電流の増大などによって回路が誤動作を起こすことが懸念される。
【００１７】
即ち、可塑性基板上に形成した半導体装置では、基板を湾曲させた状態で回路を動作させたときに回路の動作が不安定になり、誤動作を起こす可能性が生じる。
一般的に、このような半導体装置の設計過程では、ＮＭＯＳ、ＰＭＯＳそれぞれの動作特性における、その製造工程や動作温度特性による変動幅を考慮したマージン設計を行なうが、可塑性基板上に形成した半導体装置では、この変動が大きくなる為、動作マージンが狭く製造歩留まりも低くなってしまうことが課題となっていた。また、このことから、大型基板上への回路形成や複雑な回路構成の実現が困難となっていた。
【００１８】
また、電気光学パネルの場合、基板と基板上に形成される薄膜等との熱膨張係数の違いから、使用環境の温度によっては表示パネルに反りなどの変形が生じてしまう。これが要因となって回路の動作特性が変動し、視認性が低下するという問題がある。
【００１９】
本発明の目的は、上記課題を鑑み、ある方向の応力がかかっても回路全体としての動作特性が変動しない薄膜の半導体素子を実現することである。これにより、動作マージンが広く、大型化が容易なフレキシブルな半導体装置、電気光学表示装置、電子機器を実現可能となる。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、上記課題を解決するために、基板上に薄膜トランジスタを有する半導体装置であって、前記薄膜トランジスタは、前記基板の湾曲に対してチャネル内のキャリアの移動度が相補的に変化する第１のチャネル領域および第２のチャネル領域を有していることを特徴とする。
本発明によれば、基板の湾曲による第１のトランジスタのキャリアの移動度を第２のトランジスタのキャリアの移動度によって相殺することができるので、基板を湾曲させた状態で薄膜トランジスタを駆動させた場合でも、動作が安定し、誤動作を起こす可能性を低減させることができる。これにより、動作マージンが広く、大型化が容易なフレキシブルな半導体装置となる。
【００２１】
また、前記第１のチャネル領域および前記第２のチャネル領域が、１つのチャネルを形成していることが好ましい。
本発明によれば、第１のチャネル領域および第２のチャネル領域により、基板の湾曲に対してチャネル内のキャリアの移動度を相補的に変化させることができる。これにより、歪によるトランジスタ特性の変動を抑えることが可能となり、誤動作を起こす可能性を低減させることができる。
また、基板の湾曲の影響が補償されて出力電流の変動を抑えることができる。
【００２２】
また、前記薄膜トランジスタは、前記第１のチャネル領域を有する第１のトランジスタと、前記第２のチャネル領域を有する第２のトランジスタとを接続してなることが好ましい。
本発明によれば、互いに接続された第１のトランジスタおよび第２のトランジスタにより、基板の湾曲に対してキャリアの移動度を相補的に変化させることができる。これにより、歪によるトランジスタ特性の変動を抑えることが可能となり、誤動作を起こす可能性を低減させることができる。
また、基板の湾曲の影響が補償されて出力電流の変動を抑えることができる。
【００２３】
また、複数の薄膜トランジスタを有する回路を備え、複数の前記薄膜トランジスタは、それぞれのチャネル領域が前記基板の湾曲に対してチャネル内のキャリアの移動度を相補的に変化させるように配置されているように配置されていることが好ましい。
本発明によれば、対を成す薄膜トランジスタのチャネル領域が、基板の湾曲に対してチャネル内のキャリアの移動度が相補的に変化するように配置されていることから、歪によるトランジスタ特性変動を抑えることが可能となり、誤動作を引き起こす可能性を低減させることができる。
また、基板の湾曲の影響が補償されて出力電流の変動を抑えることができる。
【００２４】
また、前記第１のチャネル領域及び前記第２のチャネル領域が、９０°の点対称な形状とされていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。本明細書において「９０°の点対称」とは、ある点を中心として基板面に沿って９０°回転させたときに形状が一致する関係をいう。
【００２５】
また、前記第１のチャネル領域及び前記第２のチャネル領域が、平面視Ｌ字型の形状とされていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。
【００２６】
また、前記第１のチャネル領域及び前記第２のチャネル領域が、平面視扇形状とされていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。
【００２７】
また、前記第１のチャネル領域及び前記第２のチャネル領域が、平面視半円形状とされていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。
【００２８】
また、前記第１のチャネル領域及び前記第２のチャネル領域が、平面視で円形状とされていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。また、第１及び第２のチャネル領域が平面視で円形状とされていることから、液相プロセスを用いて容易に製造することができる。
【００２９】
また、前記第１のトランジスタ及び前記第２のトンランジスタが、互いのチャネル方向を直交させて配置されていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。
【００３０】
また、２つの前記第１のトランジスタと、２つの前記第２のトランジスタとを有し、４つの前記トランジスタが、９０°の点対称な配置とされていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。
【００３１】
また、一対の前記薄膜トランジスタが、インバーターを構成していることが好ましい。
本発明によれば、インバーターを構成するＰＭＯＳとＮＭＯＳのキャリアの移動度が湾曲に対して相補的に変化するので、基板を湾曲させても不具合の生じにくいインバーターとなる。
【００３２】
また、複数の前記薄膜トランジスタが、ＳＲＡＭを構成していることが好ましい。
本発明によれば、複数の薄膜トランジスタによってＳＲＡＭが構成されていることから、基板が湾曲しても歪による特性変化のないものとすることができる。
【００３３】
本発明の電気光学装置は、先に記載の半導体装置を備えたことを特徴とする。
本発明によれば、湾曲させた状態であっても誤動作を起こす可能性を低減させた構成の半導体装置を備えたことから、フレキシブルで信頼性の高い電気光学装置が得られる。
【００３４】
本発明の電子機器は、先に記載の電気光学装置を備えたことを特徴とする。
本発明によれば、フレキシブルで信頼性の高い電気光学装置を備えたことから、他用途に応用可能な高品位な電子機器が得られる。
【図面の簡単な説明】
【００３５】
【図１】（ａ）は実施例１の半導体装置における薄膜トランジスタの模式図、（ｂ）は薄膜トランジスタの全体構成図、（ｃ）は薄膜トランジスタの回路図。
【図２】ＴＦＴの基本構造を示す概略構成図。
【図３】従来の単体ＴＦＴを備えた基板の湾曲に対してチャネル方向に印加される応力を示す図。
【図４】実施例１における２つのＴＦＴを備えた基板の湾曲に対してチャネル方向に印加される応力を示す図。
【図５】基板の曲げ方向とチャネル領域に加わる歪の関係を示す図。
【図６】ＴＦＴの歪量と電気特性の関係を示すグラフ（凸型湾曲）。
【図７】ＴＦＴの歪量と電気特性の関係を示すグラフ（凹型湾曲）。
【図８】（ａ）は、従来技術によるインバーターのＴＦＴ回路構成を示す図、（ｂ）は（ａ）の回路図。
【図９】（ａ）は、実施例２におけるインバーターのＴＦＴ回路構成を示す図、（ｂ）は（ａ）の回路図。
【図１０】入力電圧と出力電圧との関係を示すグラフ。
【図１１】（ａ）にＳＲＡＭの概略構成図を示し、（ｂ）にＳＲＡＭ用いられるインバーターＩＮＶ１の回路構成を示し、（ｃ）にＳＲＡＭの回路図を示す。
【図１２】Ｌ字型ＴＦＴの構成を示す図。
【図１３】四角形型ＴＦＴの構成を示す図。
【図１４】十字型ＴＦＴの構成を示す図。
【図１５】円形型ＴＦＴの構成を示す図。
【図１６】扇型ＴＦＴの構成を示す図。
【図１７】半円形型ＴＦＴの構成を示す図。
【図１８】電気泳動表示装置の電気的な全体構成を示す図。
【図１９】電気泳動表示装置の各画素の構造を示す図。
【図２０】（ａ）〜（ｃ）は、本発明による電子機器の例を示した図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【００３７】
［実施例１］
図１（ａ）は、本実施例の半導体装置が備える薄膜トランジスタ１の半導体層１１，１１を示す模式図、図１（ｂ）は、薄膜トランジスタ１の全体構成図、図１（ｃ）は薄膜トランジスタ１の回路図である。
本実施例における半導体装置は、チャネル長Ｌ、チャネル幅Ｗ／２の一対のＴＦＴ３およびＴＦＴ４を有した薄膜トランジスタ１を備えている。これらＴＦＴ３，４は、互いのチャネル方向が直交する向きに配置され、且つ電気的に並列に接続されている。具体的にこれら一対のＴＦＴ３，４は、各々のチャネル領域１ｃ，１ｃ’が、基板１００の湾曲に対してチャネル内のキャリアの移動度を相補的に変化させる向きとなるように配置されている。換言すれば、ＴＦＴ３，４は、基板１００の湾曲に対してチャネル領域１ｃ，１ｃ’の一方がチャネル方向に引張応力を受け、他方がチャネル方向に圧縮応力を受けるように配置されている。
【００３８】
図２（ａ）にＴＦＴ３（４）の基本構造を示す。また、図２（ｂ）に、ＴＦＴ３（４）の半導体層１１の構造を示し、図２（ｃ）にＴＦＴ３（４）の回路構造を示す。
ＴＦＴとしては様々な種類があるが、ここではトップゲート構造を示す。
トップゲート型のＴＦＴ３（第１のトランジスタ）は、基板１００上に形成された半導体層１１と、半導体層１１を覆うゲート絶縁膜１２と、ゲート絶縁膜１２を介して半導体層１１のチャネル領域１ｃ（第１のチャネル領域）と対向するように形成されたゲート電極１３と、半導体層１１のソース領域１ａに接合されるソース電極１４と、ドレイン領域１ｂに接合されるドレイン電極１５と、ゲート電極１３とソース電極１４およびドレイン電極１５とを電気的に分離するための層間絶縁膜１６と、を備えて構成されている。
【００３９】
同様に、ＴＦＴ４（第２のトランジスタ）は、基板１００上に形成された半導体層１１と、半導体層１１を覆うゲート絶縁膜１２と、ゲート絶縁膜１２を介して半導体層１１のチャネル領域１ｃ’（第２のチャネル領域）と対向するように形成されたゲート電極１３と、半導体層１１のソース領域１ａに接合されるソース電極１４と、ドレイン領域１ｂに接合されるドレイン電極１５と、ゲート電極１３とソース電極１４およびドレイン電極１５とを電気的に分離するための層間絶縁膜１６と、を備えて構成されている。
ＴＦＴ３，４における各半導体層１１のチャネル領域１ｃ（１ｃ’）は、チャネル長Ｌ、チャネル幅Ｗ／２とされている。
【００４０】
ここで、各ＴＦＴ３（４）の半導体層１１は、図２（ｂ）に示すように、ゲート電極１３と重なる領域がチャネル領域１ｃ（１ｃ’）、ソース電極１４と接合される領域がソース領域１ａ、ドレイン電極１５と接合される領域がドレイン領域１ｂである。一般的に、ＴＦＴは図１（ｃ）に示すような回路記号で表され、略号Ｓがソース電極１４、略号Ｇがゲート電極１３、略号Ｄがドレイン電極１５に相当する。同図に示すように、本実施形態ではＴＦＴ３，４が並列に接続されている。
【００４１】
ここで、上記基板１００が可撓性を有する基板である場合、このような基板１００上に図２に示すようなチャネル長Ｌ、チャネル幅ＷのＴＦＴ８が単体で形成されていると、外部からの力により基板１００が曲がった際に、半導体層１１には圧縮・引張りの何れかの歪みが印可される。
【００４２】
一般的なシリコン（Ｓｉ）結晶においては、結晶に歪みが加えられたときに、無歪状態では縮退していた伝道帯端及び価電子帯端のバンドが分裂し、電子及び正孔の有効質量が変化することによって、電子・正孔移動度が変化することが知られている。同様に、可塑性を有する基板１００上に形成された単体のＴＦＴ８において、基板１００を曲げることによりＴＦＴ８の半導体層１１に歪み応力が印可されると、素子特性が変化すると考えられる。
【００４３】
ここで、可撓性を有する基板１００を様々な方向に曲げた時のＴＦＴ８のキャリアの移動度及びオン電流の変化について説明する。
まず、可塑性の基板１００上に形成された、チャネル長Ｌ、チャネル幅ＷのＴＦＴ８のチャネルに加わる応力について、図３を用いて説明する。具体的には、チャネル方向に沿って、或いは直行してＴＦＴ８に曲げ歪み（凸歪み、或いは凹歪み）を加えたときに、基板１００上のＴＦＴ８のチャネル方向にどのような応力が加わるかを説明する。ここで、チャネル方向とは、オン状態におけるキャリアが移動する方向である。
【００４４】
図３（ａ）に示すように、チャネル方向に沿ってＴＦＴ８に凸型の曲げ歪みを加えると、半導体層１１のチャネル方向に対して引張り応力εが加えられる。
【００４５】
図３（ｂ）に示すように、チャネル方向に沿ってＴＦＴ８に凹型の曲げ歪みを加えると、半導体層１１のチャネル方向に対して圧縮応力−εが加えられる。
【００４６】
図３（ｃ）に示すように、チャネル方向と直行する方向に沿ってＴＦＴ８に凸型の曲げ歪みを加えると、曲げ方向には引張り歪みがかかることにより、半導体層１１はチャネル方向に圧縮される。これによりチャネル方向には圧縮応力−εが加わる。
【００４７】
図３（ｄ）に示すように、チャネル方向と直行する方向に沿ってＴＦＴ８に凹型の曲げ歪みを加えると、曲げ方向に圧縮歪みがかかることにより、半導体層１１はチャネル方向に膨張する。これによりチャネル方向には引張り応力εが加わる。
【００４８】
以上により、図３（ａ），（ｄ）に示すようにＴＦＴ８に歪みを加えたときに引張り応力εが、図３（ｂ），（ｃ）に示すようにＴＦＴ８に歪みを加えたときは圧縮応力−εが、ＴＦＴ８のチャネル方向に印可されることになる。
【００４９】
次に、チャネル方向に、圧縮応力または引張り応力が加えられたときの素子特性の変化について説明する。
ｎ型ＴＦＴにおいて、チャネル方向に引張り応力を加えたときは、オン電流、移動度ともに線形的に増大する。反対に、圧縮応力を加えたときには、オン電流、移動度ともに線形的に減少する。
【００５０】
一方、ｐ型ＴＦＴにおいては、チャネル方向に引張り応力を加えたときに、オン電流、移動度ともに線形的に減少する。反対に、圧縮応力を加えたときには、オン電流、移動度ともに線形的に増大する。
【００５１】
このように、オン電流および移動度の何れも、加えられた歪み量に対して線形に変化することが既に知られている。また、ｎ型、ｐ型で比較すると、加えられた歪みに対して相反する特性変化を示すことが分かっている。
【００５２】
即ち、チャネル長Ｌ、チャネル幅Ｗのｎ型ＴＦＴのオン電流をＩ０とすれば、歪みεを加えたときのオン電流の変化量ΔＩεＮは、ΔＩεＮ＝ＡεＩ０（Ａ；定数）となる。
同様に、ｐ型ＴＦＴのオン電流の変化量ΔＩεは、ΔＩεＮ＝−ＡεＩ０（Ａ；定数）
となる。
【００５３】
ここで、この特性変化が半導体装置に及ぼす影響を考える。ｎ型ＴＦＴの特性が良くなる方向に曲がったとしても、ｐ型ＴＦＴの特性は悪くなる方向に変動する。逆に、ｐ型ＴＦＴの特性が良くなる方向に曲がったとしても、同時にｎ型ＴＦＴの特性は悪くなる方向に変動する。図２（ｃ）に示すように、従来のＴＦＴ回路においては、一つのＴＦＴ機能を実現するのに、上述したようなＴＦＴ８を単体で使用しているので、基板１００を曲げたときの特性変動によって回路全体の動作特性のバランスが悪くなり、誤動作を起こすことが課題となっていた。
【００５４】
そこで、本実施例では、ＴＦＴ３，４が、チャネル幅Ｗ、チャネル長ＬのＴＦＴ８と同等の機能を実現する場合、図１に示したように、チャネル幅２／Ｗ・チャネル長Ｌを持つＬとＷの等しい２つのＴＦＴ３およびＴＦＴ４を互いのチャネル方向が直交する向きに配置し、且つ電気的に並列に接続する構成とした。このようにして、基板１００の曲げによる特性変動に対して、２つのＴＦＴ３，４が相互に特性を補償し合うようにした。
【００５５】
ここで、図４及び図５を用いて、ＴＦＴ３及びＴＦＴ４の動作特性の補償を説明する。
図５（ａ）に、基板１００に図４（ａ）に示すような凸歪みを加えた場合におけるＴＦＴ３及びＴＦＴ４のオン電流の変化率を示す。
まず、ＴＦＴ３及びＴＦＴ４がｎ型ＴＦＴの場合を考えると、非歪み時のＴＦＴ３のオン電流をＩ０ａ＝Ｉ０／２とすると、ＴＦＴ４のチャネル領域１ｃ’には引張り応力εがかかるので、ＴＦＴ３のオン電流の変化量は、
ΔＩεＮａ＝ＡεＩ０ａ＝ＡεＩ０／２（Ａ；定数）となり、歪みを加えない時より増大する。
一方、非歪み時のＴＦＴ４のオン電流を、Ｉ０ｂ＝Ｉ０／２とすると、ＴＦＴ４のチャネル領域１ｃ’には圧縮応力−εがかかるので、ＴＦＴ４単体のオン電流の変化量は、
ΔＩεＮｂ＝−ＡεＩ０ｂ＝−ＡεＩ０／２（Ａ；定数）となり、歪みを加えない時より減少する。
【００５６】
同様に、ＴＦＴ３及びＴＦＴ４がｐ型ＴＦＴの場合を考えると、非歪み時のＴＦＴ３のオン電流を、Ｉ０ｂ＝Ｉ０／２とすると、
ＴＦＴ３のオン電流の変化量は、
ΔＩεＰａ＝−ＡεＩ０ａ＝−ＡεＩ０／２（Ａ；定数）
となり、歪みを加えない時と比較して減少する。
ＴＦＴ４単体のオン電流の変化量は、
ΔＩεＰｂ＝ＡεＩ０ｂ＝ＡεＩ０／２（Ａ；定数）
となり、歪みを加えない歪み時と比較して増大する。
【００５７】
本発明では、図１（ｃ）に示すとおり、ＴＦＴ３およびＴＦＴ４が並列に接続されているので、回路全体のオン電流はＴＦＴ３とＴＦＴ４の和となる。従って、ｎ、ｐそれぞれの型におけるオン電流の変化量は、
ｎ型ＴＦＴ； ΔＩεＮ＝ΔＩεＮａ＋ΔＩεＮｂ＝ＡεＩ０／２−ＡεＩ０／２＝０
ｐ型ＴＦＴ； ΔＩεＰ＝ΔＩεＰａ＋ΔＩεＰｂ＝−ＡεＩ０／２＋ＡεＩ０／２＝０
となる。
即ち、図１に示す回路構成で、基板１００に凸歪みを加えた場合、ＴＦＴ３とＴＦＴ４が相補的に作用し、回路全体のオン電流の変動は理論的にはゼロとなる。
【００５８】
次に、図５（ｂ）に、基板１００に図４（ｂ）に示すような凹歪みを加えた場合の、ＴＦＴ３及びＴＦＴ４のオン電流の変化率を示す。
まず、ＴＦＴ３及びＴＦＴ４がｎ型ＴＦＴの場合を考えると、先程と同様に、非歪み時のＴＦＴ３のオン電流をＩ０ａ＝Ｉ０／２とすると、ＴＦＴ３のチャネル領域１ｃには圧縮応力−εがかかるので、ＴＦＴ４のオン電流の変化量は、ΔＩεＮａ＝−ＡεＩ０ａ＝−ＡεＩ０／２（Ａ；定数）となり、歪みを加えない時より減少する。
【００５９】
一方、非歪み時のＴＦＴ４のオン電流を、Ｉ０ｂ＝Ｉ０／２とすると、ＴＦＴ４のチャネルには圧縮応力-εがかかるので、ＴＦＴ４単体のオン電流の変化量は、
ΔＩεＮｂ＝ＡεＩ０ｂ＝ＡεＩ０／２（Ａ；定数）となり、歪みを加えない時より増加する。
【００６０】
ＴＦＴ３及びＴＦＴ４がｐ型ＴＦＴの場合も同様に、非歪み時のＴＦＴ３のオン電流をＩ０ｂ＝Ｉ０／２とすると、ＴＦＴ３のオン電流の変化量は、
ΔＩεＰａ＝ＡεＩ０ａ＝ＡεＩ０／２（Ａ；定数）となり、歪みを加えない時と比較して増加する。
【００６１】
ＴＦＴ４単体のオン電流の変化量は、
ΔＩεＰｂ＝−ＡεＩ０ｂ＝−ＡεＩ０／２（Ａ；定数）となり、歪みを加えない歪み時と比較して減少する。
【００６２】
図１（ｃ）に示す回路全体のオン電流はＴＦＴ３とＴＦＴ４の和であるので、ｎ、ｐそれぞれの型におけるオン電流の変化量は、
ｎ型ＴＦＴ； ΔＩεＮａ＋ΔＩεＮｂ＝ＡεＩ０／２−ＡεＩ０／２＝０
ｐ型ＴＦＴ； ΔＩεＰａ＋ΔＩεＰｂ＝−ＡεＩ０／２＋ＡεＩ０／２＝０
となる。即ち、図１に示す回路構成で、ＴＦＴ基板１００に凹歪みを加えた場合でも、ＴＦＴ３とＴＦＴ４が相補的に作用し、回路全体のオン電流の変動は、理論的にはゼロとなる。
【００６３】
次に、ＴＦＴ３，４のチャネル方向に対して基板１００を角度θだけ回転させて歪みを加えたときの動作特性の補償について説明する。
図６を用いて、本発明のＴＦＴ基板１００を角度θ回転してから、基板１００を凸型に変形させたときの、ＴＦＴ３，４のチャネル領域１ｃ，１ｃ’に加わる歪について説明する。
図６（ａ）〜（ｂ）に示すように、基板１００を凸型に変形させた場合、ＴＦＴ３及びＴＦＴ４には、基板１００の曲げ方向に引張り応力ε、基板１００の曲げ方向と直交する方向に圧縮応力-εが加わる。それぞれをチャネル方向にかかる応力に分解すると、
ＴＦＴ３のチャネル方向にかかる引張り応力：εｃｏｓθ、
ＴＦＴ３のチャネル方向にかかる圧縮応力：−εｓｉｎθ、
ＴＦＴ４のチャネル方向にかかる引張り応力：εｓｉｎθ、
ＴＦＴ４のチャネル方向にかかる圧縮応力：−εｃｏｓθ、
となる。
【００６４】
チャネル長Ｌ、チャネル幅Ｗのｎ型ＴＦＴのオン電流をＩ０Ｎとすれば、
ＴＦＴ３のオン電流の変化率は、
ΔＩεＮａ＝Ａε（ｃｏｓθ−ｓｉｎθ）Ｉ０／２となる。
ＴＦＴ４のオン電流の変化率は、
ΔＩεＮｂ＝Ａε（−ｃｏｓθ＋ｓｉｎθ）Ｉ０／２であるので、これらが並列接続されたＴＦＴ回路のオン電流の変化率は、
ΔＩεＮ＝ＩεＮａ＋ＩεＮｂ＝Ａε（ｃｏｓθ−ｓｉｎθ）Ｉ０／２＋Ａε（−ｃｏｓθ＋ｓｉｎθ）Ｉ０／２＝０となる。
【００６５】
図７を用いて、本発明のＴＦＴ基板１００を角度θ回転してから、基板１００を凹型に変形させたときの、ＴＦＴ３，４のチャネル領域１ｃ，１ｃ’に加わる歪について説明する。
図７（ａ）〜（ｂ）に示すように、基板１００を凹型に変形させた場合、ＴＦＴ３及びＴＦＴ４には、基板の曲げ方向に引張り応力ε、基板の曲げ方向と直交する方向に圧縮応力-εが加わる。それぞれをチャネル方向にかかる応力に分解すると、
ＴＦＴ３のチャネル方向にかかる引張り応力：−εｃｏｓθ、
ＴＦＴ３のチャネル方向にかかる圧縮応力：εｓｉｎθ、
ＴＦＴ４のチャネル方向にかかる引張り応力：−εｓｉｎθ、
ＴＦＴ４のチャネル方向にかかる圧縮応力：εｃｏｓθ、
となる。
【００６６】
チャネル長Ｌ、チャネル幅Ｗのｎ型ＴＦＴのオン電流をＩ０Ｎとすれば、
ＴＦＴ３のオン電流の変化率は、
ΔＩεＮａ＝Ａε（−ｃｏｓθ＋ｓｉｎθ）Ｉ０／２となる。
ＴＦＴ４のオン電流の変化率は、
ΔＩεＮｂ＝Ａε（ｃｏｓθ−ｓｉｎθ）Ｉ０／２であるので、これらが並列接続されたＴＦＴ回路のオン電流の変化率は、
ΔＩεＮ＝ＩεＮａ＋ＩεＮｂ＝Ａε（−ｃｏｓθ＋ｓｉｎθ）Ｉ０／２＋Ａε（ｃｏｓθ−ｓｉｎθ）Ｉ０／２＝０となる。
なお、ｐ型のＴＦＴの場合も同様となる。
【００６７】
したがって、基板１００にどのような応力がかかっても、図２に示したようなチャネル長Ｌ、チャネル幅ＷのＴＦＴ８のオン電流と等しくなる。
このことから、本発明の薄膜トランジスタ１によれば、基板１００を、ＴＦＴ３，４のチャネル方向に対していかなる方向に曲げたとしても、歪による特性変動は理論的にゼロとなる。これにより、基板１００を曲げた際にも、チャネル幅Ｗ、チャネル長ＬのＴＦＴ８と同等の機能を実現することが可能となる。したがって、基板１００を湾曲させた状態での安定した動作を実現し得るため、動作マージンの拡大、高歩留まりを達成することができる。
【００６８】
このように、本実施形態によれば、一対のＴＦＴ３，４を有する薄膜トランジスタ１を備え、各ＴＦＴ３，４を互いのチャネル領域１ｃ，１ｃ’が基板１００の湾曲に対してチャネル内のキャリアの移動度が相補的に変化するように配置したことにより、基板１００の湾曲状態に関わらず安定した動作出力が得られる。これにより、信頼性の高い半導体装置を得ることができる。
【００６９】
本実施例において、２つのＴＦＴ３，４は離れて配置されていても良いが、できるだけ近くに配置されている方が好ましい。これにより、配線遅延などによって発生する誤動作を防ぐことができる。
【００７０】
また、本実施例では、ＴＦＴ３およびＴＦＴ４を異なる２つの半導体アイランドにて形成したが、ＴＦＴ３，４のソース領域１ａ或いはドレイン領域１ｂの半導体層１１を共通にした一つの半導体層で形成してもよい。
【００７１】
［実施例２］
インバーター回路の構成例
実施例１を適用して、インバーター回路を形成した例を説明する。
まず、図８（ａ）に、従来技術によるインバーターのＴＦＴ回路構成を示し、図８（ｂ）にその回路図を示す。
従来技術におけるインバーター回路は、ｎ型のＴＦＴ１０５のゲート電極１３と入力ＩＮ、ソース電極１４と低電位電源ＶＳＳ、ドレイン電極１５と出力ＯＵＴがそれぞれ接続されている。ｐ型のＴＦＴ１０６のゲート電極１３と入力ＩＮ、ソース電極１４と高電位電源ＶＤＤ、ドレイン電極１５と出力ＯＵＴがそれぞれ接続されている。これらのＴＦＴ回路は、不図示の可塑性基板上に形成されている。
【００７２】
このようなインバーター回路の一般的な出力特性を図１０に示す。図１０において、横軸は入力電圧、縦軸が出力電圧である。
このインバーター回路基板をある方向に曲げて歪みを加えたとする。このとき、チャネル方向に掛かる歪みの種類（引張りまたは圧縮）によって、ＴＦＴのオン電流は増大或いは減少の何れかに変化する。また、ｎ型のＴＦＴ１０５（第１のトランジスタ）と、ｐ型のＴＦＴ１０６（第２のトランジスタ）とでは同じ歪みに対するオン電流の増減は逆の変化を示す。例えばｎ型のＴＦＴ１０５のオン電流が増大（ｎ−ＴＦＴ Ｅｎｈａｎｃｅｄ）したときには、ｐ型のＴＦＴ１０６のオン電流は減少する。反対に、ｐ型のＴＦＴ１０６のオン電流が増大（ｐ−ＴＦＴ Ｅｎｈａｎｃｅｄ）したときには、ｎ型のＴＦＴ１０５のオン電流は減少する。
【００７３】
ここで、インバーター回路に歪みが加えられたときのインバーターの出力特性は、
（ａ）通常時（無歪み時）、
（ｂ）基板歪み時（ｎ−ＴＦＴ Ｅｎｈａｎｃｅｄ）、
（ｃ）基板歪み時（ｐ−ＴＦＴ Ｅｎｈａｎｃｅｄ）、で示すグラフになる。
ここで、ｎ型のＴＦＴ１０５のオン電流が増大されるような歪みが加えられた場合、出力特性は図１０のグラフ（ａ）からグラフ（ｂ）にシフトする。また、ｐ型のＴＦＴ１０６のオン電流が増大されるような歪みが加えられた場合、出力特性はグラフ（ａ）からグラフ（ｃ）にシフトする。こうした回路特性変動は、回路全体に誤動作を引き起こす可能性が高い。すなわち、基板を曲げたときの歪みによるＴＦＴ１０５，１０６の特性変動は、回路特性に決定的な変化を与え兼ねない。
【００７４】
次に、本実施例におけるインバーター回路を図９（ａ）に示し、その回路図を図９（ｂ）に示す。
図９（ａ），（ｂ）に示すように、本実施例におけるインバーター回路は、ｎ型のＴＦＴ５、ｐ型のＴＦＴ６を有しており、それぞれがチャネル幅Ｗ／２の２つのＴＦＴにて構成されている。具体的には、ＴＦＴ５がｎＴＦＴ５ａ及びｎＴＦＴ５ｂからなり、ＴＦＴ６が、ｐＴＦＴ６ａ及びｐＴＦＴ６ｂからなる。そして、ＴＦＴ５のｎＴＦＴ５ａ及びｎＴＦＴ５ｂを互いにチャネル方向が直交するように配置するとともに、ＴＦＴ６のｐＴＦＴ６ａ及びｐＴＦＴ６ｂを互いにチャネル方向が直交するように配置し、対応するｎＴＦＴ５ａ，５ｂ同士、ｐＴＦＴ６ａ，６ｂ同士を電気的に並列に接続する。こうすることにより、図８（ａ），（ｂ）に示す回路と電気的には等価となる。
【００７５】
この回路基板にある方向の曲げ歪みを加えたとする。実施例１にて説明したとおり、かかる構成によれば、ｎＴＦＴ５ａ及びｎＴＦＴ５ｂ、あるいはｐＴＦＴ６ａ及びｐＴＦＴ６ｂの歪みによるオン電流の変動は相殺されるので、インバーター回路としての出力特性は、無歪み時（図１０において示した通常時のグラフ（ａ））と同等となる。
すなわち、基板１００（半導体層１１）の湾曲に応じてｎ型ＴＦＴ５およびｐ型ＴＦＴ６の両方のキャリアの移動度が一緒に増減することによって、出力電圧が大きく変動することがない。
【００７６】
したがって、本実施例の構成によれば、インバーターを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのキャリアの移動度が、基板の湾曲に対して相補的に変化するので、基板を湾曲させても不具合の生じにくいインバーターとなる。
したがって、基板（半導体層）を湾曲させた状態でインバーター回路を駆動させた場合でも回路の動作が安定し、誤動作を起こす可能性を低減させることができる。
【００７７】
本実施例では、一対のＴＦＴ５およびＴＦＴ６（ｎＴＦＴ５ａ，ｎＴＦＴ５ｂ，ｐＴＦＴ６ａ，ｐＴＦＴ６ｂ）によって構成されるインバーターを例に挙げて述べたが、このようなインバーター回路を用いて、ＳＲＡＭ（Static Random Access Memory）を構成してもよい。
【００７８】
［実施例３］
ＳＲＡＭ回路の構成例
図１１（ａ）にＳＲＡＭの概略構成図を示し、（ｂ）にＳＲＡＭ用いられるインバーターＩＮＶ１の回路構成を示し、（ｃ）にＳＲＡＭの回路図を示す。
図１１（ａ），（ｃ）に示すように、ＳＲＡＭは２つの第１インバーターＩＮＶ１および第２インバーターＩＮＶ２を有している。第１インバーターＩＮＶ１は、ｎＴＦＴ５ｃ（第１のトランジスタ）とｐＴＦＴ５ｄ（第２のトランジスタ）とを含み、第２インバーターＩＮＶ２は、ｎＴＦＴ６ｃ（第１のトランジスタ）とｐＴＦＴ６ｄ（第２のトランジスタ）とを含む。これらインバーターＩＮＶ１，ＩＮＶ２は、互いの入力端と出力端とを接続したフリップフロップ回路を形成している。
【００７９】
図１１（ｂ）に示すように、第１インバーターＩＮＶ１を構成するｎＴＦＴ５ｃおよびｐＴＦＴ５ｄは、それぞれチャネル領域１ｃ（第１のチャネル領域）、チャネル領域１ｃ’（第２のチャネル領域）を有しており、各々のチャネル方向を直交させた構成となっている。また、図示してはいないが、第２インバーターＩＮＶ２を構成するｎＴＦＴ６ｃおよびｐＴＦＴ６ｄにおいても同様の構成となっている。
【００８０】
このような構成のＳＲＡＭによれば、インバーターＩＮＶ１，２のそれぞれを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのキャリアの移動度が、基板の湾曲に対して相補的に変化するので、基板を湾曲させても不具合の生じにくいインバーターとなる。
【００８１】
［実施例４］
次に、チャネル面に平行な方向であれば、どの方向に曲げても歪による特性変化のない形状のＴＦＴを用いて構成した回路を例示する。この条件を満たす素子配置形状としては、以下のような構成が挙げられる。図１２〜図１７に例示する。各図において、（ａ）は半導体層及びチャネル形状を示し、（ｂ）はＴＦＴ形状を示す。
【００８２】
図１２（ａ），（ｂ）に示す薄膜トランジスタ１Ａは、チャネル長Ｌ、チャネル幅Ｗ／２のＴＦＴであって、平面視Ｌ字形状を呈する半導体層１１Ａを備えている。半導体層１１Ａは、一対のチャネル領域１ｃ，１ｃ（第１、第２のチャネル領域）、一対のソース領域１ａ，１ａ、これらチャネル領域１ｃ及びソース領域１ａに共通するドレイン領域１ｂを有する。チャネル領域１ｃ，１ｃは、互いのチャネル方向が直交した状態となっている。Ｌ字形状とされたゲート電極１３はチャネル領域１ｃ，１ｃの両方に対向し、同じくＬ字形状とされたソース電極１４はソース領域１ａ，１ａの両方に対向するとともにそれぞれに接合されている。ドレイン電極１５は、ドレイン領域１ｂに対向し且つ当該領域１ｂに接合されている。
【００８３】
図１３（ａ），（ｂ）に示す薄膜トランジスタ１Ｂは、チャネル長Ｌ、チャネル幅Ｗ／２のＴＦＴであって、平面視四角形状を呈する半導体層１１Ｂを備えており、Ｌ字形状のソース領域１ａおよびチャネル領域１ｃと、半導体層１１Ｂの一角に形成されたドレイン領域１ｂとを有している。
【００８４】
図１４（ａ），（ｂ）に示す薄膜トランジスタ１Ｃは、チャネル長Ｌ、チャネル幅Ｗ／２のＴＦＴであって、十字形状を呈する半導体層１１Ｃを備えている。半導体層１１Ｃは、４つのチャネル領域１ｃと、４つのドレイン領域１ｂと、１つのソース領域１ａとを有している。
【００８５】
図１５（ａ），（ｂ）に示す薄膜トランジスタ１Ｄは、チャネル長ＬのＴＦＴであって、円形を呈する半導体層１１Ｄを備えている。半導体層１１Ｄは、ソース領域１ａを中心とし、そこから半径方向外側へ向かってチャネル領域１ｃおよびドレイン領域１ｂを順に有している。
【００８６】
図１６（ａ），（ｂ）に示す薄膜トランジスタ１Ｅは、チャネル長ＬのＴＦＴであって、扇形状（１／４円形状）を呈する半導体層１１Ｅを備えている。半導体層１１Ｅは、ソース領域１ａを中心として、半径方向外側へ向かってチャネル領域１ｃおよびドレイン領域１ｂを順に有している。
【００８７】
図１７（ａ），（ｂ）に示す薄膜トランジスタ１Ｆは、チャネル長のＴＦＴであって、半円形状を呈する半導体層１１Ｆを備えている。半導体層１１Ｆは、ソース領域１ａを中心として、半径方向外側へ向かってチャネル領域１ｃ及びドレイン領域１ｂを順に有している。
【００８８】
以上述べた構成によれば、薄膜トランジスタ１のチャネル領域１ｃの形状が基板１００の湾曲に対して対称的な形状とされていることから、基板１００をチャネル面に平行な方向へ湾曲させた場合、チャネル内のキャリアの移動度を相補的に変化させることができる。これにより、歪によるトランジスタ特性の変動を抑えることが可能となり、誤動作を引き起こす可能性を低減させることができる。
【００８９】
また、図１３、図１４、図１６の薄膜トランジスタ１Ｂ，１Ｃ，１Ｅは、チャネル領域１ｃが９０°に亘って連続して延在する点対称な形状であることから、チャネルに平行な方向であればどの方向に基板１００を曲げても、歪による特性変化のない回路とすることができる。
したがって、動作マージンが広く、大型化が容易なフレキシブルな半導体装置が得られる。
さらに、図１５に示したような円形の半導体層１１Ｄを備えた薄膜トランジスタ１Ｄは、液相プロセスで半導体層１１Ｄを形成する場合に製造し易いという利点がある。
【００９０】
［電気泳動表示装置］
次に、上記した半導体装置を適用した電気光学表示装置の一例として、電気泳動表示装置について述べる。
図１８は、上記した半導体装置を適用した電気泳動表示装置１０の電気的な全体構成を示す図である。
電気泳動表示パネルＡ（表示部）は複数の画素から構成されており、これらの画素は、後述するスイッチング素子としてのＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１０３や、このＴＦＴ１０３に接続された画素電極１０４を含んで構成されている。
本実施形態においては、上記各実施例のいずれかの半導体装置より構成される画素回路を有している。
【００９１】
一方、素子基板１００の周辺領域には、走査線駆動回路１３０やデータ線駆動回路１４０が形成されている。また、素子基板１００の電気泳動表示パネルＡには、図示のＸ方向に沿って平行に複数本の走査線１０１が形成されている。また、これと直交するＹ方向に沿って平行に複数本のデータ線１０２が形成されている。そして、各画素は走査線１０１とデータ線１０２との交差に対応してマトリクス状に配列されている。
【００９２】
電気泳動表示装置１０の周辺回路には、コントローラ（制御部）３００が設けられている。このコントローラ３００は画像信号処理回路およびタイミングジェネレータを含んでいる。ここで、画像信号処理回路は、画像データ及び対向電極制御信号を生成し、それぞれデータ線駆動回路１４０及び対向電極変調回路１５０に入力する。
【００９３】
対向電極変調回路１５０は、画素の共通電極及び保持容量の対向電極にそれぞれバイアス信号Ｖcom及び電源電圧Ｖｓを供給する。例えば、正又は負の高レベルのバイアス信号Ｖcom（リセット信号）によって画像のリセットが設定される。
【００９４】
リセット信号は、データ線駆動回路１４０が画像データを出力する前の所定期間に出力される。リセットは、分散媒中を泳動している電気泳動粒子を画素電極又は共通電極に引き寄せ、空間的な状態を初期化するために用いられる。
【００９５】
また、タイミングジェネレータは、リセット設定や画像データが画像信号処理回路から出力されるときに、走査線駆動回路１３０やデータ線駆動回路１４０を制御するための各種タイミング信号を生成する。
【００９６】
図１９は、電気泳動表示装置１０の各画素の構造を示す図である。
ｉ行、ｊ列目の画素（ｉ，ｊ）は、ＴＦＴ１０３、画素電極１０４及び保持容量Ｃｓを含んで構成されている。ＴＦＴ１０３のゲート端子が走査線１０１に接続され、そのソース端子がデータ線１０２に接続されている。さらに、ＴＦＴ１０３のドレイン端子が画素電極１０４及び保持容量Ｃｓに接続されている。
【００９７】
保持容量Ｃｓは、ＴＦＴ１０３によって画素電極１０４に印加された電圧を保持する。画素は、画素電極１０４と共通電極Ｃｏｍとの間に電気泳動層を挟持して構成されているので、電極面積、電極間の距離、および電気泳動層の誘電率に応じた画素容量Ｃｅｐｄを形成している。共通電極Ｃｏｍは、配線２０１を介して対向電極変調回路１５０に接続されている。また、保持容量Ｃｓの他方は保持容量線１０６に接続されている。保持容量線１０６は、対向電極変調回路１５０で電源Ｖｓに接続されている。
【００９８】
このような電気泳動表示装置１０の駆動について、まず、リセット動作について説明する。リセットタイミングにおいて、走査線駆動回路１３０が全走査線１０１に対して選択信号を出力し、全走査線信号がアクティブになると、これら走査線１０１に接続される全ての画素に接続されるＴＦＴ１０３がオン状態となる。このときデータ線駆動回路１４０は、全データ線に対してハイレベル、若しくはローレベルを出力する。この信号は、全ての画素電極に対して供給される。
【００９９】
また、対向電極変調回路１５０は共通電極Ｃｏｍに対し、全データ線にハイレベルが供給されている時はローレベルを、全データ線にローレベルが供給されている時はハイレベルの信号を供給する。このとき、全ての画素の画素電極と共通電極の間には同様の電位差が与えられるので、全画素領域において電気泳動表示素子が第１の階調、若しくは第２の階調にリセットされる。
【０１００】
次に、画像の書き込み動作について説明する。画像書き込み動作時は、走査線駆動回路１３０は走査線１０１に順次選択信号を供給する。ｊ番目の走査線１０１に選択信号が供給され選択状態となると、この走査線１０１に接続されたＴＦＴ１０３がオン状態になる。このとき、走査線選択に同期してデータ線駆動回路１４０から供給されるデータ信号Ｘｉ（画像信号）が画素電極１０４に書き込まれる。このとき、データ信号Ｘｉの電圧レベルで保持容量Ｃｓも充電され、ＴＦＴ１０３の遮断後も画素（画素電極と共通電極）の電荷保持を図り、電気泳動粒子による画像の維持を図る。各画素がデータ信号の電圧レベルに応じた表示を行うことによって画像が表示される。
【０１０１】
本実施例における電気泳動表示装置１０は、上記実施例１〜３で述べたいずれかの薄膜トランジスタを有する半導体装置を素子基板１００として備え、その薄膜トランジスタをＴＦＴ１０３として適用させていることから、電気泳動表示装置１０を湾曲させた状態で駆動させても表示品質への影響がほとんどなく、曲面形状を有する表示装置への利用に好適である。
【０１０２】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１０３】
［電子機器］
図２０は、本発明の電気泳動表示装置を適用した電子機器の具体例を説明する斜視図で
ある。図２０（Ａ）は、電子機器の一例である電子ブックを示す斜視図である。この電子
ブック１０００は、ブック形状のフレーム１００１と、このフレーム１００１に対して回
動自在に設けられた（開閉可能な）カバー１００２と、操作部１００３と、本発明の電気
泳動表示装置によって構成された表示部１００４と、を備えている。
【０１０４】
図２０（Ｂ）は、電子機器の一例である腕時計を示す斜視図である。この腕時計１１０
０は、本発明の電気泳動表示装置によって構成された表示部１１０１を備えている。
【０１０５】
図２０（Ｃ）は、電子機器の一例である電子ペーパーを示す斜視図である。この電子ペーパー１２００は、紙と同様の質感および柔軟性を有するリライタブルシートで構成され
る本体部１２０１と、本発明の電気泳動表示装置によって構成された表示部１２０２を備
えている。
【０１０６】
例えば電子ブックや電子ペーパーなどは、パネルが湾曲された状態で使用されることが多いため、誤作動なく表示を行うことが必要とされる。本発明の電気泳動表示装置を適用すれば、湾曲することによる引張りや圧縮の影響を受けることなく視認性の高い表示が得れる。
【０１０７】
なお、本発明の電気泳動表示装置を適用可能な電子機器の範囲はこれに限定されず、ＩＣカード、リライタブルペーパー、携帯電話、ＰＤＡ、電子辞書、指紋認証装置、中央演算処理装置、電子扇子、電子値札、電子広告などにも適用可能である。
【符号の説明】
【０１０８】
１…薄膜トランジスタ、１ｃ…チャネル領域（第１のチャネル領域）、１ｃ’…チャネル領域（第２のチャネル領域）、３，５，ｎＴＦＴ５ａ，ｎＴＦＴ５ｃ，ｎＴＦＴ６ａ，ｎＴＦＴ６ｃ…ＴＦＴ（第１のトランジスタ）、４，６，ｐＴＦＴ５ｂ，ｐＴＦＴ５ｄ，ｐＴＦＴ６ｂ，ｐＴＦＴ６ｄ…ＴＦＴ（第２のトランジスタ）、１１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ…半導体層、１０…電気泳動表示装置、１００…基板、１０００…電子ブック（電子機器）、１１００…腕時計（電子機器）、１２００…電子ペーパー（電子機器）、ＩＮＶ１，ＩＮＶ２…インバーター
【技術分野】
【０００１】
本発明は、半導体装置、電気光学装置、電子機器に関するものである。
【背景技術】
【０００２】
プラスチックや金属薄膜上に薄膜トランジスタを形成することによって、曲げることのできる半導体装置を実現することが可能である。また、これらを利用した薄くて軽い曲げることのできる電子機器に関する感心が高まっている。例えば、表示装置、ＩＣカード、指紋認証装置、電子ペーパー、電子ブック、パーソナルコンピューターなどである。
【０００３】
可塑性基板上に薄膜トランジスタを形成する手法としては、直接形成法、転写法、化学機械研磨(ＣＭＰ)法、或いは基板エッチング法などがある。直接形成法は、可塑性基板上に薄膜トランジスタを直接形成する方法で、可塑性基板の熱膨張を鑑みて石英基板上やガラス基板上を利用する際よりも低温で形成するのが一般的である。この技術を利用して薄膜トランジスタをプラスチック基板や金属ホイールに直接形成する技術がある。
【０００４】
転写法は、予め石英基板やガラス基板上に形成した薄膜トランジスタを可塑性基板に転写する方法で、薄膜トランジスタの形成行程を、直接形成法と比べて高温で行なえることが特徴である。この技術を利用して、ガラス基板上に形成したポリシリコンＴＦＴ回路をプラスチック基板に転写する技術は周知となっている。
【０００５】
ＣＭＰ法は、シリコンや石英、或いはガラスといった基板上に薄膜トランジスタ回路を形成した後、基板裏面を機械的に研磨して薄くする手法である。同様に、溶剤などを使って、基板裏面をエッチングする手法も用いられている。
【０００６】
ところで、一般的にシリコンのような半導体結晶に歪みを加えると、電子・正孔の移動度が変化することが知られている。これは、シリコン結晶は歪が加えられることによってその原子間隔が変化し、無歪状態では縮退していた伝導帯端・荷電子帯端のバンドが分裂して電子・正孔の有効質量が減少するためである。ここで、電子・正孔の移動度は次式で表される。
【０００７】
【数１】
【０００８】
μは移動度、ｅは電子の電荷量、ｍ＊は有効質量である。即ち、有効質量が減少すると移動度が向上し、有効質量が増加すると移動度は低下することがわかる。
【０００９】
歪を加える方向と、ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）及びｐ型ＭＯＳトランジスタ（ＰＭＯＳ）の移動度変化の関係は、既に明らかにされている。チャネル方向に引張り応力を加えた時のＮＭＯＳ、ＰＭＯＳそれぞれの移動度の変化を表１に表す。同様に、圧縮応力を加えた時の移動度の変化を表２に示す。
【００１０】
例えばＮＭＯＳの場合、チャネル方向に引っ張り応力がかかると移動度は増加し、反対に圧縮応力がかかると移動度は低下する。一方、ＰＭＯＳの場合、チャネル方向に引っ張り応力がかかると移動度は低下し、圧縮応力がかかると移動度は増加する。
【００１１】
表１に引張応力を加えた時の移動度の変化を示す。
【表１】
【００１２】
表２に圧縮応力を加えた時の移動度の変化を示す。
【表２】
【００１３】
また、このような歪みによる半導体特性の変化は、結晶シリコンだけでなく、ポリシリコンのような薄膜半導体においても同様に起こることが観測されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平１０−１２５９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ところで、可塑性基板上に形成した半導体装置の最大の特徴は、可塑性基板そのものが曲がることであるが、このとき半導体素子には何らかの歪み応力が発生することになるので、キャリア移動度などの素子特性は基板の形状の影響を受けて変化することになる。
【００１６】
ここで、近年の半導体装置の殆どは、ＮＭＯＳとＰＭＯＳを組み合わせたＣＭＯＳ回路で構成されているが、可塑性基板上に形成されたＣＭＯＳ回路にある一定方向の歪み応力が加えられた場合、ＮＭＯＳ、ＰＭＯＳの移動度は相反する変化を示す。例えば、ＮＭＯＳの移動度が高くなる向きの歪みが加えられた場合、ＰＭＯＳの移動度は概して低くなる。こうしたキャリアの移動度の変化は、ＭＯＳトランジスタの閾値特性やオン電流といった動作特性に影響を及ぼす。これによりＣＭＯＳ回路を構成しているＮＭＯＳとＰＭＯＳの特性のバランスが悪くなると、突入電流の増大などによって回路が誤動作を起こすことが懸念される。
【００１７】
即ち、可塑性基板上に形成した半導体装置では、基板を湾曲させた状態で回路を動作させたときに回路の動作が不安定になり、誤動作を起こす可能性が生じる。
一般的に、このような半導体装置の設計過程では、ＮＭＯＳ、ＰＭＯＳそれぞれの動作特性における、その製造工程や動作温度特性による変動幅を考慮したマージン設計を行なうが、可塑性基板上に形成した半導体装置では、この変動が大きくなる為、動作マージンが狭く製造歩留まりも低くなってしまうことが課題となっていた。また、このことから、大型基板上への回路形成や複雑な回路構成の実現が困難となっていた。
【００１８】
また、電気光学パネルの場合、基板と基板上に形成される薄膜等との熱膨張係数の違いから、使用環境の温度によっては表示パネルに反りなどの変形が生じてしまう。これが要因となって回路の動作特性が変動し、視認性が低下するという問題がある。
【００１９】
本発明の目的は、上記課題を鑑み、ある方向の応力がかかっても回路全体としての動作特性が変動しない薄膜の半導体素子を実現することである。これにより、動作マージンが広く、大型化が容易なフレキシブルな半導体装置、電気光学表示装置、電子機器を実現可能となる。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、上記課題を解決するために、基板上に薄膜トランジスタを有する半導体装置であって、前記薄膜トランジスタは、前記基板の湾曲に対してチャネル内のキャリアの移動度が相補的に変化する第１のチャネル領域および第２のチャネル領域を有していることを特徴とする。
本発明によれば、基板の湾曲による第１のトランジスタのキャリアの移動度を第２のトランジスタのキャリアの移動度によって相殺することができるので、基板を湾曲させた状態で薄膜トランジスタを駆動させた場合でも、動作が安定し、誤動作を起こす可能性を低減させることができる。これにより、動作マージンが広く、大型化が容易なフレキシブルな半導体装置となる。
【００２１】
また、前記第１のチャネル領域および前記第２のチャネル領域が、１つのチャネルを形成していることが好ましい。
本発明によれば、第１のチャネル領域および第２のチャネル領域により、基板の湾曲に対してチャネル内のキャリアの移動度を相補的に変化させることができる。これにより、歪によるトランジスタ特性の変動を抑えることが可能となり、誤動作を起こす可能性を低減させることができる。
また、基板の湾曲の影響が補償されて出力電流の変動を抑えることができる。
【００２２】
また、前記薄膜トランジスタは、前記第１のチャネル領域を有する第１のトランジスタと、前記第２のチャネル領域を有する第２のトランジスタとを接続してなることが好ましい。
本発明によれば、互いに接続された第１のトランジスタおよび第２のトランジスタにより、基板の湾曲に対してキャリアの移動度を相補的に変化させることができる。これにより、歪によるトランジスタ特性の変動を抑えることが可能となり、誤動作を起こす可能性を低減させることができる。
また、基板の湾曲の影響が補償されて出力電流の変動を抑えることができる。
【００２３】
また、複数の薄膜トランジスタを有する回路を備え、複数の前記薄膜トランジスタは、それぞれのチャネル領域が前記基板の湾曲に対してチャネル内のキャリアの移動度を相補的に変化させるように配置されているように配置されていることが好ましい。
本発明によれば、対を成す薄膜トランジスタのチャネル領域が、基板の湾曲に対してチャネル内のキャリアの移動度が相補的に変化するように配置されていることから、歪によるトランジスタ特性変動を抑えることが可能となり、誤動作を引き起こす可能性を低減させることができる。
また、基板の湾曲の影響が補償されて出力電流の変動を抑えることができる。
【００２４】
また、前記第１のチャネル領域及び前記第２のチャネル領域が、９０°の点対称な形状とされていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。本明細書において「９０°の点対称」とは、ある点を中心として基板面に沿って９０°回転させたときに形状が一致する関係をいう。
【００２５】
また、前記第１のチャネル領域及び前記第２のチャネル領域が、平面視Ｌ字型の形状とされていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。
【００２６】
また、前記第１のチャネル領域及び前記第２のチャネル領域が、平面視扇形状とされていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。
【００２７】
また、前記第１のチャネル領域及び前記第２のチャネル領域が、平面視半円形状とされていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。
【００２８】
また、前記第１のチャネル領域及び前記第２のチャネル領域が、平面視で円形状とされていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。また、第１及び第２のチャネル領域が平面視で円形状とされていることから、液相プロセスを用いて容易に製造することができる。
【００２９】
また、前記第１のトランジスタ及び前記第２のトンランジスタが、互いのチャネル方向を直交させて配置されていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。
【００３０】
また、２つの前記第１のトランジスタと、２つの前記第２のトランジスタとを有し、４つの前記トランジスタが、９０°の点対称な配置とされていることが好ましい。
本発明によれば、薄膜トランジスタのチャネル面に平行な方向であればどの方向に基板を曲げても、歪による特性変化のない半導体装置とすることができる。
【００３１】
また、一対の前記薄膜トランジスタが、インバーターを構成していることが好ましい。
本発明によれば、インバーターを構成するＰＭＯＳとＮＭＯＳのキャリアの移動度が湾曲に対して相補的に変化するので、基板を湾曲させても不具合の生じにくいインバーターとなる。
【００３２】
また、複数の前記薄膜トランジスタが、ＳＲＡＭを構成していることが好ましい。
本発明によれば、複数の薄膜トランジスタによってＳＲＡＭが構成されていることから、基板が湾曲しても歪による特性変化のないものとすることができる。
【００３３】
本発明の電気光学装置は、先に記載の半導体装置を備えたことを特徴とする。
本発明によれば、湾曲させた状態であっても誤動作を起こす可能性を低減させた構成の半導体装置を備えたことから、フレキシブルで信頼性の高い電気光学装置が得られる。
【００３４】
本発明の電子機器は、先に記載の電気光学装置を備えたことを特徴とする。
本発明によれば、フレキシブルで信頼性の高い電気光学装置を備えたことから、他用途に応用可能な高品位な電子機器が得られる。
【図面の簡単な説明】
【００３５】
【図１】（ａ）は実施例１の半導体装置における薄膜トランジスタの模式図、（ｂ）は薄膜トランジスタの全体構成図、（ｃ）は薄膜トランジスタの回路図。
【図２】ＴＦＴの基本構造を示す概略構成図。
【図３】従来の単体ＴＦＴを備えた基板の湾曲に対してチャネル方向に印加される応力を示す図。
【図４】実施例１における２つのＴＦＴを備えた基板の湾曲に対してチャネル方向に印加される応力を示す図。
【図５】基板の曲げ方向とチャネル領域に加わる歪の関係を示す図。
【図６】ＴＦＴの歪量と電気特性の関係を示すグラフ（凸型湾曲）。
【図７】ＴＦＴの歪量と電気特性の関係を示すグラフ（凹型湾曲）。
【図８】（ａ）は、従来技術によるインバーターのＴＦＴ回路構成を示す図、（ｂ）は（ａ）の回路図。
【図９】（ａ）は、実施例２におけるインバーターのＴＦＴ回路構成を示す図、（ｂ）は（ａ）の回路図。
【図１０】入力電圧と出力電圧との関係を示すグラフ。
【図１１】（ａ）にＳＲＡＭの概略構成図を示し、（ｂ）にＳＲＡＭ用いられるインバーターＩＮＶ１の回路構成を示し、（ｃ）にＳＲＡＭの回路図を示す。
【図１２】Ｌ字型ＴＦＴの構成を示す図。
【図１３】四角形型ＴＦＴの構成を示す図。
【図１４】十字型ＴＦＴの構成を示す図。
【図１５】円形型ＴＦＴの構成を示す図。
【図１６】扇型ＴＦＴの構成を示す図。
【図１７】半円形型ＴＦＴの構成を示す図。
【図１８】電気泳動表示装置の電気的な全体構成を示す図。
【図１９】電気泳動表示装置の各画素の構造を示す図。
【図２０】（ａ）〜（ｃ）は、本発明による電子機器の例を示した図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【００３７】
［実施例１］
図１（ａ）は、本実施例の半導体装置が備える薄膜トランジスタ１の半導体層１１，１１を示す模式図、図１（ｂ）は、薄膜トランジスタ１の全体構成図、図１（ｃ）は薄膜トランジスタ１の回路図である。
本実施例における半導体装置は、チャネル長Ｌ、チャネル幅Ｗ／２の一対のＴＦＴ３およびＴＦＴ４を有した薄膜トランジスタ１を備えている。これらＴＦＴ３，４は、互いのチャネル方向が直交する向きに配置され、且つ電気的に並列に接続されている。具体的にこれら一対のＴＦＴ３，４は、各々のチャネル領域１ｃ，１ｃ’が、基板１００の湾曲に対してチャネル内のキャリアの移動度を相補的に変化させる向きとなるように配置されている。換言すれば、ＴＦＴ３，４は、基板１００の湾曲に対してチャネル領域１ｃ，１ｃ’の一方がチャネル方向に引張応力を受け、他方がチャネル方向に圧縮応力を受けるように配置されている。
【００３８】
図２（ａ）にＴＦＴ３（４）の基本構造を示す。また、図２（ｂ）に、ＴＦＴ３（４）の半導体層１１の構造を示し、図２（ｃ）にＴＦＴ３（４）の回路構造を示す。
ＴＦＴとしては様々な種類があるが、ここではトップゲート構造を示す。
トップゲート型のＴＦＴ３（第１のトランジスタ）は、基板１００上に形成された半導体層１１と、半導体層１１を覆うゲート絶縁膜１２と、ゲート絶縁膜１２を介して半導体層１１のチャネル領域１ｃ（第１のチャネル領域）と対向するように形成されたゲート電極１３と、半導体層１１のソース領域１ａに接合されるソース電極１４と、ドレイン領域１ｂに接合されるドレイン電極１５と、ゲート電極１３とソース電極１４およびドレイン電極１５とを電気的に分離するための層間絶縁膜１６と、を備えて構成されている。
【００３９】
同様に、ＴＦＴ４（第２のトランジスタ）は、基板１００上に形成された半導体層１１と、半導体層１１を覆うゲート絶縁膜１２と、ゲート絶縁膜１２を介して半導体層１１のチャネル領域１ｃ’（第２のチャネル領域）と対向するように形成されたゲート電極１３と、半導体層１１のソース領域１ａに接合されるソース電極１４と、ドレイン領域１ｂに接合されるドレイン電極１５と、ゲート電極１３とソース電極１４およびドレイン電極１５とを電気的に分離するための層間絶縁膜１６と、を備えて構成されている。
ＴＦＴ３，４における各半導体層１１のチャネル領域１ｃ（１ｃ’）は、チャネル長Ｌ、チャネル幅Ｗ／２とされている。
【００４０】
ここで、各ＴＦＴ３（４）の半導体層１１は、図２（ｂ）に示すように、ゲート電極１３と重なる領域がチャネル領域１ｃ（１ｃ’）、ソース電極１４と接合される領域がソース領域１ａ、ドレイン電極１５と接合される領域がドレイン領域１ｂである。一般的に、ＴＦＴは図１（ｃ）に示すような回路記号で表され、略号Ｓがソース電極１４、略号Ｇがゲート電極１３、略号Ｄがドレイン電極１５に相当する。同図に示すように、本実施形態ではＴＦＴ３，４が並列に接続されている。
【００４１】
ここで、上記基板１００が可撓性を有する基板である場合、このような基板１００上に図２に示すようなチャネル長Ｌ、チャネル幅ＷのＴＦＴ８が単体で形成されていると、外部からの力により基板１００が曲がった際に、半導体層１１には圧縮・引張りの何れかの歪みが印可される。
【００４２】
一般的なシリコン（Ｓｉ）結晶においては、結晶に歪みが加えられたときに、無歪状態では縮退していた伝道帯端及び価電子帯端のバンドが分裂し、電子及び正孔の有効質量が変化することによって、電子・正孔移動度が変化することが知られている。同様に、可塑性を有する基板１００上に形成された単体のＴＦＴ８において、基板１００を曲げることによりＴＦＴ８の半導体層１１に歪み応力が印可されると、素子特性が変化すると考えられる。
【００４３】
ここで、可撓性を有する基板１００を様々な方向に曲げた時のＴＦＴ８のキャリアの移動度及びオン電流の変化について説明する。
まず、可塑性の基板１００上に形成された、チャネル長Ｌ、チャネル幅ＷのＴＦＴ８のチャネルに加わる応力について、図３を用いて説明する。具体的には、チャネル方向に沿って、或いは直行してＴＦＴ８に曲げ歪み（凸歪み、或いは凹歪み）を加えたときに、基板１００上のＴＦＴ８のチャネル方向にどのような応力が加わるかを説明する。ここで、チャネル方向とは、オン状態におけるキャリアが移動する方向である。
【００４４】
図３（ａ）に示すように、チャネル方向に沿ってＴＦＴ８に凸型の曲げ歪みを加えると、半導体層１１のチャネル方向に対して引張り応力εが加えられる。
【００４５】
図３（ｂ）に示すように、チャネル方向に沿ってＴＦＴ８に凹型の曲げ歪みを加えると、半導体層１１のチャネル方向に対して圧縮応力−εが加えられる。
【００４６】
図３（ｃ）に示すように、チャネル方向と直行する方向に沿ってＴＦＴ８に凸型の曲げ歪みを加えると、曲げ方向には引張り歪みがかかることにより、半導体層１１はチャネル方向に圧縮される。これによりチャネル方向には圧縮応力−εが加わる。
【００４７】
図３（ｄ）に示すように、チャネル方向と直行する方向に沿ってＴＦＴ８に凹型の曲げ歪みを加えると、曲げ方向に圧縮歪みがかかることにより、半導体層１１はチャネル方向に膨張する。これによりチャネル方向には引張り応力εが加わる。
【００４８】
以上により、図３（ａ），（ｄ）に示すようにＴＦＴ８に歪みを加えたときに引張り応力εが、図３（ｂ），（ｃ）に示すようにＴＦＴ８に歪みを加えたときは圧縮応力−εが、ＴＦＴ８のチャネル方向に印可されることになる。
【００４９】
次に、チャネル方向に、圧縮応力または引張り応力が加えられたときの素子特性の変化について説明する。
ｎ型ＴＦＴにおいて、チャネル方向に引張り応力を加えたときは、オン電流、移動度ともに線形的に増大する。反対に、圧縮応力を加えたときには、オン電流、移動度ともに線形的に減少する。
【００５０】
一方、ｐ型ＴＦＴにおいては、チャネル方向に引張り応力を加えたときに、オン電流、移動度ともに線形的に減少する。反対に、圧縮応力を加えたときには、オン電流、移動度ともに線形的に増大する。
【００５１】
このように、オン電流および移動度の何れも、加えられた歪み量に対して線形に変化することが既に知られている。また、ｎ型、ｐ型で比較すると、加えられた歪みに対して相反する特性変化を示すことが分かっている。
【００５２】
即ち、チャネル長Ｌ、チャネル幅Ｗのｎ型ＴＦＴのオン電流をＩ０とすれば、歪みεを加えたときのオン電流の変化量ΔＩεＮは、ΔＩεＮ＝ＡεＩ０（Ａ；定数）となる。
同様に、ｐ型ＴＦＴのオン電流の変化量ΔＩεは、ΔＩεＮ＝−ＡεＩ０（Ａ；定数）
となる。
【００５３】
ここで、この特性変化が半導体装置に及ぼす影響を考える。ｎ型ＴＦＴの特性が良くなる方向に曲がったとしても、ｐ型ＴＦＴの特性は悪くなる方向に変動する。逆に、ｐ型ＴＦＴの特性が良くなる方向に曲がったとしても、同時にｎ型ＴＦＴの特性は悪くなる方向に変動する。図２（ｃ）に示すように、従来のＴＦＴ回路においては、一つのＴＦＴ機能を実現するのに、上述したようなＴＦＴ８を単体で使用しているので、基板１００を曲げたときの特性変動によって回路全体の動作特性のバランスが悪くなり、誤動作を起こすことが課題となっていた。
【００５４】
そこで、本実施例では、ＴＦＴ３，４が、チャネル幅Ｗ、チャネル長ＬのＴＦＴ８と同等の機能を実現する場合、図１に示したように、チャネル幅２／Ｗ・チャネル長Ｌを持つＬとＷの等しい２つのＴＦＴ３およびＴＦＴ４を互いのチャネル方向が直交する向きに配置し、且つ電気的に並列に接続する構成とした。このようにして、基板１００の曲げによる特性変動に対して、２つのＴＦＴ３，４が相互に特性を補償し合うようにした。
【００５５】
ここで、図４及び図５を用いて、ＴＦＴ３及びＴＦＴ４の動作特性の補償を説明する。
図５（ａ）に、基板１００に図４（ａ）に示すような凸歪みを加えた場合におけるＴＦＴ３及びＴＦＴ４のオン電流の変化率を示す。
まず、ＴＦＴ３及びＴＦＴ４がｎ型ＴＦＴの場合を考えると、非歪み時のＴＦＴ３のオン電流をＩ０ａ＝Ｉ０／２とすると、ＴＦＴ４のチャネル領域１ｃ’には引張り応力εがかかるので、ＴＦＴ３のオン電流の変化量は、
ΔＩεＮａ＝ＡεＩ０ａ＝ＡεＩ０／２（Ａ；定数）となり、歪みを加えない時より増大する。
一方、非歪み時のＴＦＴ４のオン電流を、Ｉ０ｂ＝Ｉ０／２とすると、ＴＦＴ４のチャネル領域１ｃ’には圧縮応力−εがかかるので、ＴＦＴ４単体のオン電流の変化量は、
ΔＩεＮｂ＝−ＡεＩ０ｂ＝−ＡεＩ０／２（Ａ；定数）となり、歪みを加えない時より減少する。
【００５６】
同様に、ＴＦＴ３及びＴＦＴ４がｐ型ＴＦＴの場合を考えると、非歪み時のＴＦＴ３のオン電流を、Ｉ０ｂ＝Ｉ０／２とすると、
ＴＦＴ３のオン電流の変化量は、
ΔＩεＰａ＝−ＡεＩ０ａ＝−ＡεＩ０／２（Ａ；定数）
となり、歪みを加えない時と比較して減少する。
ＴＦＴ４単体のオン電流の変化量は、
ΔＩεＰｂ＝ＡεＩ０ｂ＝ＡεＩ０／２（Ａ；定数）
となり、歪みを加えない歪み時と比較して増大する。
【００５７】
本発明では、図１（ｃ）に示すとおり、ＴＦＴ３およびＴＦＴ４が並列に接続されているので、回路全体のオン電流はＴＦＴ３とＴＦＴ４の和となる。従って、ｎ、ｐそれぞれの型におけるオン電流の変化量は、
ｎ型ＴＦＴ； ΔＩεＮ＝ΔＩεＮａ＋ΔＩεＮｂ＝ＡεＩ０／２−ＡεＩ０／２＝０
ｐ型ＴＦＴ； ΔＩεＰ＝ΔＩεＰａ＋ΔＩεＰｂ＝−ＡεＩ０／２＋ＡεＩ０／２＝０
となる。
即ち、図１に示す回路構成で、基板１００に凸歪みを加えた場合、ＴＦＴ３とＴＦＴ４が相補的に作用し、回路全体のオン電流の変動は理論的にはゼロとなる。
【００５８】
次に、図５（ｂ）に、基板１００に図４（ｂ）に示すような凹歪みを加えた場合の、ＴＦＴ３及びＴＦＴ４のオン電流の変化率を示す。
まず、ＴＦＴ３及びＴＦＴ４がｎ型ＴＦＴの場合を考えると、先程と同様に、非歪み時のＴＦＴ３のオン電流をＩ０ａ＝Ｉ０／２とすると、ＴＦＴ３のチャネル領域１ｃには圧縮応力−εがかかるので、ＴＦＴ４のオン電流の変化量は、ΔＩεＮａ＝−ＡεＩ０ａ＝−ＡεＩ０／２（Ａ；定数）となり、歪みを加えない時より減少する。
【００５９】
一方、非歪み時のＴＦＴ４のオン電流を、Ｉ０ｂ＝Ｉ０／２とすると、ＴＦＴ４のチャネルには圧縮応力-εがかかるので、ＴＦＴ４単体のオン電流の変化量は、
ΔＩεＮｂ＝ＡεＩ０ｂ＝ＡεＩ０／２（Ａ；定数）となり、歪みを加えない時より増加する。
【００６０】
ＴＦＴ３及びＴＦＴ４がｐ型ＴＦＴの場合も同様に、非歪み時のＴＦＴ３のオン電流をＩ０ｂ＝Ｉ０／２とすると、ＴＦＴ３のオン電流の変化量は、
ΔＩεＰａ＝ＡεＩ０ａ＝ＡεＩ０／２（Ａ；定数）となり、歪みを加えない時と比較して増加する。
【００６１】
ＴＦＴ４単体のオン電流の変化量は、
ΔＩεＰｂ＝−ＡεＩ０ｂ＝−ＡεＩ０／２（Ａ；定数）となり、歪みを加えない歪み時と比較して減少する。
【００６２】
図１（ｃ）に示す回路全体のオン電流はＴＦＴ３とＴＦＴ４の和であるので、ｎ、ｐそれぞれの型におけるオン電流の変化量は、
ｎ型ＴＦＴ； ΔＩεＮａ＋ΔＩεＮｂ＝ＡεＩ０／２−ＡεＩ０／２＝０
ｐ型ＴＦＴ； ΔＩεＰａ＋ΔＩεＰｂ＝−ＡεＩ０／２＋ＡεＩ０／２＝０
となる。即ち、図１に示す回路構成で、ＴＦＴ基板１００に凹歪みを加えた場合でも、ＴＦＴ３とＴＦＴ４が相補的に作用し、回路全体のオン電流の変動は、理論的にはゼロとなる。
【００６３】
次に、ＴＦＴ３，４のチャネル方向に対して基板１００を角度θだけ回転させて歪みを加えたときの動作特性の補償について説明する。
図６を用いて、本発明のＴＦＴ基板１００を角度θ回転してから、基板１００を凸型に変形させたときの、ＴＦＴ３，４のチャネル領域１ｃ，１ｃ’に加わる歪について説明する。
図６（ａ）〜（ｂ）に示すように、基板１００を凸型に変形させた場合、ＴＦＴ３及びＴＦＴ４には、基板１００の曲げ方向に引張り応力ε、基板１００の曲げ方向と直交する方向に圧縮応力-εが加わる。それぞれをチャネル方向にかかる応力に分解すると、
ＴＦＴ３のチャネル方向にかかる引張り応力：εｃｏｓθ、
ＴＦＴ３のチャネル方向にかかる圧縮応力：−εｓｉｎθ、
ＴＦＴ４のチャネル方向にかかる引張り応力：εｓｉｎθ、
ＴＦＴ４のチャネル方向にかかる圧縮応力：−εｃｏｓθ、
となる。
【００６４】
チャネル長Ｌ、チャネル幅Ｗのｎ型ＴＦＴのオン電流をＩ０Ｎとすれば、
ＴＦＴ３のオン電流の変化率は、
ΔＩεＮａ＝Ａε（ｃｏｓθ−ｓｉｎθ）Ｉ０／２となる。
ＴＦＴ４のオン電流の変化率は、
ΔＩεＮｂ＝Ａε（−ｃｏｓθ＋ｓｉｎθ）Ｉ０／２であるので、これらが並列接続されたＴＦＴ回路のオン電流の変化率は、
ΔＩεＮ＝ＩεＮａ＋ＩεＮｂ＝Ａε（ｃｏｓθ−ｓｉｎθ）Ｉ０／２＋Ａε（−ｃｏｓθ＋ｓｉｎθ）Ｉ０／２＝０となる。
【００６５】
図７を用いて、本発明のＴＦＴ基板１００を角度θ回転してから、基板１００を凹型に変形させたときの、ＴＦＴ３，４のチャネル領域１ｃ，１ｃ’に加わる歪について説明する。
図７（ａ）〜（ｂ）に示すように、基板１００を凹型に変形させた場合、ＴＦＴ３及びＴＦＴ４には、基板の曲げ方向に引張り応力ε、基板の曲げ方向と直交する方向に圧縮応力-εが加わる。それぞれをチャネル方向にかかる応力に分解すると、
ＴＦＴ３のチャネル方向にかかる引張り応力：−εｃｏｓθ、
ＴＦＴ３のチャネル方向にかかる圧縮応力：εｓｉｎθ、
ＴＦＴ４のチャネル方向にかかる引張り応力：−εｓｉｎθ、
ＴＦＴ４のチャネル方向にかかる圧縮応力：εｃｏｓθ、
となる。
【００６６】
チャネル長Ｌ、チャネル幅Ｗのｎ型ＴＦＴのオン電流をＩ０Ｎとすれば、
ＴＦＴ３のオン電流の変化率は、
ΔＩεＮａ＝Ａε（−ｃｏｓθ＋ｓｉｎθ）Ｉ０／２となる。
ＴＦＴ４のオン電流の変化率は、
ΔＩεＮｂ＝Ａε（ｃｏｓθ−ｓｉｎθ）Ｉ０／２であるので、これらが並列接続されたＴＦＴ回路のオン電流の変化率は、
ΔＩεＮ＝ＩεＮａ＋ＩεＮｂ＝Ａε（−ｃｏｓθ＋ｓｉｎθ）Ｉ０／２＋Ａε（ｃｏｓθ−ｓｉｎθ）Ｉ０／２＝０となる。
なお、ｐ型のＴＦＴの場合も同様となる。
【００６７】
したがって、基板１００にどのような応力がかかっても、図２に示したようなチャネル長Ｌ、チャネル幅ＷのＴＦＴ８のオン電流と等しくなる。
このことから、本発明の薄膜トランジスタ１によれば、基板１００を、ＴＦＴ３，４のチャネル方向に対していかなる方向に曲げたとしても、歪による特性変動は理論的にゼロとなる。これにより、基板１００を曲げた際にも、チャネル幅Ｗ、チャネル長ＬのＴＦＴ８と同等の機能を実現することが可能となる。したがって、基板１００を湾曲させた状態での安定した動作を実現し得るため、動作マージンの拡大、高歩留まりを達成することができる。
【００６８】
このように、本実施形態によれば、一対のＴＦＴ３，４を有する薄膜トランジスタ１を備え、各ＴＦＴ３，４を互いのチャネル領域１ｃ，１ｃ’が基板１００の湾曲に対してチャネル内のキャリアの移動度が相補的に変化するように配置したことにより、基板１００の湾曲状態に関わらず安定した動作出力が得られる。これにより、信頼性の高い半導体装置を得ることができる。
【００６９】
本実施例において、２つのＴＦＴ３，４は離れて配置されていても良いが、できるだけ近くに配置されている方が好ましい。これにより、配線遅延などによって発生する誤動作を防ぐことができる。
【００７０】
また、本実施例では、ＴＦＴ３およびＴＦＴ４を異なる２つの半導体アイランドにて形成したが、ＴＦＴ３，４のソース領域１ａ或いはドレイン領域１ｂの半導体層１１を共通にした一つの半導体層で形成してもよい。
【００７１】
［実施例２］
インバーター回路の構成例
実施例１を適用して、インバーター回路を形成した例を説明する。
まず、図８（ａ）に、従来技術によるインバーターのＴＦＴ回路構成を示し、図８（ｂ）にその回路図を示す。
従来技術におけるインバーター回路は、ｎ型のＴＦＴ１０５のゲート電極１３と入力ＩＮ、ソース電極１４と低電位電源ＶＳＳ、ドレイン電極１５と出力ＯＵＴがそれぞれ接続されている。ｐ型のＴＦＴ１０６のゲート電極１３と入力ＩＮ、ソース電極１４と高電位電源ＶＤＤ、ドレイン電極１５と出力ＯＵＴがそれぞれ接続されている。これらのＴＦＴ回路は、不図示の可塑性基板上に形成されている。
【００７２】
このようなインバーター回路の一般的な出力特性を図１０に示す。図１０において、横軸は入力電圧、縦軸が出力電圧である。
このインバーター回路基板をある方向に曲げて歪みを加えたとする。このとき、チャネル方向に掛かる歪みの種類（引張りまたは圧縮）によって、ＴＦＴのオン電流は増大或いは減少の何れかに変化する。また、ｎ型のＴＦＴ１０５（第１のトランジスタ）と、ｐ型のＴＦＴ１０６（第２のトランジスタ）とでは同じ歪みに対するオン電流の増減は逆の変化を示す。例えばｎ型のＴＦＴ１０５のオン電流が増大（ｎ−ＴＦＴ Ｅｎｈａｎｃｅｄ）したときには、ｐ型のＴＦＴ１０６のオン電流は減少する。反対に、ｐ型のＴＦＴ１０６のオン電流が増大（ｐ−ＴＦＴ Ｅｎｈａｎｃｅｄ）したときには、ｎ型のＴＦＴ１０５のオン電流は減少する。
【００７３】
ここで、インバーター回路に歪みが加えられたときのインバーターの出力特性は、
（ａ）通常時（無歪み時）、
（ｂ）基板歪み時（ｎ−ＴＦＴ Ｅｎｈａｎｃｅｄ）、
（ｃ）基板歪み時（ｐ−ＴＦＴ Ｅｎｈａｎｃｅｄ）、で示すグラフになる。
ここで、ｎ型のＴＦＴ１０５のオン電流が増大されるような歪みが加えられた場合、出力特性は図１０のグラフ（ａ）からグラフ（ｂ）にシフトする。また、ｐ型のＴＦＴ１０６のオン電流が増大されるような歪みが加えられた場合、出力特性はグラフ（ａ）からグラフ（ｃ）にシフトする。こうした回路特性変動は、回路全体に誤動作を引き起こす可能性が高い。すなわち、基板を曲げたときの歪みによるＴＦＴ１０５，１０６の特性変動は、回路特性に決定的な変化を与え兼ねない。
【００７４】
次に、本実施例におけるインバーター回路を図９（ａ）に示し、その回路図を図９（ｂ）に示す。
図９（ａ），（ｂ）に示すように、本実施例におけるインバーター回路は、ｎ型のＴＦＴ５、ｐ型のＴＦＴ６を有しており、それぞれがチャネル幅Ｗ／２の２つのＴＦＴにて構成されている。具体的には、ＴＦＴ５がｎＴＦＴ５ａ及びｎＴＦＴ５ｂからなり、ＴＦＴ６が、ｐＴＦＴ６ａ及びｐＴＦＴ６ｂからなる。そして、ＴＦＴ５のｎＴＦＴ５ａ及びｎＴＦＴ５ｂを互いにチャネル方向が直交するように配置するとともに、ＴＦＴ６のｐＴＦＴ６ａ及びｐＴＦＴ６ｂを互いにチャネル方向が直交するように配置し、対応するｎＴＦＴ５ａ，５ｂ同士、ｐＴＦＴ６ａ，６ｂ同士を電気的に並列に接続する。こうすることにより、図８（ａ），（ｂ）に示す回路と電気的には等価となる。
【００７５】
この回路基板にある方向の曲げ歪みを加えたとする。実施例１にて説明したとおり、かかる構成によれば、ｎＴＦＴ５ａ及びｎＴＦＴ５ｂ、あるいはｐＴＦＴ６ａ及びｐＴＦＴ６ｂの歪みによるオン電流の変動は相殺されるので、インバーター回路としての出力特性は、無歪み時（図１０において示した通常時のグラフ（ａ））と同等となる。
すなわち、基板１００（半導体層１１）の湾曲に応じてｎ型ＴＦＴ５およびｐ型ＴＦＴ６の両方のキャリアの移動度が一緒に増減することによって、出力電圧が大きく変動することがない。
【００７６】
したがって、本実施例の構成によれば、インバーターを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのキャリアの移動度が、基板の湾曲に対して相補的に変化するので、基板を湾曲させても不具合の生じにくいインバーターとなる。
したがって、基板（半導体層）を湾曲させた状態でインバーター回路を駆動させた場合でも回路の動作が安定し、誤動作を起こす可能性を低減させることができる。
【００７７】
本実施例では、一対のＴＦＴ５およびＴＦＴ６（ｎＴＦＴ５ａ，ｎＴＦＴ５ｂ，ｐＴＦＴ６ａ，ｐＴＦＴ６ｂ）によって構成されるインバーターを例に挙げて述べたが、このようなインバーター回路を用いて、ＳＲＡＭ（Static Random Access Memory）を構成してもよい。
【００７８】
［実施例３］
ＳＲＡＭ回路の構成例
図１１（ａ）にＳＲＡＭの概略構成図を示し、（ｂ）にＳＲＡＭ用いられるインバーターＩＮＶ１の回路構成を示し、（ｃ）にＳＲＡＭの回路図を示す。
図１１（ａ），（ｃ）に示すように、ＳＲＡＭは２つの第１インバーターＩＮＶ１および第２インバーターＩＮＶ２を有している。第１インバーターＩＮＶ１は、ｎＴＦＴ５ｃ（第１のトランジスタ）とｐＴＦＴ５ｄ（第２のトランジスタ）とを含み、第２インバーターＩＮＶ２は、ｎＴＦＴ６ｃ（第１のトランジスタ）とｐＴＦＴ６ｄ（第２のトランジスタ）とを含む。これらインバーターＩＮＶ１，ＩＮＶ２は、互いの入力端と出力端とを接続したフリップフロップ回路を形成している。
【００７９】
図１１（ｂ）に示すように、第１インバーターＩＮＶ１を構成するｎＴＦＴ５ｃおよびｐＴＦＴ５ｄは、それぞれチャネル領域１ｃ（第１のチャネル領域）、チャネル領域１ｃ’（第２のチャネル領域）を有しており、各々のチャネル方向を直交させた構成となっている。また、図示してはいないが、第２インバーターＩＮＶ２を構成するｎＴＦＴ６ｃおよびｐＴＦＴ６ｄにおいても同様の構成となっている。
【００８０】
このような構成のＳＲＡＭによれば、インバーターＩＮＶ１，２のそれぞれを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのキャリアの移動度が、基板の湾曲に対して相補的に変化するので、基板を湾曲させても不具合の生じにくいインバーターとなる。
【００８１】
［実施例４］
次に、チャネル面に平行な方向であれば、どの方向に曲げても歪による特性変化のない形状のＴＦＴを用いて構成した回路を例示する。この条件を満たす素子配置形状としては、以下のような構成が挙げられる。図１２〜図１７に例示する。各図において、（ａ）は半導体層及びチャネル形状を示し、（ｂ）はＴＦＴ形状を示す。
【００８２】
図１２（ａ），（ｂ）に示す薄膜トランジスタ１Ａは、チャネル長Ｌ、チャネル幅Ｗ／２のＴＦＴであって、平面視Ｌ字形状を呈する半導体層１１Ａを備えている。半導体層１１Ａは、一対のチャネル領域１ｃ，１ｃ（第１、第２のチャネル領域）、一対のソース領域１ａ，１ａ、これらチャネル領域１ｃ及びソース領域１ａに共通するドレイン領域１ｂを有する。チャネル領域１ｃ，１ｃは、互いのチャネル方向が直交した状態となっている。Ｌ字形状とされたゲート電極１３はチャネル領域１ｃ，１ｃの両方に対向し、同じくＬ字形状とされたソース電極１４はソース領域１ａ，１ａの両方に対向するとともにそれぞれに接合されている。ドレイン電極１５は、ドレイン領域１ｂに対向し且つ当該領域１ｂに接合されている。
【００８３】
図１３（ａ），（ｂ）に示す薄膜トランジスタ１Ｂは、チャネル長Ｌ、チャネル幅Ｗ／２のＴＦＴであって、平面視四角形状を呈する半導体層１１Ｂを備えており、Ｌ字形状のソース領域１ａおよびチャネル領域１ｃと、半導体層１１Ｂの一角に形成されたドレイン領域１ｂとを有している。
【００８４】
図１４（ａ），（ｂ）に示す薄膜トランジスタ１Ｃは、チャネル長Ｌ、チャネル幅Ｗ／２のＴＦＴであって、十字形状を呈する半導体層１１Ｃを備えている。半導体層１１Ｃは、４つのチャネル領域１ｃと、４つのドレイン領域１ｂと、１つのソース領域１ａとを有している。
【００８５】
図１５（ａ），（ｂ）に示す薄膜トランジスタ１Ｄは、チャネル長ＬのＴＦＴであって、円形を呈する半導体層１１Ｄを備えている。半導体層１１Ｄは、ソース領域１ａを中心とし、そこから半径方向外側へ向かってチャネル領域１ｃおよびドレイン領域１ｂを順に有している。
【００８６】
図１６（ａ），（ｂ）に示す薄膜トランジスタ１Ｅは、チャネル長ＬのＴＦＴであって、扇形状（１／４円形状）を呈する半導体層１１Ｅを備えている。半導体層１１Ｅは、ソース領域１ａを中心として、半径方向外側へ向かってチャネル領域１ｃおよびドレイン領域１ｂを順に有している。
【００８７】
図１７（ａ），（ｂ）に示す薄膜トランジスタ１Ｆは、チャネル長のＴＦＴであって、半円形状を呈する半導体層１１Ｆを備えている。半導体層１１Ｆは、ソース領域１ａを中心として、半径方向外側へ向かってチャネル領域１ｃ及びドレイン領域１ｂを順に有している。
【００８８】
以上述べた構成によれば、薄膜トランジスタ１のチャネル領域１ｃの形状が基板１００の湾曲に対して対称的な形状とされていることから、基板１００をチャネル面に平行な方向へ湾曲させた場合、チャネル内のキャリアの移動度を相補的に変化させることができる。これにより、歪によるトランジスタ特性の変動を抑えることが可能となり、誤動作を引き起こす可能性を低減させることができる。
【００８９】
また、図１３、図１４、図１６の薄膜トランジスタ１Ｂ，１Ｃ，１Ｅは、チャネル領域１ｃが９０°に亘って連続して延在する点対称な形状であることから、チャネルに平行な方向であればどの方向に基板１００を曲げても、歪による特性変化のない回路とすることができる。
したがって、動作マージンが広く、大型化が容易なフレキシブルな半導体装置が得られる。
さらに、図１５に示したような円形の半導体層１１Ｄを備えた薄膜トランジスタ１Ｄは、液相プロセスで半導体層１１Ｄを形成する場合に製造し易いという利点がある。
【００９０】
［電気泳動表示装置］
次に、上記した半導体装置を適用した電気光学表示装置の一例として、電気泳動表示装置について述べる。
図１８は、上記した半導体装置を適用した電気泳動表示装置１０の電気的な全体構成を示す図である。
電気泳動表示パネルＡ（表示部）は複数の画素から構成されており、これらの画素は、後述するスイッチング素子としてのＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１０３や、このＴＦＴ１０３に接続された画素電極１０４を含んで構成されている。
本実施形態においては、上記各実施例のいずれかの半導体装置より構成される画素回路を有している。
【００９１】
一方、素子基板１００の周辺領域には、走査線駆動回路１３０やデータ線駆動回路１４０が形成されている。また、素子基板１００の電気泳動表示パネルＡには、図示のＸ方向に沿って平行に複数本の走査線１０１が形成されている。また、これと直交するＹ方向に沿って平行に複数本のデータ線１０２が形成されている。そして、各画素は走査線１０１とデータ線１０２との交差に対応してマトリクス状に配列されている。
【００９２】
電気泳動表示装置１０の周辺回路には、コントローラ（制御部）３００が設けられている。このコントローラ３００は画像信号処理回路およびタイミングジェネレータを含んでいる。ここで、画像信号処理回路は、画像データ及び対向電極制御信号を生成し、それぞれデータ線駆動回路１４０及び対向電極変調回路１５０に入力する。
【００９３】
対向電極変調回路１５０は、画素の共通電極及び保持容量の対向電極にそれぞれバイアス信号Ｖcom及び電源電圧Ｖｓを供給する。例えば、正又は負の高レベルのバイアス信号Ｖcom（リセット信号）によって画像のリセットが設定される。
【００９４】
リセット信号は、データ線駆動回路１４０が画像データを出力する前の所定期間に出力される。リセットは、分散媒中を泳動している電気泳動粒子を画素電極又は共通電極に引き寄せ、空間的な状態を初期化するために用いられる。
【００９５】
また、タイミングジェネレータは、リセット設定や画像データが画像信号処理回路から出力されるときに、走査線駆動回路１３０やデータ線駆動回路１４０を制御するための各種タイミング信号を生成する。
【００９６】
図１９は、電気泳動表示装置１０の各画素の構造を示す図である。
ｉ行、ｊ列目の画素（ｉ，ｊ）は、ＴＦＴ１０３、画素電極１０４及び保持容量Ｃｓを含んで構成されている。ＴＦＴ１０３のゲート端子が走査線１０１に接続され、そのソース端子がデータ線１０２に接続されている。さらに、ＴＦＴ１０３のドレイン端子が画素電極１０４及び保持容量Ｃｓに接続されている。
【００９７】
保持容量Ｃｓは、ＴＦＴ１０３によって画素電極１０４に印加された電圧を保持する。画素は、画素電極１０４と共通電極Ｃｏｍとの間に電気泳動層を挟持して構成されているので、電極面積、電極間の距離、および電気泳動層の誘電率に応じた画素容量Ｃｅｐｄを形成している。共通電極Ｃｏｍは、配線２０１を介して対向電極変調回路１５０に接続されている。また、保持容量Ｃｓの他方は保持容量線１０６に接続されている。保持容量線１０６は、対向電極変調回路１５０で電源Ｖｓに接続されている。
【００９８】
このような電気泳動表示装置１０の駆動について、まず、リセット動作について説明する。リセットタイミングにおいて、走査線駆動回路１３０が全走査線１０１に対して選択信号を出力し、全走査線信号がアクティブになると、これら走査線１０１に接続される全ての画素に接続されるＴＦＴ１０３がオン状態となる。このときデータ線駆動回路１４０は、全データ線に対してハイレベル、若しくはローレベルを出力する。この信号は、全ての画素電極に対して供給される。
【００９９】
また、対向電極変調回路１５０は共通電極Ｃｏｍに対し、全データ線にハイレベルが供給されている時はローレベルを、全データ線にローレベルが供給されている時はハイレベルの信号を供給する。このとき、全ての画素の画素電極と共通電極の間には同様の電位差が与えられるので、全画素領域において電気泳動表示素子が第１の階調、若しくは第２の階調にリセットされる。
【０１００】
次に、画像の書き込み動作について説明する。画像書き込み動作時は、走査線駆動回路１３０は走査線１０１に順次選択信号を供給する。ｊ番目の走査線１０１に選択信号が供給され選択状態となると、この走査線１０１に接続されたＴＦＴ１０３がオン状態になる。このとき、走査線選択に同期してデータ線駆動回路１４０から供給されるデータ信号Ｘｉ（画像信号）が画素電極１０４に書き込まれる。このとき、データ信号Ｘｉの電圧レベルで保持容量Ｃｓも充電され、ＴＦＴ１０３の遮断後も画素（画素電極と共通電極）の電荷保持を図り、電気泳動粒子による画像の維持を図る。各画素がデータ信号の電圧レベルに応じた表示を行うことによって画像が表示される。
【０１０１】
本実施例における電気泳動表示装置１０は、上記実施例１〜３で述べたいずれかの薄膜トランジスタを有する半導体装置を素子基板１００として備え、その薄膜トランジスタをＴＦＴ１０３として適用させていることから、電気泳動表示装置１０を湾曲させた状態で駆動させても表示品質への影響がほとんどなく、曲面形状を有する表示装置への利用に好適である。
【０１０２】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１０３】
［電子機器］
図２０は、本発明の電気泳動表示装置を適用した電子機器の具体例を説明する斜視図で
ある。図２０（Ａ）は、電子機器の一例である電子ブックを示す斜視図である。この電子
ブック１０００は、ブック形状のフレーム１００１と、このフレーム１００１に対して回
動自在に設けられた（開閉可能な）カバー１００２と、操作部１００３と、本発明の電気
泳動表示装置によって構成された表示部１００４と、を備えている。
【０１０４】
図２０（Ｂ）は、電子機器の一例である腕時計を示す斜視図である。この腕時計１１０
０は、本発明の電気泳動表示装置によって構成された表示部１１０１を備えている。
【０１０５】
図２０（Ｃ）は、電子機器の一例である電子ペーパーを示す斜視図である。この電子ペーパー１２００は、紙と同様の質感および柔軟性を有するリライタブルシートで構成され
る本体部１２０１と、本発明の電気泳動表示装置によって構成された表示部１２０２を備
えている。
【０１０６】
例えば電子ブックや電子ペーパーなどは、パネルが湾曲された状態で使用されることが多いため、誤作動なく表示を行うことが必要とされる。本発明の電気泳動表示装置を適用すれば、湾曲することによる引張りや圧縮の影響を受けることなく視認性の高い表示が得れる。
【０１０７】
なお、本発明の電気泳動表示装置を適用可能な電子機器の範囲はこれに限定されず、ＩＣカード、リライタブルペーパー、携帯電話、ＰＤＡ、電子辞書、指紋認証装置、中央演算処理装置、電子扇子、電子値札、電子広告などにも適用可能である。
【符号の説明】
【０１０８】
１…薄膜トランジスタ、１ｃ…チャネル領域（第１のチャネル領域）、１ｃ’…チャネル領域（第２のチャネル領域）、３，５，ｎＴＦＴ５ａ，ｎＴＦＴ５ｃ，ｎＴＦＴ６ａ，ｎＴＦＴ６ｃ…ＴＦＴ（第１のトランジスタ）、４，６，ｐＴＦＴ５ｂ，ｐＴＦＴ５ｄ，ｐＴＦＴ６ｂ，ｐＴＦＴ６ｄ…ＴＦＴ（第２のトランジスタ）、１１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ…半導体層、１０…電気泳動表示装置、１００…基板、１０００…電子ブック（電子機器）、１１００…腕時計（電子機器）、１２００…電子ペーパー（電子機器）、ＩＮＶ１，ＩＮＶ２…インバーター
【特許請求の範囲】
【請求項１】
基板上に薄膜トランジスタを有する半導体装置であって、
前記薄膜トランジスタは、前記基板の湾曲に対してチャネル内のキャリアの移動度が相補的に変化する第１のチャネル領域および第２のチャネル領域を有していることを特徴とする半導体装置。
【請求項２】
前記第１のチャネル領域および前記第２のチャネル領域が、１つのチャネルを形成していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記薄膜トランジスタは、前記第１のチャネル領域を有する第１のトランジスタと、前記第２のチャネル領域を有する第２のトランジスタとを接続してなることを特徴とする請求項１記載の半導体装置。
【請求項４】
複数の薄膜トランジスタを有する回路を備え、
複数の前記薄膜トランジスタは、それぞれのチャネル領域が前記基板の湾曲に対してチャネル内のキャリアの移動度を相補的に変化させるように配置されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１のチャネル領域及び前記第２のチャネル領域が、９０°の点対称な形状とされていることを特徴とする請求項１又は２記載の半導体装置。
【請求項６】
前記第１のチャネル領域及び前記第２のチャネル領域が、平面視Ｌ字型の形状とされていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１のチャネル領域及び前記第２のチャネル領域が、平面視扇形状とされていることを特徴とする請求項５記載の半導体装置。
【請求項８】
前記第１のチャネル領域及び前記第２のチャネル領域が、平面視半円形状とされていることを特徴とする請求項５記載の半導体装置。
【請求項９】
前記第１のチャネル領域及び前記第２のチャネル領域が、平面視で円形状とされていることを特徴とする請求項１又は２記載の半導体装置。
【請求項１０】
前記第１のトランジスタ及び前記第２のトンランジスタが、互いのチャネル方向を直交させて配置されていることを特徴とする請求項１又は３記載の半導体装置。
【請求項１１】
２つの前記第１のトランジスタと、２つの前記第２のトランジスタとを有し、
４つの前記トランジスタが、９０°の点対称な配置とされていることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
一対の前記薄膜トランジスタが、インバーターを構成していることを特徴とする請求項１又は４記載の半導体装置。
【請求項１３】
複数の前記薄膜トランジスタが、ＳＲＡＭを構成していることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
請求項１から１３のいずれかに記載の半導体装置を備えたことを特徴とする電気光学装置。
【請求項１５】
請求項１４記載の電気光学装置を備えたことを特徴とする電子機器。
【請求項１】
基板上に薄膜トランジスタを有する半導体装置であって、
前記薄膜トランジスタは、前記基板の湾曲に対してチャネル内のキャリアの移動度が相補的に変化する第１のチャネル領域および第２のチャネル領域を有していることを特徴とする半導体装置。
【請求項２】
前記第１のチャネル領域および前記第２のチャネル領域が、１つのチャネルを形成していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記薄膜トランジスタは、前記第１のチャネル領域を有する第１のトランジスタと、前記第２のチャネル領域を有する第２のトランジスタとを接続してなることを特徴とする請求項１記載の半導体装置。
【請求項４】
複数の薄膜トランジスタを有する回路を備え、
複数の前記薄膜トランジスタは、それぞれのチャネル領域が前記基板の湾曲に対してチャネル内のキャリアの移動度を相補的に変化させるように配置されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１のチャネル領域及び前記第２のチャネル領域が、９０°の点対称な形状とされていることを特徴とする請求項１又は２記載の半導体装置。
【請求項６】
前記第１のチャネル領域及び前記第２のチャネル領域が、平面視Ｌ字型の形状とされていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１のチャネル領域及び前記第２のチャネル領域が、平面視扇形状とされていることを特徴とする請求項５記載の半導体装置。
【請求項８】
前記第１のチャネル領域及び前記第２のチャネル領域が、平面視半円形状とされていることを特徴とする請求項５記載の半導体装置。
【請求項９】
前記第１のチャネル領域及び前記第２のチャネル領域が、平面視で円形状とされていることを特徴とする請求項１又は２記載の半導体装置。
【請求項１０】
前記第１のトランジスタ及び前記第２のトンランジスタが、互いのチャネル方向を直交させて配置されていることを特徴とする請求項１又は３記載の半導体装置。
【請求項１１】
２つの前記第１のトランジスタと、２つの前記第２のトランジスタとを有し、
４つの前記トランジスタが、９０°の点対称な配置とされていることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
一対の前記薄膜トランジスタが、インバーターを構成していることを特徴とする請求項１又は４記載の半導体装置。
【請求項１３】
複数の前記薄膜トランジスタが、ＳＲＡＭを構成していることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
請求項１から１３のいずれかに記載の半導体装置を備えたことを特徴とする電気光学装置。
【請求項１５】
請求項１４記載の電気光学装置を備えたことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−３５２６０（Ｐ２０１１−３５２６０Ａ）
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願番号】特願２００９−１８１５９９（Ｐ２００９−１８１５９９）
【出願日】平成２１年８月４日（２００９．８．４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願日】平成２１年８月４日（２００９．８．４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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